JP2015031714A - 薄膜トランジスタアレイ基板およびその製造方法 - Google Patents

薄膜トランジスタアレイ基板およびその製造方法 Download PDF

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Abstract

【課題】平坦化膜を有する構造の薄膜トランジスタアレイ基板において、コンタクトホールの面積増大を抑えながら工程負荷を低減するとともに、安定したコンタクト抵抗を得る。
【解決手段】画素電極８は、第２層間絶縁膜１２に形成された第１の開口Ｈ１と、第１の開口Ｈ１の底部を包含し共通電極７に形成された第２の開口Ｈ７と、第１の開口Ｈ１の底部に包含され第１層間絶縁膜１１および第３層間絶縁膜１３に形成された第３の開口Ｈ４とを介して、ＴＦＴ１０のドレイン電極６に接続する。共通電極７は、第２層間絶縁膜１２に形成された第４の開口Ｈ２と、第４の開口Ｈ２の底部に包含され第１層間絶縁膜１１に形成された第５の開口Ｈ６とを介して、コンタクト電極７２を介して共通配線７１に接続する。
【選択図】図４

Description

本発明は液晶表示装置等に用いられる薄膜トランジスタアレイ基板およびその製造方法に関する。
従来、液晶表示装置としては、画素電極およびそれに表示信号を供給する薄膜トランジスタ（Thin Film Transistor ；ＴＦＴ）が形成されたＴＦＴアレイ基板（以下「アレイ基板」）と、共通電極が形成された対向基板と、その間に挟持された液晶層とを備えた構造を有し、画素電極と共通電極との間に発生する縦方向（アレイ基板および対向電極の表面に垂直な方向）の電界によって液晶を駆動するＴＮ（Twisted Nematic）モードや、ＶＡ（Vertical Alignment）モードのものが主流であった。また近年では、画素電極および共通電極の両方をアレイ基板に配設し、画素電極と共通電極との間に発生する横方向の電界によって液晶を駆動するＩＰＳ（In-Plane Switching）モード（「ＩＰＳ」は登録商標）や、ＦＦＳ（Fringe Field Switching）モードの液晶表示装置も実用化されている。
例えば下記の特許文献１には、ＦＦＳモードの液晶表示パネルにおいて、ソース配線（表示信号線）上に厚膜の絶縁膜（平坦化膜）を形成するとともに、ソース配線の上方を共通電極で覆う構造が提案されている。この構造によれば、ソース配線状の共通電極が画素からの電界を遮蔽しつつ、画素とソース配線間の寄生容量を抑制して液晶表示パネルの消費電力を低減させることができる。
特開２００９−１２８３９７号公報
ＦＦＳモードの液晶表示パネルでは、画素電極と共通電極とは異なる層に形成される。そのため、共通電極とそれに電位を供給する配線（共通配線）とを接続するための第１の開口（コンタクトホール）と、画素電極とそれに表示信号を供給するＴＦＴのドレイン電極とを接続するための第２の開口とを形成するためには、少なくとも２回のドライエッチング工程が必要となる。
また、第２の開口の形成工程に先立って、第１の開口の形成工程でＴＦＴのドレイン電極上の平坦化膜を除去する場合、ドレイン電極表面が、第１の開口を形成するドライエッチングと第２の開口を形成するドライエッチングによって２回のダメージを受けることとなり、画素電極とドレイン電極のコンタクト抵抗の増大を引き起こすことがある。一方、第１の開口と第２の開口を同時に形成する場合、共通電極を共通配線に接続させるためにもう一つ開口を形成する必要が生じ、画素領域内におけるコンタクトホールの面積割合が増加するという問題が生じる。
さらには、有機樹脂を材料とする平坦化膜（有機平坦化膜）を用いる場合、端子部の開口以外の領域には有機平坦化膜が残存することになるため、実装時の密着力低下に対する新たな対策が必要となる。
本発明は以上のような課題を解決するためになされたものであり、平坦化膜を有する構造の薄膜トランジスタアレイ基板において、コンタクトホールの面積増大を抑えながら工程負荷を低減するとともに、安定したコンタクト抵抗を得ることを目的とする。
本発明に係る薄膜トランジスタアレイ基板は、基板上に形成された薄膜トランジスタと、前記基板上に形成された共通配線と、前記薄膜トランジスタおよび前記共通配線上に形成された第１層間絶縁膜と、前記第１層間絶縁膜上に形成された第２層間絶縁膜と、前記第２層間絶縁膜上に形成された共通電極と、前記共通電極上に形成された第３層間絶縁膜と、前記第３層間絶縁膜上に形成された画素電極とを備え、前記画素電極は、前記第２層間絶縁膜に形成された第１の開口と、前記第１の開口の底部を包含し共通電極に形成された第２の開口と、前記第１の開口の底部に包含され前記第１層間絶縁膜および前記第３層間絶縁膜に形成された第３の開口とを介して、前記薄膜トランジスタのドレイン電極に接続しており、前記共通電極は、前記第２層間絶縁膜に形成された第４の開口と、前記第４の開口の底部に包含され第１層間絶縁膜に形成された第５の開口とを介して、前記共通配線に接続しており、前記共通電極の一部は、前記第４の開口の内壁に露出しており、前記共通電極と前記共通配線との間は、前記第４の開口の内壁に露出した前記共通電極の部分および前記第５の開口に露出した前記共通配線に接続した、前記画素電極と同層により形成されたコンタクトを介して接続されている。
本発明によれば、ソース配線上に厚膜の絶縁膜を形成する構造を導入した場合でも、画素の開口率の低下を抑制できる。
実施の形態１に係る液晶表示装置の構成を示す断面図である。 実施の形態１に係るアレイ基板の構成を示す平面図である。 実施の形態１に係るアレイ基板の画素の平面図である。 実施の形態１に係るアレイ基板の主要部の断面図である。 実施の形態１に係るアレイ基板の製造工程を示す断面図である。 実施の形態１に係るアレイ基板の製造工程を示す平面図である。 実施の形態１に係るアレイ基板の製造工程を示す断面図である。 実施の形態１に係るアレイ基板の製造工程を示す断面図である。 実施の形態１に係るアレイ基板の製造工程を示す平面図である。 実施の形態１に係るアレイ基板の製造工程を示す断面図である。 実施の形態１に係るアレイ基板の製造工程を示す断面図である。 実施の形態１に係るアレイ基板の製造工程を示す平面図である。 実施の形態１に係るアレイ基板の製造工程を示す断面図である。 実施の形態１に係るアレイ基板の製造工程を示す断面図である。 実施の形態１に係るアレイ基板の製造工程を示す平面図である。 実施の形態１に係るアレイ基板の製造工程を示す断面図である。 実施の形態１の変形例に係るアレイ基板の画素の平面図である。 実施の形態１の変形例に係るアレイ基板の主要部の断面図である。 実施の形態２に係るアレイ基板の画素の平面図である。 実施の形態２に係るアレイ基板の主要部の断面図である。 実施の形態２に係るアレイ基板の製造工程を示す断面図である。 実施の形態２に係るアレイ基板の製造工程を示す平面図である。 実施の形態２に係るアレイ基板の製造工程を示す断面図である。 実施の形態２に係るアレイ基板の製造工程を示す断面図である。 実施の形態２に係るアレイ基板の製造工程を示す平面図である。 実施の形態２の変形例に係るアレイ基板の画素の平面図である。 実施の形態２の変形例に係るアレイ基板の主要部の断面図である。 実施の形態３に係るアレイ基板の画素の平面図である。 実施の形態３に係るアレイ基板の主要部の断面図である。 実施の形態３に係るアレイ基板の製造工程を示す断面図である。 実施の形態３に係るアレイ基板の製造工程を示す平面図である。 実施の形態３に係るアレイ基板の製造工程を示す断面図である。 実施の形態３に係るアレイ基板の製造工程を示す平面図である。 実施の形態３に係るアレイ基板の製造工程を示す断面図である。 実施の形態３に係るアレイ基板の製造工程を示す平面図である。 実施の形態３の変形例に係るアレイ基板の画素の平面図である。 実施の形態３の変形例に係るアレイ基板の主要部の断面図である。 実施の形態４に係るアレイ基板の画素の平面図である。 実施の形態４に係るアレイ基板の主要部の断面図である。 実施の形態４に係るアレイ基板の製造工程を示す断面図である。 実施の形態４に係るアレイ基板の製造工程を示す平面図である。 実施の形態４に係るアレイ基板の製造工程を示す断面図である。 実施の形態４に係るアレイ基板の製造工程を示す平面図である。
＜実施の形態１＞
本発明の実施の形態について説明する。以下に示す実施の形態は一例であり、本発明の適用をそれに限定するものではない。また、各図において同様の機能を有する要素には同一の符号を付しており、重複する説明は適宜省略する。
図１は、実施の形態１に係る液晶表示装置１００の構成を示す断面図である。液晶表示装置１００は、アレイ基板１１０と対向基板１２０が対向して配置され、その間に液晶層１３０が挟持された構造の液晶表示パネルを有している。液晶表示パネルにおいて前面側（視認側）に配置される対向基板１２０は、例えば、カラーフィルタ１２１、ブラックマトリクス１２２（ＢＭ）を備えるカラーフィルタ基板である。また、背面側（反視認側）に配置されるアレイ基板１１０は、例えば、ＴＦＴがアレイ状（マトリクス状）に配設された薄膜トランジスタアレイ基板である。アレイ基板１１０および対向基板１２０の液晶層１３０側の面には、それぞれ配向膜１３１，１３２が形成されている。
アレイ基板１１０の前面側および対向基板１２０の背面側には、偏光板や位相差板などの光学フィルム１４１，１４２がそれぞれ設けられている。また、光学フィルム１４２のさらに背面側には、バックライトユニット１４５が配置される。
図２は、アレイ基板１１０の構成を示す平面図である。アレイ基板１１０は、ＴＦＴ１０を有する画素１１１がマトリクス状に配列される表示領域１１５と、表示領域１１５の外側を囲む額縁領域１１６とに分けられる。表示領域１１５には、複数のゲート配線２１（走査信号線）および複数のソース配線５１（表示信号線）が配設される。複数のゲート配線２１は互いに平行に配設され、複数のソース配線５１も互いに平行に配設される。複数のゲート配線２１と複数のソース配線５１は交差する。隣接するゲート配線２１と隣接するソース配線５１で囲まれた領域が画素１１１となるので、表示領域１１５には、画素１１１がマトリクス状に配列されることになる。画素１１１の詳細な構造については後述する。
本実施の形態では、各画素１１１の共通電極（不図示）に予め定められた電位（共通電位）を供給する共通配線７１が、ゲート配線２１と平行に設けられている。画素１１１の開口率設計によっては、共通配線７１はソース配線５１と平行に設けてもよい。
図示は省略するが、額縁領域１１６において、ゲート配線２１およびソース配線５１から延びた引き出し配線の端には、外部配線を接続させるための端子が設けられる。本実施の形態では、それらの端子はゲート配線２１と同層の導電膜を用いて形成されるものとする。そのため、図２のアレイ基板１１０は、額縁領域１１６に、ソース配線５１と同層の引き出し配線をゲート配線２１と同層の引き出し配線に接続させるための配線変換部５２を備えている。
ＴＦＴ１０は、画素１１１の画素電極（不図示）に表示電圧（表示信号）を供給するためのスイッチング素子として機能し、ゲート配線２１からＴＦＴ１０のゲート電極に与えられるゲート信号（走査信号）により、ＴＦＴ１０のオン／オフが制御される。ＴＦＴ１０がオンになると、ソース配線５１からＴＦＴ１０のドレイン電極に供給された表示電圧が画素電極に印加され、画素電極と共通電極との間に、表示電圧に応じた電界が生じる。この電界によって液晶層１３０の液晶が駆動され、その配向方向が変化する。
液晶の配向方向が変化すると、液晶を通過する光の偏光状態が変化する。よって、アレイ基板１１０側の光学フィルム１４１を通過して直線偏光となったバックライトユニット１４５からの光は、液晶層１３０を通過するときに偏光状態が変化する。液晶層１３０を通過した光の偏光状態により、対向基板１２０側の光学フィルム１４２を通過する光量が変化する。液晶の配向方向は、画素電極に印加されている表示電圧に応じて変化する。したがって、表示電圧を制御することによって、光学フィルム１４２を通過する光量を制御できる。液晶表示装置１００では、画素１１１ごとに印加する表示電圧を表示データに基づいて制御することで、所望の画像を表示させている。
次に、図３および図４を参照して、実施の形態１に係るアレイ基板１１０より詳細な構成について説明する。図３は、アレイ基板１１０における画素１１１の平面構成を示す図であり、図４は、液晶表示装置１００の断面構成を示す図である。図４には、画素１１１の形成領域（画素領域）と、ゲート配線２１またはソース配線５１の端部に設けられる端子の形成領域（端子領域）と、ソース配線５１の引き出し配線５５をゲート配線２１と同層の引き出し配線２５に接続させるための配線変換部５２の形成領域（配線変換領域）の断面が示されている。図４における画素領域の断面は、図３に示すＡ１−Ａ２線に沿った断面に対応している。
図４のように、アレイ基板１１０は、例えばガラス等の透明性絶縁基板である基板１を用いて形成される。基板１上には、画素領域にＴＦＴ１０のゲート電極２、ゲート配線２１および共通配線７１が形成され、端子領域および配線変換領域にゲート配線２１と同層の引き出し配線２５が形成される。これらは同じ第１導電膜を用いて形成されている。ゲート電極２は、ゲート配線２１の一部分である。すなわち、ソース配線５１から分岐して、ＴＦＴ１０の形成領域まで延びた部分がゲート電極２となっている。
ゲート電極２、ゲート配線２１、共通配線７１および引き出し配線２５の上には、絶縁膜３が形成されている。絶縁膜３は、ＴＦＴ１０のゲート絶縁膜として機能するため、以下では「ゲート絶縁膜３」と称する。
ゲート絶縁膜３上には、ゲート電極２に重複するように半導体膜４が形成されている。半導体膜４上には、ＴＦＴ１０のソース電極５およびドレイン電極６が形成されている。またゲート絶縁膜３上には、画素領域にソース電極５に接続するソース配線５１が形成されており、ソース配線５１に接続する引き出し配線５５が配線変換領域まで延在している。これらソース電極５、ドレイン電極６、ソース配線５１および引き出し配線５５は、同じ第２導電膜を用いて形成されている。ソース電極５は、ソース配線５１の一部分である。すなわち、ソース配線５１から分岐して、ＴＦＴ１０の形成領域（半導体膜４の上方）まで延びた部分がソース電極５となっている。
半導体膜４、ソース電極５、ドレイン電極６、ソース配線５１および引き出し配線５５の上には第１層間絶縁膜１１が形成されている。さらに、第１層間絶縁膜１１上には、例えば感光性の有機樹脂膜で形成された厚膜の第２層間絶縁膜１２（平坦化膜）が形成されている。ただし、端子領域、配線変換領域およびその周辺では第２層間絶縁膜１２は除去されている。
第２層間絶縁膜１２には、ドレイン電極６に対応する位置に配置され第１層間絶縁膜１１に達する開口Ｈ１と、共通配線７１に対応する位置に配置され第１層間絶縁膜１１に達する開口Ｈ２とが形成されている。開口Ｈ１，Ｈ２は、有機樹脂膜の露光によって形成されるため、図４のように、開口Ｈ１，Ｈ２の内壁（第２層間絶縁膜１２の側面）はなだらかな傾斜面を持っている。なお、平面図における開口Ｈ１，Ｈ２の形状は、開口Ｈ１，Ｈ２の底部の輪郭を示している。
第２層間絶縁膜１２の上には、第１透明導電膜からなる平板状の共通電極７が形成されている。共通電極７には、ドレイン電極６に対応する位置に配置され第２層間絶縁膜１２の開口Ｈ１の底部を包含する開口Ｈ７と、共通配線７１に対応する位置に配置され第２層間絶縁膜１２の開口Ｈ２に包含される開口Ｈ３とが形成されている。図３のように、開口Ｈ３の端部は開口Ｈ２の内壁の傾斜面上に位置しており、開口Ｈ２の内壁に共通電極７の一部が形成される。
共通電極７の上には、第３層間絶縁膜１３が形成されている。第３層間絶縁膜１３には、ドレイン電極６に対応する位置に配置され共通電極７の開口Ｈ７に包含される開口Ｈ４と、共通配線７１に対応する位置に配置され共通電極７の開口Ｈ３を包含する開口Ｈ５とが形成されている。開口Ｈ４は、第３層間絶縁膜１３の下の第１層間絶縁膜１１も貫通しており、ドレイン電極６に達している。開口Ｈ５は開口Ｈ３よりも大きいため、開口Ｈ５内には、開口Ｈ２の内壁に露出した共通電極７の部分が露出することになる。また、開口Ｈ３内には、開口Ｈ２の底部に包含され、第１層間絶縁膜１１およびゲート絶縁膜３を貫通して共通配線７１に達する開口Ｈ６が形成されている。
第３層間絶縁膜１３の上には、第２透明導電膜からなる画素電極８およびコンタクト電極７２が形成されている。画素電極８は、スリットを有する格子状または櫛歯状であり、その一部は、開口Ｈ４を介してドレイン電極６に接続している。またコンタクト電極７２は、開口Ｈ５を覆うように形成されており、開口Ｈ５内に露出した共通電極７に接続すると共に、開口Ｈ６を介した共通配線７１にも接続している。つまり、コンタクト電極７２は、共通配線７１と共通電極７とを電気的に接続させている。
このように、画素電極８は、第２層間絶縁膜１２に形成された開口Ｈ１と、開口Ｈ１の底部を包含し共通電極７に形成された開口Ｈ７と、開口Ｈ１の底部に包含され第１層間絶縁膜１１および第３層間絶縁膜１３に形成された開口Ｈ４とを介して、ＴＦＴ１０のドレイン電極６に接続している。また、共通電極７は、第２層間絶縁膜１２に形成された開口Ｈ２と、開口Ｈ２の底部に包含され第１層間絶縁膜１１に形成された開口Ｈ６とを介して、コンタクト電極７２により共通配線７１に電気的に接続されている。
端子領域においては、ゲート絶縁膜３、第１層間絶縁膜１１および第３層間絶縁膜１３を貫通して引き出し配線２５に達する開口Ｈ８が形成されている。また、第３層間絶縁膜１３の上には、開口Ｈ８を介して引き出し配線２５に接続するパッド８５が、画素電極８と同じ第２透明導電膜を用いて形成されている。
一方、配線変換領域においては、第１層間絶縁膜１１および第３層間絶縁膜１３を貫通してソース配線５１と同層の引き出し配線５５に達する開口Ｈ９と、ゲート絶縁膜３、第１層間絶縁膜１１、第３層間絶縁膜１３を貫通してゲート配線２１と同層の引き出し配線２５に達する開口Ｈ１０とが形成されている。また、第３層間絶縁膜１３上には、開口Ｈ９を介して引き出し配線５５に接続するとともに開口Ｈ１０を介して引き出し配線２５に接続する接続パターン８６が、画素電極８と同じ第２透明導電膜を用いて形成されている。接続パターン８６は、開口Ｈ９と開口Ｈ１０に跨がるように形成され、引き出し配線２５と引き出し配線５５とを電気的に接続させている。
図３および図４に示した構成によれば、画素領域において、共通配線７１と共通電極７の接続に必要なコンタクトホールの面積を小さくでき、アレイ基板１１０の開口率を高くすることができる。アレイ基板１１０の開口率を高くできれば、液晶表示パネルにおける光の損失を小さくできるため、バックライトユニット１４５に出力させる光の輝度を小さく設定でき、消費電力を抑えることができる。
また、端子領域では第２層間絶縁膜１２（例えば有機樹脂膜）を除去することで、アレイ基板１１０とその実装部材との密着力を向上でき、信頼性の高い液晶表示装置１００を提供できる。
以下、図５〜図１６を参照して、実施の形態１に係る液晶表示装置１００の製造方法を説明する。
まず、基板１上に、スパッタ法を用いて第１導電膜（例えば厚さ２００ｎｍのＡｌ系合金）を２００ｎｍの膜厚で成膜する。そして、１回目の写真製版工程によりレジストマスクを形成し、それをマスクにするエッチングにより第１導電膜をパターニングして、ゲート電極２、ゲート配線２１、共通配線７１、引き出し配線２５を形成する。Ａｌ合金は、例えば燐酸、硝酸、酢酸の混液を用いてエッチング可能である。その後、剥離液を用いてレジストマスクを除去する。
次に、ＣＶＤ（Chemical Vapor Deposition）法によりゲート絶縁膜３（例えば厚さ４００ｎｍの窒化シリコン）を成膜する。さらにゲート絶縁膜３の上に、ＣＶＤ法によりイントリンシックのアモルファスＳｉとｎ型のアモルファスＳｉを順次成膜する。そして、２回目の写真製版工程によりレジストマスクを形成し、それをマスクにするドライエッチングによりアモルファスＳｉ膜をパターニングして、ＴＦＴ１０の半導体膜４を形成する。その後、レジストマスクを剥離液により除去する。
続いて、スパッタ法により第２導電膜（例えば上層がＡｌ系合金、下層がＭｏ系合金の積層膜）を成膜する。そして、３回目の写真製版工程によりレジストマスクを形成し、それをマスクにするエッチングにより第２導電膜をパターニングして、ソース電極５、ドレイン電極６、ソース配線５１、引き出し配線５５を形成する。Ａｌ系合金およびＭｏ系合金は、例えば燐酸、硝酸、酢酸の混液を用いてエッチング可能である。
引き続き、露出した半導体膜４の上面にドライエッチングを行う。これにより、ソース電極５とドレイン電極６との間の半導体膜４、すなわちＴＦＴ１０のチャネル領域の上面がエッチングされる。その後、レジストマスクを剥離液により除去すると、図５に示す状態となる。また、その状態における画素領域の上面図を図６に示す。
次に、ＣＶＤ法を用いて第１層間絶縁膜１１（例えば２００ｎｍの窒化シリコン）を成膜する（図７）。そして、感光性の有機樹脂膜を塗布して第２層間絶縁膜１２を形成し、４回目の写真製版工程により、第２層間絶縁膜１２を露光して現像することで、ドレイン電極６の上方に開口Ｈ１を、共通配線７１の上方に開口Ｈ２を、それぞれ形成する。このとき、端子領域および配線変換領域の第２層間絶縁膜１２も除去する。その結果、図８に示す状態となる。また、その状態における画素領域の上面図を図９に示す。開口Ｈ１，Ｈ２の底には第１層間絶縁膜１１が露出する。
次に、スパッタ法を用いて第１透明導電膜７０（例えば厚さ８０ｎｍのＩＺＯ）を成膜する（図１０）。そして、５回目の写真製版工程によりレジストマスク２０１を形成し、それをマスクにするエッチングにより第１透明導電膜７０をパターニングして、共通電極７を形成する（図１１）。ＩＺＯは、例えば蓚酸を用いてエッチング可能である。このとき、共通電極７には、第２層間絶縁膜１２の開口Ｈ１に対応する位置に開口Ｈ７を、第２層間絶縁膜１２の開口Ｈ２に対応する位置に開口Ｈ３を、それぞれ形成する。開口Ｈ７は、開口Ｈ１の底部を包含するように形成する。ここでは開口Ｈ７を開口Ｈ１よりも大きく形成した。開口Ｈ３は、開口Ｈ２に包含されるように形成する。ここでは、開口Ｈ３を開口Ｈ２の底部よりも大きくし、開口Ｈ３の端部が開口Ｈ２の内壁の傾斜面上に位置するようにした。
その後、レジストマスク２０１を剥離液により除去する。この状態における画素領域の上面図を図１２に示す。ＴＦＴ１０、ゲート配線２１およびソース配線５１は、共通電極７によって覆われる。開口Ｈ７の内部には、開口Ｈ１の底の第１層間絶縁膜１１が露出する。開口Ｈ３の内部には開口Ｈ２の底の第１層間絶縁膜１１が露出する。
次に、ＣＶＤ法を用いて第３層間絶縁膜１３（例えば厚さ２００ｎｍの窒化シリコン）を成膜する（図１３）。そして、６回目の写真製版工程によりレジストマスク２０２を形成し、それをマスクにするドライエッチングにより、共通電極７の開口Ｈ７に包含される開口Ｈ４と、共通電極７の開口Ｈ３を包含する開口Ｈ５を、それぞれ形成する。開口Ｈ４は、第３層間絶縁膜１３および第１層間絶縁膜１１を貫通して、ドレイン電極６に達するように形成される。また、第３層間絶縁膜１３に開口Ｈ５が形成されると、その縁の部分に共通電極７および第２層間絶縁膜１２が露出するが、さらにエッチングを続けることで、その共通電極７および第２層間絶縁膜１２がマスクとなって開口Ｈ２の底の第１層間絶縁膜１１およびゲート絶縁膜３が除去され、共通配線７１に達する開口Ｈ６が形成される（図１４）。このように、開口Ｈ６は、共通電極７および第２層間絶縁膜１２をマスクとして自己整合的に形成されるので、その形状は開口Ｈ２の底部と相似になる。
このエッチング工程では、端子領域に、ゲート配線２１と同層の引き出し配線２５に達する開口Ｈ８を形成する。また、配線変換領域に、ソース配線５１と同層の引き出し配線５５に達する開口Ｈ９と、ゲート配線２１と同層の引き出し配線２５に達する開口Ｈ１０を形成する。
その後、レジストマスク２０２を剥離液により除去する。この状態における画素領域の上面図を図１５に示す。開口Ｈ４の底には、ＴＦＴ１０のドレイン電極６が露出する。開口Ｈ５には、縁の部分に共通電極７が露出し、底の部分に共通配線７１が露出する。
次に、スパッタ法を用いて第２透明導電膜８０（例えば厚さ４０ｎｍのＩＺＯ）を成膜する（図１６）。そして、７回目の写真製版工程によりレジストマスクを形成し、それをマスクにするエッチングにより第２透明導電膜８０をパターニングして、画素電極８およびコンタクト電極７２を形成する。このとき、端子領域にはパッド８５を、配線変換領域には接続パターン８６を、それぞれ形成する。ＩＺＯは、例えば蓚酸を用いてエッチング可能である。
その後、レジストマスクを剥離液により除去すると、図３および図４に示した構成が得られる。画素電極８は、スリットを有する格子状または櫛歯状に形成され、第３層間絶縁膜１３および第１層間絶縁膜１１を貫通する開口Ｈ４を介してＴＦＴ１０のドレイン電極６に接続される。コンタクト電極７２は、少なくとも開口Ｈ５内の一部に形成され、開口Ｈ５内に露出した共通電極７と共通配線７１との間を電気的に接続させる。
端子領域のパッド８５は、開口Ｈ８を介してゲート配線２１と同層の引き出し配線２５に接続する。配線変換領域の接続パターン８６は、開口Ｈ９を介してソース配線５１と同層の引き出し配線５５に接続すると共に、開口Ｈ１０を介してゲート配線２１と同層の引き出し配線２５に接続することにより、引き出し配線２５と引き出し配線５５との間を電気的に接続する。
平坦化膜を備えるアレイ基板の従来の製造方法では、通常、ＴＦＴのドレイン電極における画素電極の接続部分は、２回のドライエッチングと、１回のウエットエッチングと、３回のレジスト剥離に曝されていた。それに対し、本実施の形態の製造方法では、ドレイン電極６における画素電極８の接続部分は、開口Ｈ４の形成に伴う１回のドライエッチングと、１回のレジスト剥離に曝されるだけである。そのため、ドレイン電極６表面のダメージを抑制できる。
また、共通配線７１に達するように第１層間絶縁膜１１およびゲート絶縁膜３に設けられる開口Ｈ６は、第３層間絶縁膜１３の開口Ｈ５の縁の部分に露出した共通電極７および第２層間絶縁膜１２をマスクとするエッチングによって、自己整合的に形成される。そのため、共通電極７の開口Ｈ３および第３層間絶縁膜１３の開口Ｈ５のサイズは、開口Ｈ２に対する開口Ｈ５および開口Ｈ３の位置合わせのみを考慮して設定でき（開口Ｈ６の位置合わせを考慮しなくてよい）、共通配線７１と共通電極７とを接続するコンタクトホールの面積を小さくできる。
実施の形態１では、第１導電膜としてＡｌ系合金を用い、第２導電膜としてＡｌ系合金とＭｏ系合金の積層膜を用いたが、他の材料を用いてもよい。第１導電膜および第２導電膜の上層部分は、低抵抗な導電膜（あるいはその積層膜）であればよく、第２導電膜の下層部分は、シリコンとのオーミックコンタクトをとれる導電膜であればよい。
ＴＦＴ１０の半導体膜４としては、アモルファスＳｉ以外の半導体、例えばＩＧＺＯやポリＳｉ等を用いてもよい。ゲート絶縁膜３、第１層間絶縁膜１１、第３層間絶縁膜１３としては、シリコン窒化膜以外の絶縁膜、例えばシリコン酸化膜等をもちいてもよい。第１透明導電膜および第２透明導電膜としても、ＩＺＯ以外の透明導電膜、例えばＩＴＯやＩＴＺＯ等を用いてもよい。
また、ＴＦＴ１０のチャネル領域（半導体膜４におけるソース電極５とドレイン電極６の間の部分）が共通電極７で覆われていたが、チャネル領域上方の共通電極７は除去してもよい。
実施の形態１の製造方法では、導電膜はスパッタ法で形成し、絶縁膜はＣＶＤ法で形成した例を示したが、それぞれ他の手法を用いてもよい。
［変形例］
共通電極７と画素電極８の上下関係は、図３および図４に示したものと逆にしてもよい。すなわち、図１７および図１８のように、第１透明導電膜からなる平板状の画素電極８を第２層間絶縁膜１２上に配設し、その上方に第２透明導電膜からなる格子状または櫛歯状の共通電極７を配設してもよい。この場合、ドレイン電極６の上に位置する第２層間絶縁膜１２の開口Ｈ１の内壁に、画素電極８（第１透明導電膜）を露出させると共に、第２透明導電膜からなるコンタクト電極７２を開口Ｈ１内に形成することで、ドレイン電極６と画素電極８とを電気的に接続させる。
この構成は、図３および図４に対して、開口Ｈ４の形成位置と、開口Ｈ３，Ｈ５，Ｈ６およびコンタクト電極７２の形成位置を入れ替えることで実現される。つまり、第１透明導電膜の開口Ｈ３と、開口Ｈ３を包含する第３層間絶縁膜１３の開口Ｈ５とを、第２層間絶縁膜１２の開口Ｈ１に対応する位置に形成する。開口Ｈ５の形成時に自己整合的に形成される第１層間絶縁膜１１の開口Ｈ６は、ドレイン電極６に達するように形成される。また、第３層間絶縁膜１３の開口Ｈ４を、第２層間絶縁膜１２の開口Ｈ２に対応する位置に、共通配線７１に達するように形成する。
さらに、第２透明導電膜からなるコンタクト電極７２を少なくとも開口Ｈ５内の一部に形成することで、ドレイン電極６と画素電極８とを電気的に接続させる。また、共通電極７の一部を開口Ｈ４内に形成することで、共通電極７と共通配線７１とを電気的に接続させる。
なお、本変形例では共通配線７１を第１の導電膜にて形成し、開口Ｈ２，Ｈ４を介して共通電極７と接続させたが、共通電極７をそのまま共通配線と使用してもよい。また、第２層間絶縁膜１２より上層に第３の導電膜で形成した共通配線７１を配置し、第３の層間絶縁膜１３の開口を介して共通電極７と接続させてもよい。さらには、第３層間絶縁膜１３より上層に第３の導電膜で形成した共通配線７１を、共通電極７の上層または下層に配置して、共通電極７と直接接続する構造としてもよい。そのような構成をとる場合、コンタクト電極７２は、少なくとも共通配線７１と同層の導電膜にて形成されてもよい。
＜実施の形態２＞
図１９および図２０は、実施の形態２に係るアレイ基板１１０の構成を示す図である。図１９はアレイ基板１１０における画素１１１の平面構成を示す図であり、図２０は、アレイ基板１１０における画素１１１の形成領域（画素領域）と、ゲート配線２１またはソース配線５１の端部に設けられる端子の形成領域（端子領域）と、ソース配線５１の引き出し配線５５をゲート配線２１と同層の引き出し配線２５に接続させるための配線変換部５２の形成領域（配線変換領域）の断面が示されている。図２０における画素領域の断面は、図１９に示すＡ１−Ａ２線に沿った断面に対応している。
実施の形態２では、第１透明導電膜に設ける開口Ｈ３を、第２層間絶縁膜１２の開口Ｈ２の底部に包含されるように形成している。ゲート絶縁膜３および第１層間絶縁膜１１を貫通して共通配線７１に達する開口Ｈ６は、第１透明導電膜の開口Ｈ３内に自己整合的に形成される。そのため開口Ｈ６の形状は、開口Ｈ３と相似になる。
第３層間絶縁膜１３の開口Ｈ５は、開口Ｈ３，Ｈ６を包含するように形成されるため、開口Ｈ５内には、開口Ｈ２の内壁の共通電極７が露出する。開口Ｈ５内には第２透明導電膜からなるコンタクト電極７２が形成されている。コンタクト電極７２は、開口Ｈ５の内壁に露出した共通電極７と、開口Ｈ６の底に露出した共通電極７に接続し、両者を電気的に接続させている。
なお、端子領域および配線変換領域の構成は実施の形態１と同様である。
実施の形態２では、実施の形態１よりも開口Ｈ３の面積が小さくなっている。よって、開口Ｈ５内に共通電極７が露出する領域を規定する開口Ｈ３と開口Ｈ５の重ね合わせのパターンの設計ルールを実施の形態１と同等にしても、開口Ｈ５の面積を実施の形態１よりも小さくできる。よって、コンタクト電極７２の占有面積を小さくし、画素電極８の領域を広くできる。それにより、画素１１１の開口率を高くでき、バックライトユニット１４５の消費電力を抑えることが可能になる。
実施の形態２に係る液晶表示装置１００の製造方法を説明する。端子領域および配線変換領域の形成方法は実施の形態１と同様であるので、それらの形成方法の説明は省略する。
まず、実施の形態１で図５〜図１０を用いて説明した工程と同様の方法により、基板１上にＴＦＴ１０、第１層間絶縁膜１１および第２層間絶縁膜１２を形成し、第２層間絶縁膜１２に開口Ｈ１，Ｈ２を形成し、第２層間絶縁膜１２上に第１透明導電膜７０を成膜する。ここまでで４回の写真製版工程が実施されている。
そして、５回目の写真製版工程によりレジストマスク２０１を形成し、それをマスクにするエッチングにより第１透明導電膜７０をパターニングして、共通電極７を形成する（図２１）。このとき、共通電極７には、第２層間絶縁膜１２の開口Ｈ１に対応する位置に開口Ｈ７を、第２層間絶縁膜１２の開口Ｈ２に対応する位置に開口Ｈ３を、それぞれ形成する。開口Ｈ７は、開口Ｈ１の底部を含むように形成される。開口Ｈ３は、開口Ｈ２の底部に包含されるように形成される。そのため、開口Ｈ２の内壁に形成されている共通電極７は除去されず、開口Ｈ２の底部に達するように残る。
その後、レジストマスク２０１を剥離液により除去する。この状態における画素領域の上面図を図２２に示す。ＴＦＴ１０、ゲート配線２１およびソース配線５１は、共通電極７によって覆われる。開口Ｈ７の内部には、開口Ｈ１の底の第１層間絶縁膜１１が露出する。開口Ｈ３の内部には開口Ｈ２の底の第１層間絶縁膜１１が露出する。
次に、ＣＶＤ法を用いて第３層間絶縁膜１３（例えば厚さ２００ｎｍの窒化シリコン）を成膜する（図２３）。そして、６回目の写真製版工程によりレジストマスク２０２を形成し、それをマスクにするドライエッチングにより、共通電極７の開口Ｈ７に包含される開口Ｈ４と、共通電極７の開口Ｈ３を包含する開口Ｈ５を、それぞれ形成する。開口Ｈ４は、第３層間絶縁膜１３および第１層間絶縁膜１１を貫通して、ドレイン電極６に達するように形成される。また、第３層間絶縁膜１３に開口Ｈ５が形成されると、その縁の部分に共通電極７が露出するが、さらにエッチングを続けることで、その共通電極７がマスクとなって開口Ｈ２の底の第１層間絶縁膜１１およびゲート絶縁膜３が除去され、共通配線７１に達する開口Ｈ６が形成される（図２４）。このように、開口Ｈ６は、共通電極７をマスクとして自己整合的に形成されるので、その形状は開口Ｈ３と相似になる。
その後、レジストマスク２０２を剥離液により除去する。この状態における画素領域の上面図を図２５に示す。開口Ｈ４の底には、ＴＦＴ１０のドレイン電極６が露出する。開口Ｈ５には、縁の部分に共通電極７が露出し、底の部分に共通配線７１が露出する。
そして、実施の形態１で図１６用いて説明した工程と同様の方法により、第２透明導電膜を成膜する。そして、７回目の写真製版工程によりレジストマスクを形成し、それをマスクにするエッチングにより第２透明導電膜をパターニングして、画素電極８およびコンタクト電極７２を形成する。画素電極８は、第３層間絶縁膜１３および第１層間絶縁膜１１を貫通する開口Ｈ４を介してＴＦＴ１０のドレイン電極６に接続される。コンタクト電極７２は、少なくとも開口Ｈ５内の一部に形成され、開口Ｈ５内に露出した共通電極７と共通配線７１との間を電気的に接続させる。
その後、レジストマスクを剥離液により除去すると、図１９および図２０に示した構成が得られる。
実施の形態２によれば、ゲート絶縁膜３および第１層間絶縁膜１１を貫通する開口Ｈ６は、第１透明導電膜（共通電極７）の開口Ｈ３の内部に自己整合的に形成されるので、レジストマスク２０２の位置合わせずれに対し、安定して開口Ｈ３を形成できる。
また、ＴＦＴ１０のチャネル領域（半導体膜４におけるソース電極５とドレイン電極６の間の部分）が共通電極７で覆われていたが、チャネル領域上方の共通電極７は除去してもよい。
本実施の形態では、第１透明導電膜に設ける開口Ｈ３が、第２層間絶縁膜１２の開口Ｈ２の底部に完全に包含されるように形成したが、開口Ｈ３が部分的に開口Ｈ２の底部に含まれるようにしてもよい。その場合、開口Ｈ２の内壁に形成された共通電極７が開口Ｈ２の底部に部分的に達する構造となる。そのため、第１層間絶縁膜１１およびゲート絶縁膜３に形成される開口Ｈ６は、開口Ｈ２の底部と開口Ｈ３とが重複する部分に自己整合的に形成される。よって、開口Ｈ６の形状は、開口Ｈ２の底部と開口Ｈ３とに包含される開口形状の相似した形状となる。
［変形例］
実施の形態２においても、共通電極７と画素電極８の上下関係は、図１９および図２０に示したものと逆にしてもよい。すなわち、図２６および図２７のように、第１透明導電膜からなる平板状の画素電極８を第２層間絶縁膜１２上に配設し、その上方に第２透明導電膜からなる格子状または櫛歯状の共通電極７を配設してもよい。この場合、ドレイン電極６の上に位置する第２層間絶縁膜１２の開口Ｈ１の内壁に、画素電極８（第１透明導電膜）を露出させると共に、第２透明導電膜からなるコンタクト電極７２を少なくとも開口Ｈ５内の一部に形成することで、ドレイン電極６と画素電極８とを電気的に接続させる。
この構成は、図１９および図２０に対して、開口Ｈ４の形成位置と、開口Ｈ３，Ｈ５，Ｈ６およびコンタクト電極７２の形成位置を入れ替えることで実現される。つまり、第１透明導電膜の開口Ｈ３と、開口Ｈ３を包含する第３層間絶縁膜１３の開口Ｈ５とを、第２層間絶縁膜１２の開口Ｈ１に対応する位置に形成する。開口Ｈ５の形成時に自己整合的に形成される第１層間絶縁膜１１の開口Ｈ６は、ドレイン電極６に達するように形成される。また、第３層間絶縁膜１３の開口Ｈ４を、第２層間絶縁膜１２の開口Ｈ２に対応する位置に、共通配線７１に達するように形成する。
さらに、第２透明導電膜からなるコンタクト電極７２を少なくとも開口Ｈ５内の一部に形成することで、ドレイン電極６と画素電極８とを電気的に接続させる。また、共通電極７の一部を開口Ｈ４内に形成することで、共通電極７と共通配線７１とを電気的に接続させる。
なお、本変形例では共通配線７１を第１の導電膜にて形成し、開口Ｈ２，Ｈ４を介して共通電極７と接続させたが、共通電極７をそのまま共通配線と使用してもよい。また、第２層間絶縁膜１２より上層に第３の導電膜で形成した共通配線７１を配置し、第３の層間絶縁膜１３の開口を介して共通電極７と接続させてもよい。さらには、第３層間絶縁膜１３より上層に第３の導電膜で形成した共通配線７１を、共通電極７の上層または下層に配置して、共通電極７と直接接続する構造としてもよい。そのような構成をとる場合、コンタクト電極７２は、少なくとも共通配線７１と同層の導電膜にて形成されてもよい。
＜実施の形態３＞
図２８および図２９は、実施の形態３に係るアレイ基板１１０の構成を示す図である。図２８はアレイ基板１１０における画素１１１の平面構成を示す図であり、図２９は、画素１１１の形成領域（画素領域）の断面構成を示す図であり、図２８に示すＢ１−Ｂ２線に沿った断面に対応している。なお、ゲート配線２１またはソース配線５１の端部に設けられる端子の形成領域（端子領域）と、ソース配線５１の引き出し配線５５をゲート配線２１と同層の引き出し配線２５に接続させるための配線変換部５２の形成領域（配線変換領域）の構成は実施の形態１と同様であるので、その図示ならびに説明は省略する。
実施の形態１では、ドレイン電極６の上方に設けられる第２層間絶縁膜１２の開口Ｈ１と、共通配線７１の上方に設けられる第２層間絶縁膜１２の開口Ｈ２とは分離していたが、実施の形態３では、開口Ｈ１，Ｈ２を連結して形成する。すなわち、図２８および図２９のように、ドレイン電極６と共通配線７１とを近接させて配置し、第２層間絶縁膜１２にはドレイン電極６と共通配線７１に跨がるように開口Ｈ１１を設ける。なお、平面図における開口Ｈ１１の形状は、開口Ｈ１１の底部の輪郭を示している。
第１透明導電膜からなる共通電極７には、ドレイン電極６に対応する位置に開口Ｈ７が形成され、共通配線７１に対応する位置に開口Ｈ３が形成されている。開口Ｈ７は、開口Ｈ１１の底部の一部を包含する。開口Ｈ７の端部の一部は開口Ｈ１１の底部の外側に位置している。開口Ｈ３は、開口Ｈ１１に包含される。開口Ｈ３の端部の一部は開口Ｈ１１の内壁の傾斜面上に位置している。
共通電極７を覆う第３層間絶縁膜１３には、共通電極７の開口Ｈ７に包含される開口Ｈ４と、共通電極７の開口Ｈ３を包含する開口Ｈ５とが形成されている。開口Ｈ４は第３層間絶縁膜１３の下の第１層間絶縁膜１１も貫通しており、ドレイン電極６に達している。開口Ｈ５は開口Ｈ３よりも大きいので、開口Ｈ５内には、開口Ｈ１１の内壁に露出した共通電極７の一部（開口Ｈ３の周囲の部分）が露出することになる。また、開口Ｈ３内には、第１層間絶縁膜１１およびゲート絶縁膜３を貫通して共通配線７１に達する開口Ｈ６が形成されている。
第３層間絶縁膜１３の上には、第２透明導電膜からなる画素電極８およびコンタクト電極７２が形成されている。画素電極８の一部は、開口Ｈ７内で開口Ｈ４を介してドレイン電極６に接続している。またコンタクト電極７２は、開口Ｈ５内で開口Ｈ６を介して共通配線７１と接続すると共に、開口Ｈ５内に露出した共通電極７にも接続している。つまり、コンタクト電極７２は、共通配線７１と共通電極７とを電気的に接続させている。
このように実施の形態３では、実施の形態１で画素領域の第２層間絶縁膜１２に形成した２つの開口Ｈ１，Ｈ２を、１つの開口Ｈ１１にまとめている。そのため、第２層間絶縁膜１２の開口面積を小さくでき、画素１１１の開口率が向上する。また、第２層間絶縁膜１２の段差部の近傍では液晶の配向不良が生じやすいが、開口を少なくしたことで配向不良が生じる領域が少なくなり、表示品位が向上する。また、配向膜のラビング処理において配向処理が弱くなる部分や、配向布の当たり具合の後引きとなる領域が少なくなり、それによっても表示品位の向上に寄与できる。特に、開口Ｈ１１の長辺方向をラビング方向と一致させれば、配向処理がさらに改善される。
実施の形態３に係る液晶表示装置１００の製造方法を説明する。端子領域および配線変換領域の形成方法は実施の形態１と同様であるので、それらの形成方法の説明は省略する。
まず、実施の形態１で図５〜図７を用いて説明した工程と同様の方法により、基板１上にＴＦＴ１０および第１層間絶縁膜１１を形成する。但し、ＴＦＴ１０のドレイン電極６と共通配線７１とが近接するように、レイアウトの変更は必要である。ここまでで３回の写真製版工程が実施されている。
そして、感光性の有機樹脂膜を塗布して第２層間絶縁膜１２を形成し、４回目の写真製版工程により、第２層間絶縁膜１２を露光して現像することで、図３０のようにドレイン電極６と共通配線７１に跨がる開口Ｈ１１形成する。また、その状態における画素領域の上面図を図３１に示す。開口Ｈ１１の底には第１層間絶縁膜１１が露出する。
次に、スパッタ法を用いて第１透明導電膜（例えば厚さ８０ｎｍのＩＺＯ）を成膜する。そして、５回目の写真製版工程によりレジストマスクを形成し、それをマスクにするエッチングにより第１透明導電膜をパターニングして、共通電極７を形成する（図３２）。このとき、共通電極７には、ドレイン電極６に対応する位置に開口Ｈ７を形成すると共に、共通配線７１に対応する位置に開口Ｈ３を形成する。
その後、レジストマスク２０１を剥離液により除去する。この状態における画素領域の上面図を図３３に示す。ゲート配線２１およびソース配線５１は、共通電極７によって覆われる。開口Ｈ７，Ｈ３それぞれの内部には、開口Ｈ１１の底の第１層間絶縁膜１１が露出する。
次に、ＣＶＤ法を用いて第３層間絶縁膜１３（例えば厚さ２００ｎｍの窒化シリコン）を成膜する。そして、６回目の写真製版工程によりレジストマスク２０２を形成し、それをマスクにするドライエッチングにより、第２層間絶縁膜１２の開口Ｈ１１の内部において、ドレイン電極６に対応する位置に開口Ｈ４を、ドレイン電極６に対応する位置に開口Ｈ５を、それぞれ形成する。開口Ｈ４は、第３層間絶縁膜１３および第１層間絶縁膜１１を貫通して、ドレイン電極６に達するように形成される。また、第３層間絶縁膜１３に開口Ｈ５が形成されると、開口部周縁近傍で共通電極７および第２層間絶縁膜１２が露出し、さらにエッチングを続けることで、その共通電極７および第２層間絶縁膜１２がマスクとなって開口Ｈ１１の底の第１層間絶縁膜１１およびゲート絶縁膜３が除去され、共通配線７１に達する開口Ｈ６が形成される（図３４）。よって開口Ｈ６の形状は、開口Ｈ１１の底部と開口Ｈ３が重複する領域の形状と相似になる。つまり、開口Ｈ６は、輪郭が開口Ｈ１１の底部の輪郭と相似になる部分と、輪郭が開口Ｈ３の輪郭と相似になる部分を有することになる。
その後、レジストマスク２０２を剥離液により除去する。この状態における画素領域の上面図を図３５に示す。開口Ｈ４の底には、ＴＦＴ１０のドレイン電極６が露出する。開口Ｈ５には、縁の部分に共通電極７が露出し、底の部分に共通配線７１が露出する。
そして、実施の形態１で図１６用いて説明した工程と同様の方法により、第２透明導電膜を成膜する。そして、７回目の写真製版工程によりレジストマスクを形成し、それをマスクにするエッチングにより第２透明導電膜をパターニングして、画素電極８およびコンタクト電極７２を形成する。画素電極８は、第３層間絶縁膜１３および第１層間絶縁膜１１を貫通する開口Ｈ４を介してＴＦＴ１０のドレイン電極６に接続される。コンタクト電極７２は、少なくとも開口Ｈ５内の一部に形成され、開口Ｈ５内に露出した共通電極７と共通配線７１との間を電気的に接続させる。
その後、レジストマスクを剥離液により除去すると、図２８および図２９に示した構成が得られる。
実施の形態１では、厚膜の第２層間絶縁膜１２に形成した開口Ｈ１の底部に開口Ｈ４を形成していたが、開口Ｈ１が狭い場合には、レジストマスク形成時に露光不足が生じて開口Ｈ４を上手く形成できなくなることが懸念される。実施の形態３では、第２層間絶縁膜１２の開口Ｈ１，Ｈ２を繋げた大口径の開口Ｈ１１を形成するため、レジストマスク形成時の露光不足を防止でき、開口Ｈ４を安定して形成することができる。
また、ＴＦＴ１０のチャネル領域（半導体膜４におけるソース電極５とドレイン電極６の間の部分）が共通電極７で覆われていたが、チャネル領域上方の共通電極７は除去してもよい。
［変形例］
実施の形態３においても、共通電極７と画素電極８の上下関係は、図２８および図２９に示したものと逆にしてもよい。すなわち、図３６および図３７のように、第１透明導電膜からなる平板状の画素電極８を第２層間絶縁膜１２上に配設し、その上方に第２透明導電膜からなる格子状または櫛歯状の共通電極７を配設してもよい。この場合、開口Ｈ１１におけるドレイン電極６側の内壁に、画素電極８（第１透明導電膜）を露出させると共に、第２透明導電膜からなるコンタクト電極７２をドレイン電極６上に形成することで、ドレイン電極６と画素電極８とを電気的に接続させる。
この構成は、図２８および図２９に対して、開口Ｈ４の形成位置と、開口Ｈ３，Ｈ５，Ｈ６およびコンタクト電極７２の形成位置を入れ替えることで実現される。つまり、第１透明導電膜の開口Ｈ３と、開口Ｈ３を包含する第３層間絶縁膜１３の開口Ｈ５とを、ドレイン電極６に対応する位置に形成する。開口Ｈ５の形成時に自己整合的に形成される第１層間絶縁膜１１の開口Ｈ６は、ドレイン電極６に達するように形成される。また、第３層間絶縁膜１３の開口Ｈ４を、共通配線７１に対応する位置に、共通配線７１に達するように形成する。
さらに、第２透明導電膜からなるコンタクト電極７２を開口Ｈ５内に形成することで、ドレイン電極６と画素電極８とを電気的に接続させる。また、共通電極７の一部を開口Ｈ４内に形成することで、共通電極７と共通配線７１とを電気的に接続させる。
＜実施の形態４＞
図３８および図３９は、実施の形態４に係るアレイ基板１１０の構成を示す図である。図３８はアレイ基板１１０における画素１１１の平面構成を示す図であり、図３９は、画素１１１の形成領域（画素領域）の断面構成を示す図であり、図３８に示すＢ１−Ｂ２線に沿った断面に対応している。なお、ゲート配線２１またはソース配線５１の端部に設けられる端子の形成領域（端子領域）と、ソース配線５１の引き出し配線５５をゲート配線２１と同層の引き出し配線２５に接続させるための配線変換部５２の形成領域（配線変換領域）の構成は実施の形態１と同様であるので、その図示ならびに説明は省略する。
実施の形態３では、ドレイン電極６に対応する位置に設けられる共通電極７の開口Ｈ７と、共通配線７１に対応する位置に設けられる共通電極７の開口Ｈ３とは分離していたが、実施の形態４では、開口Ｈ３，Ｈ７を連結して一体的に形成する。すなわち、図３８および図３９のように、共通電極７にはドレイン電極６と共通配線７１に跨がるように開口Ｈ１２を設ける。開口Ｈ１２のドレイン電極６側の端部は開口Ｈ１１の外側に位置し、開口Ｈ１２の共通配線７１側の端部は開口Ｈ１１の内壁の傾斜面上に位置している。よって、開口Ｈ１１の底面には、第１透明導電膜のパターンは残存しない。
共通電極７を覆う第３層間絶縁膜１３には、ドレイン電極６に対応する位置に配置された開口Ｈ４と、共通配線７１に対応する位置に配置された開口Ｈ５とが形成されている。開口Ｈ４は第３層間絶縁膜１３の下の第１層間絶縁膜１１も貫通しており、ドレイン電極６に達している。開口Ｈ５の端部の一部は開口Ｈ１２の外側に位置しており、その部分に、開口Ｈ１１の内壁に露出した共通電極７の部分（開口Ｈ１２の周囲の部分）が露出する。また、開口Ｈ５内には、第１層間絶縁膜１１およびゲート絶縁膜３を貫通して共通配線７１に達する開口Ｈ６が形成されている。
第３層間絶縁膜１３の上には、第２透明導電膜からなる画素電極８およびコンタクト電極７２が形成されている。画素電極８の一部は、開口Ｈ１２内で開口Ｈ４を介してドレイン電極６に接続している。またコンタクト電極７２は、開口Ｈ５内で開口Ｈ６を介して共通配線７１と接続すると共に、開口Ｈ５内に露出した共通電極７にも接続している。つまり、コンタクト電極７２は、共通配線７１と共通電極７とを電気的に接続させている。
このように、第２層間絶縁膜１２の開口Ｈ１１の底部から共通電極７のパターンを除去することで、開口Ｈ４と開口Ｈ６の距離を短くでき、開口Ｈ１１を小さくできる。それにより、画素１１１の開口率を高くすることができる。
実施の形態４に係る液晶表示装置１００の製造方法を説明する。まず、実施の形態３と同様の方法により、基板１上にＴＦＴ１０、第１層間絶縁膜１１および第２層間絶縁膜１２を形成し、第２層間絶縁膜１２に開口Ｈ１１を形成する（図３０、図３１）。ここまでで４回の写真製版工程が実施されている。
次に、スパッタ法を用いて第１透明導電膜（例えば厚さ８０ｎｍのＩＺＯ）を成膜する。そして、５回目の写真製版工程によりレジストマスクを形成し、それをマスクにするエッチングにより第１透明導電膜をパターニングして、共通電極７を形成する（図４０）。このとき、共通電極７には、ドレイン電極６と共通配線７１とを跨ぐように、開口Ｈ１２を形成する。
その後、レジストマスク２０１を剥離液により除去する。この状態における画素領域の上面図を図４１に示す。ゲート配線２１およびソース配線５１は、共通電極７によって覆われる。開口Ｈ１２の内部には、開口Ｈ１１の底の第１層間絶縁膜１１が露出する。また、開口Ｈ１１の底には共通電極７のパターンは残存しない。
次に、ＣＶＤ法を用いて第３層間絶縁膜１３（例えば厚さ２００ｎｍの窒化シリコン）を成膜する。そして、６回目の写真製版工程によりレジストマスク２０２を形成し、それをマスクにするドライエッチングにより、第２層間絶縁膜１２の開口Ｈ１１の内部において、ドレイン電極６に対応する位置に開口Ｈ４を、ドレイン電極６に対応する位置に開口Ｈ５を、それぞれ形成する。開口Ｈ４は、第３層間絶縁膜１３および第１層間絶縁膜１１を貫通して、ドレイン電極６に達するように形成される。また、第３層間絶縁膜１３に開口Ｈ５が形成されると、開口Ｈ１２の内壁の共通電極７および第２層間絶縁膜１２が露出するが、さらにエッチングを続けることで、その共通電極７および第２層間絶縁膜１２がマスクとなって開口Ｈ２の底の第１層間絶縁膜１１およびゲート絶縁膜３が除去され、共通配線７１に達する開口Ｈ６が形成される（図４２）。よって開口Ｈ６の形状は、開口Ｈ１１の底部と開口Ｈ５が重複する領域の形状と相似になる。つまり、開口Ｈ６は、輪郭が開口Ｈ１１の底部の輪郭と相似になる部分と、輪郭が開口Ｈ６の輪郭と相似になる部分を有することになる。
その後、レジストマスク２０２を剥離液により除去する。この状態における画素領域の上面図を図４３に示す。開口Ｈ４の底には、ＴＦＴ１０のドレイン電極６が露出する。開口Ｈ５には、縁の部分に共通電極７が露出し、底の部分に共通配線７１が露出する。
そして、実施の形態１で図１６用いて説明した工程と同様の方法により、第２透明導電膜を成膜する。そして、７回目の写真製版工程によりレジストマスクを形成し、それをマスクにするエッチングにより第２透明導電膜をパターニングして、画素電極８およびコンタクト電極７２を形成する。画素電極８は、第３層間絶縁膜１３および第１層間絶縁膜１１を貫通する開口Ｈ４を介してＴＦＴ１０のドレイン電極６に接続される。コンタクト電極７２は、少なくとも開口Ｈ５内の一部に形成され、開口Ｈ５内に露出した共通電極７と共通配線７１との間を電気的に接続させる。
その後、レジストマスクを剥離液により除去すると、図３８および図３９に示した構成が得られる。
実施の形態４によれば、第２層間絶縁膜１２の開口Ｈ１１の底部に共通電極７のパターンを残存させず、開口Ｈ１１を内包する開口Ｈ１２を形成する。それにより、露光不足による第１透明導電膜の残が発生することを抑制し、製造プロセスの揺らぎが発生してもコンタクト領域で共通電極と画素が短絡すること起因する画素欠陥が発生しにくいプロセスを構築することが出来る。
また、ＴＦＴ１０のチャネル領域（半導体膜４におけるソース電極５とドレイン電極６の間の部分）が共通電極７で覆われていたが、チャネル領域上方の共通電極７は除去してもよい。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
１ 基板、２ ゲート電極、３ ゲート絶縁膜、４ 半導体膜、５ ソース電極、６ ドレイン電極、７ 共通電極、８ 画素電極、１０ ＴＦＴ、１１ 第１層間絶縁膜、１２ 第２層間絶縁膜、１３ 第３層間絶縁膜、２１ ゲート配線、２５ 引き出し配線、５１ ソース配線、５２ 配線変換部、５５ 引き出し配線、７０ 第１透明導電膜、７１ 共通配線、７２ コンタクト、８０ 第２透明導電膜、８５ パッド、８６ 接続パターン、Ｈ１〜Ｈ１２ 開口、１００ 液晶表示装置、１１０ アレイ基板、１１１ 画素、１１５ 表示領域、１１６ 額縁領域、１２０ 対向基板、１２１ カラーフィルタ、１２２ ブラックマトリクス、１３０ 液晶層、１３１，１３２ 配向膜、１４１，１４２ 光学フィルム、１４５ バックライトユニット、２０１，２０２ レジストマスク。

Claims (30)

  1. 基板上に形成された薄膜トランジスタと、
    前記基板上に形成された共通配線と、
    前記薄膜トランジスタおよび前記共通配線上に形成された第１層間絶縁膜と、
    前記第１層間絶縁膜上に形成された第２層間絶縁膜と、
    前記第２層間絶縁膜上に形成された共通電極と、
    前記共通電極上に形成された第３層間絶縁膜と、
    前記第３層間絶縁膜上に形成された画素電極とを備え、
    前記画素電極は、前記第２層間絶縁膜に形成された第１の開口と、前記第１の開口の底部を包含し共通電極に形成された第２の開口と、前記第１の開口の底部に包含され前記第１層間絶縁膜および前記第３層間絶縁膜に形成された第３の開口とを介して、前記薄膜トランジスタのドレイン電極に接続しており、
    前記共通電極は、前記第２層間絶縁膜に形成された第４の開口と、前記第４の開口の底部に包含され第１層間絶縁膜に形成された第５の開口とを介して、間接的に前記共通配線に接続しており、
    前記共通電極の少なくとも一部は、前記第４の開口の内壁にて前記第３層間絶縁膜から露出しており、
    前記共通電極と前記共通配線との間は、前記第４の開口の内壁に形成された前記共通電極の部分および前記第５の開口に露出した前記共通配線に接続した、前記画素電極と同層の導電膜により形成されたコンタクト電極を介して接続されている
    ことを特徴とする薄膜トランジスタアレイ基板。
  2. 前記第５の開口は、前記第４の開口の底部と相似形状である
    請求項１記載の薄膜トランジスタアレイ基板。
  3. 前記第４の開口の内壁に形成された前記共通電極の少なくとも一部は、前記第４の開口の底部に達している
    請求項１記載の薄膜トランジスタアレイ基板。
  4. 前記第５の開口は、前記第４の開口の内壁に形成された前記共通電極の第６の開口と相似形状である
    請求項３記載の薄膜トランジスタアレイ基板。
  5. 前記第５の開口は、前記第４の開口の底部と前記第４の開口の内壁に形成された前記共通電極の第６の開口とに包含される開口形状と相似形状である
    請求項３記載の薄膜トランジスタアレイ基板。
  6. 前記第５の開口は、前記第１層間絶縁膜および前記薄膜トランジスタのゲート絶縁膜を貫通して形成されている
    請求項１から請求項５のいずれか一項記載の薄膜トランジスタアレイ基板。
  7. 基板上に形成された薄膜トランジスタと、
    前記基板上に形成された共通配線と、
    前記薄膜トランジスタ上に形成された第１層間絶縁膜と、
    前記第１層間絶縁膜上に形成された第２層間絶縁膜と、
    前記第２層間絶縁膜上に形成された画素電極と、
    前記画素電極上に形成された第３層間絶縁膜と、
    前記第３層間絶縁膜上に形成された共通電極とを備え、
    前記画素電極は、前記第２層間絶縁膜に形成された第３の開口と、前記第３の開口の底部に包含され第１層間絶縁膜に形成された第４の開口とを介して、間接的に前記薄膜トランジスタのドレイン電極に接続しており、
    前記画素電極の少なくとも一部は、前記第３の開口の内壁にて前記第３層間絶縁膜から露出しており、
    前記画素電極と前記ドレイン電極との間は、前記第３の開口の内壁に形成された前記画素電極の部分および前記第４の開口に露出した前記ドレイン電極に接続した、前記共通電極と同層の導電膜により形成されたコンタクト電極を介して接続されている
    ことを特徴とする薄膜トランジスタアレイ基板。
  8. 前記第４の開口は、前記第３の開口の底部と相似形状である
    請求項７記載の薄膜トランジスタアレイ基板。
  9. 前記第３の開口の内壁に形成された前記画素電極の少なくとも一部は、前記第３の開口の底部に達している
    請求項７記載の薄膜トランジスタアレイ基板。
  10. 前記第４の開口は、前記第３の開口の内壁に形成された前記画素電極の第５の開口と相似形状である
    請求項９記載の薄膜トランジスタアレイ基板。
  11. 前記第４の開口は、前記第３の開口の底部と前記第３の開口の内壁に形成された前記画素電極の第５の開口とに包含される開口形状と相似形状である
    請求項９記載の薄膜トランジスタアレイ基板。
  12. 前記第２の開口は、前記第１層間絶縁膜および前記薄膜トランジスタのゲート絶縁膜を貫通して形成されている
    請求項７から請求項１１のいずれか一項記載の薄膜トランジスタアレイ基板。
  13. 前記共通配線は前記第１層間絶縁膜の下層に形成され、
    前記共通電極は、前記第２層間絶縁膜に形成された第１の開口と、前記第１の開口の底部に包含され前記第１層間絶縁膜および前記第３層間絶縁膜に形成された第２の開口とを介して、前記共通配線に接続することを特徴とする
    請求項７から請求項１２のいずれか一項記載の薄膜トランジスタアレイ基板。
  14. 基板上に形成された薄膜トランジスタと、
    前記基板上に形成された共通配線と、
    前記薄膜トランジスタおよび前記共通配線上に形成された第１層間絶縁膜と、
    前記第１層間絶縁膜上に形成された第２層間絶縁膜と、
    前記第２層間絶縁膜上に形成された共通電極と、
    前記共通電極上に形成された第３層間絶縁膜と、
    前記第３層間絶縁膜上に形成された画素電極と、
    前記第２層間絶縁膜に形成され、前記薄膜トランジスタのドレイン電極と前記共通配線とに跨がる第１の開口とを備え、
    前記画素電極は、前記第１の開口と、前記第１の開口の底部の一部を包含し共通電極に形成された第２の開口と、前記第１の開口の底部に包含され前記第１層間絶縁膜および前記第３層間絶縁膜に形成された第３の開口とを介して、前記薄膜トランジスタのドレイン電極に接続しており、
    前記共通電極は、前記第１の開口と、前記第１の開口の底部に包含され第１層間絶縁膜に形成された第４の開口とを介して、間接的に前記共通配線に接続しており、
    前記共通電極の少なくとも一部は、前記第１の開口における前記共通配線側の内壁にて前記第３層間絶縁膜から露出しており、
    前記共通電極と前記共通配線との間は、前記第１の開口の内壁に形成された前記共通電極の部分および前記第４の開口に露出した前記共通配線に接続した、前記画素電極と同層の導電膜により形成されたコンタクト電極を介して接続されている
    ことを特徴とする薄膜トランジスタアレイ基板。
  15. 前記第４の開口の輪郭の一部は、前記第１の開口の底部の輪郭の一部と相似形状である
    請求項１４記載の薄膜トランジスタアレイ基板。
  16. 前記第２の開口は、前記薄膜トランジスタのドレイン電極と前記共通配線とに跨がるように形成されている
    請求項１４記載の薄膜トランジスタアレイ基板。
  17. 前記第４の開口は、前記第１層間絶縁膜および前記薄膜トランジスタのゲート絶縁膜を貫通して形成されている
    請求項１４から請求項１６のいずれか一項記載の薄膜トランジスタアレイ基板。
  18. 基板上に形成された薄膜トランジスタと、
    前記基板上に形成された共通配線と、
    前記薄膜トランジスタおよび前記共通配線上に形成された第１層間絶縁膜と、
    前記第１層間絶縁膜上に形成された第２層間絶縁膜と、
    前記第２層間絶縁膜上に形成された画素電極と、
    前記共通電極上に形成された第３層間絶縁膜と、
    前記第３層間絶縁膜上に形成された共通電極と、
    前記第２層間絶縁膜に形成され、前記薄膜トランジスタのドレイン電極と前記共通配線とに跨がる第１の開口とを備え、
    前記共通電極は、前記第１の開口と、前記第１の開口の底部に包含され前記第１層間絶縁膜および前記第３層間絶縁膜に形成された第２の開口とを介して、前記共通配線に接続しており、
    前記画素電極は、前記第１の開口と、前記第１の開口の底部に包含され第１層間絶縁膜に形成された第３の開口とを介して、間接的に前記薄膜トランジスタのドレイン電極に接続しており、
    前記画素電極の一部は、前記第１の開口における前記ドレイン電極側の内壁にて前記第３層間絶縁膜から露出しており、
    前記画素電極と前記ドレイン電極との間は、前記第１の開口の内壁に形成された前記画素電極の部分および前記第３の開口に露出した前記ドレイン電極に接続した、前記共通電極と同層の導電膜により形成されたコンタクト電極を介して接続されている
    ことを特徴とする薄膜トランジスタアレイ基板。
  19. 前記第３の開口の輪郭の一部は、前記第１の開口の底部の輪郭の一部と相似形状である
    請求項１８記載の薄膜トランジスタアレイ基板。
  20. 前記第２の開口は、前記第１層間絶縁膜および前記薄膜トランジスタのゲート絶縁膜を貫通して形成されている
    請求項１８または請求項１９記載の薄膜トランジスタアレイ基板。
  21. 外部配線を接続させる端子の形成領域において前記第２層間絶縁膜が除去されている
    請求項１から請求項２０のいずれか一項記載の薄膜トランジスタアレイ基板。
  22. 異なる層の配線を接続させる配線変換部の形成領域において前記第２層間絶縁膜が除去されている
    請求項１から請求項２１のいずれか一項記載の薄膜トランジスタアレイ基板。
  23. （ａ）基板上に、薄膜トランジスタおよび共通配線を形成する工程と、
    （ｂ）前記薄膜トランジスタおよび前記共通配線上に第１層間絶縁膜を成膜する工程と、
    （ｃ）前記第１層間絶縁膜上に第２層間絶縁膜を成膜し、前記第２層間絶縁膜における前記薄膜トランジスタのドレイン電極に対応する位置に第１の開口を形成すると共に、前記第２層間絶縁膜における前記共通配線に対応する位置に第２の開口を形成する工程と、
    （ｄ）前記第２層間絶縁膜上に第１透明導電膜を成膜し、前記第１透明導電膜をパターニングすることにより、前記第１の開口を包含する第３の開口および前記第２の開口に包含される第４の開口を有する共通電極を形成する工程と、
    （ｅ）前記共通電極を覆う第３層間絶縁膜を成膜する工程と、
    （ｆ）前記第３の開口に包含され前記第３層間絶縁膜および前記第１層間絶縁膜を貫通して前記ドレイン電極に達する第５の開口を形成する工程と、
    （ｇ）前記工程（ｆ）に並行して、前記第４の開口を包含する第６の開口を前記第３層間絶縁膜に形成して前記第２の開口の内壁に前記共通電極の一部を露出させ、さらに露出した前記共通電極の部分をマスクにして、前記第１層間絶縁膜を貫通して前記共通配線に達する第７の開口を形成する工程と、
    （ｈ）前記第３層間絶縁膜上に第２透明導電膜を成膜し、前記第２透明導電膜をパターニングして、前記第５の開口を介して前記ドレイン電極に接続する画素電極、並びに、前記第２の開口の内壁に露出した前記共通電極の部分および前記第７の開口に露出した前記共通配線に接続するコンタクト電極を形成する工程とを備える
    ことを特徴とする薄膜トランジスタアレイ基板の製造方法。
  24. 前記工程（ｄ）において、前記第４の開口は、前記第２の開口の底部に包含されるように形成される
    請求項２３記載の薄膜トランジスタアレイ基板の製造方法。
  25. （ａ）基板上に、薄膜トランジスタを形成する工程と、
    （ｂ）前記薄膜トランジスタ上に第１層間絶縁膜を成膜する工程と、
    （ｃ）前記第１層間絶縁膜上に第２層間絶縁膜を成膜し、前記第２層間絶縁膜における前記薄膜トランジスタのドレイン電極に対応する位置に第１の開口を形成する工程と、
    （ｄ）前記第２層間絶縁膜上に第１透明導電膜を成膜し、前記第１透明導電膜をパターニングすることにより、前記第１の開口に包含される第２の開口を有する画素電極を形成する工程と、
    （ｅ）前記画素電極を覆う第３層間絶縁膜を成膜する工程と、
    （ｆ）前記第２の開口を包含する第３の開口を前記第３層間絶縁膜に形成して前記第１の開口の内壁に前記画素電極の一部を露出させ、さらに露出した前記画素電極の部分をマスクにして、前記第１層間絶縁膜を貫通して前記ドレイン電極に達する第４の開口を形成する工程と、
    （ｇ）前記第３層間絶縁膜上に第２透明導電膜を成膜し、前記第２透明導電膜をパターニングして、共通電極、並びに、前記第２の開口の内壁に露出した前記画素電極の部分および前記第４の開口に露出した前記ドレイン電極に接続するコンタクト電極を形成する工程とを備える
    ことを特徴とする薄膜トランジスタアレイ基板の製造方法。
  26. 前記工程（ａ）は、前記基板上に前記薄膜トランジスタと共に共通配線を形成する工程を含み、
    前記工程（ｃ）は、前記第１の開口と共に前記第２層間絶縁膜における前記共通配線に対応する位置に第５の開口を形成する工程を含み、
    前記工程（ｅ）の後に、
    （ｈ）前記第５の開口に包含され前記第３層間絶縁膜および前記第１層間絶縁膜を貫通して前記共通配線に達する第６の開口を形成する工程、
    をさらに備え、
    前記工程（ｇ）において、前記共通電極は、前記第６の開口を介して前記共通配線に接続するように形成される
    請求項２５記載の薄膜トランジスタアレイ基板の製造方法。
  27. 前記工程（ｄ）において、前記第２の開口は、前記第１の開口の底部に包含されるように形成される
    請求項２５または請求項２６記載の薄膜トランジスタアレイ基板の製造方法。
  28. （ａ）基板上に、薄膜トランジスタおよび共通配線を形成する工程と、
    （ｂ）前記薄膜トランジスタおよび前記共通配線上に第１層間絶縁膜を成膜する工程と、
    （ｃ）前記第１層間絶縁膜上に第２層間絶縁膜を成膜し、前記第２層間絶縁膜に前記薄膜トランジスタのドレイン電極と前記共通配線に跨がる第１の開口を形成する工程と、
    （ｄ）前記第２層間絶縁膜上に第１透明導電膜を成膜し、前記第１透明導電膜をパターニングすることにより、前記第１の開口の底部の一部を包含する第２の開口および前記第１の開口に包含される第３の開口を有する共通電極を形成する工程と、
    （ｅ）前記共通電極を覆う第３層間絶縁膜を成膜する工程と、
    （ｆ）前記第２の開口に包含され前記第３層間絶縁膜および前記第１層間絶縁膜を貫通して前記ドレイン電極に達する第４の開口を形成する工程と、
    （ｇ）前記工程（ｆ）に並行して、前記第３の開口を包含する第５の開口を前記第３層間絶縁膜に形成して前記第１の開口の内壁に前記共通電極の一部を露出させ、さらに露出した前記共通電極の部分をマスクにして、前記第１層間絶縁膜を貫通して前記共通配線に達する第６の開口を形成する工程と、
    （ｈ）前記第３層間絶縁膜上に第２透明導電膜を成膜し、前記第２透明導電膜をパターニングして、前記第４の開口を介して前記ドレイン電極に接続する画素電極、並びに、前記第１の開口の内壁に露出した前記共通電極の部分および前記第６の開口に露出した前記共通配線に接続するコンタクト電極を形成する工程とを備える
    ことを特徴とする薄膜トランジスタアレイ基板の製造方法。
  29. 前記工程（ｄ）において、前記第２の開口と前記第３の開口は繋げられて一体的に形成される
    請求項２８記載の薄膜トランジスタアレイ基板の製造方法。
  30. （ａ）基板上に、薄膜トランジスタおよび共通配線を形成する工程と、
    （ｂ）前記薄膜トランジスタおよび前記共通配線上に第１層間絶縁膜を成膜する工程と、
    （ｃ）前記第１層間絶縁膜上に第２層間絶縁膜を成膜し、前記第２層間絶縁膜に前記薄膜トランジスタのドレイン電極と前記共通配線に跨がる第１の開口を形成する工程と、
    （ｄ）前記第２層間絶縁膜上に第１透明導電膜を成膜し、前記第１透明導電膜をパターニングすることにより、前記第１の開口に包含される第３の開口を有する画素電極を形成する工程と、
    （ｅ）前記画素電極を覆う第３層間絶縁膜を成膜する工程と、
    （ｆ）前記第１の開口に包含され前記第３層間絶縁膜および前記第１層間絶縁膜を貫通して前記共通配線に達する第４の開口を形成する工程と、
    （ｇ）前記工程（ｆ）に並行して、前記第３の開口を包含する第５の開口を前記第３層間絶縁膜に形成して前記第１の開口の内壁に前記画素電極の一部を露出させ、さらに露出した前記画素電極の部分をマスクにして、前記第１層間絶縁膜を貫通して前記ドレイン電極に達する第６の開口を形成する工程と、
    （ｈ）前記第３層間絶縁膜上に第２透明導電膜を成膜し、前記第２透明導電膜をパターニングして、前記第４の開口を介して前記共通配線に接続する共通電極、並びに、前記第１の開口の内壁に露出した前記画素電極の部分および前記第６の開口に露出した前記ドレイン電極に接続するコンタクト電極を形成する工程とを備える
    ことを特徴とする薄膜トランジスタアレイ基板の製造方法。
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