KR20120065159A - 공핍형 박막 트랜지스터의 측정방법 - Google Patents

Abstract

본 발명의 공핍형(depletion mode) 박막 트랜지스터의 측정방법은 모기판의 패널영역에 화소부 박막 트랜지스터를 형성할 때 동일한 공정으로 모기판의 더미영역에 테스트 소자를 형성하고, 상기 테스트 소자의 채널부 저항을 측정함으로써 화소부 박막 트랜지스터의 채널불량 여부를 판단하기 위한 것으로, 패널영역 및 더미영역으로 구분되는 어레이 기판용 모기판을 제공하는 단계; 상기 패널영역의 어레이 기판에 게이트전극, 액티브층, 소오스/드레인전극 및 화소전극으로 구성되는 공핍형 박막 트랜지스터를 형성하는 단계; 상기 더미영역의 어레이 기판에 더미 액티브층과 더미 소오스/드레인전극 및 더미 제 1, 제 2 전극으로 구성되는 테스트 소자를 형성하는 단계; 및 상기 더미 소오스전극과 더미 드레인전극 사이에 전압을 인가하여 상기 더미 소오스전극과 더미 드레인전극 사이에 흐르는 전류를 측정하는 단계를 포함한다.

Description

공핍형 박막 트랜지스터의 측정방법{MEASUREMENT METHOD OF DEPLETION MODE THIN FILM TRANSISTOR}

본 발명은 공핍형 박막 트랜지스터의 측정방법에 관한 것으로, 보다 상세하게는 온-커런트와 이동도를 증가시켜 전기적 특성을 향상시킨 공핍형 박막 트랜지스터의 측정방법에 관한 것이다.

최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.

이를 위해, 상기 액정표시장치에는 화소들이 매트릭스 형태로 배열되는 액정표시패널과 상기 화소들을 구동하기 위한 구동회로부가 구비된다.

상기 액정표시패널은 크게 컬러필터(color filter) 기판과 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.

이하, 도 1을 참조하여 일반적인 액정표시패널에 대해서 상세히 설명한다.

도 1은 일반적인 액정표시패널의 구조를 개략적으로 나타내는 분해사시도이다.

도면에 도시된 바와 같이, 상기 액정표시패널은 크게 컬러필터 기판(5)과 어레이 기판(10) 및 상기 컬러필터 기판(5)과 어레이 기판(10) 사이에 형성된 액정층(30)으로 구성된다.

상기 컬러필터 기판(5)은 적(Red; R), 녹(Green; G) 및 청(Blue; B)의 색상을 구현하는 다수의 서브-컬러필터(7)로 구성된 컬러필터(C)와 상기 서브-컬러필터(7) 사이를 구분하고 액정층(30)을 투과하는 광을 차단하는 블랙매트릭스(black matrix)(6), 그리고 상기 액정층(30)에 전압을 인가하는 투명한 공통전극(8)으로 이루어져 있다.

또한, 상기 어레이 기판(10)은 종횡으로 배열되어 복수개의 화소영역(P)을 정의하는 복수개의 게이트라인(16)과 데이터라인(17), 상기 게이트라인(16)과 데이터라인(17)의 교차영역에 형성된 스위칭소자인 박막 트랜지스터(T) 및 상기 화소영역(P) 위에 형성된 화소전극(18)으로 이루어져 있다.

이와 같이 구성된 상기 컬러필터 기판(5)과 어레이 기판(10)은 화상표시 영역의 외곽에 형성된 실런트(sealant)(미도시)에 의해 대향하도록 합착되어 액정표시패널을 구성하며, 상기 컬러필터 기판(5)과 어레이 기판(10)의 합착은 상기 컬러필터 기판(5) 또는 어레이 기판(10)에 형성된 합착키(미도시)를 통해 이루어진다.

일반적으로 상기 액정표시패널에 주로 사용되는 구동 방식인 능동 매트릭스(Active Matrix; AM) 방식은 박막 트랜지스터(Thin Film Transistor; TFT)를 스위칭(switching)소자로 사용하여 화소부의 액정을 구동하는 방식이다.

상기 박막 트랜지스터는 게이트라인을 통해 전달되는 게이트 신호에 따라 데이트라인을 통해 전달되는 화상 신호를 화소전극에 전달 또는 차단하는 스위칭소자로서의 역할을 한다.

도 2는 일반적인 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도로써, 증가형 트랜지스터(enhancement mode transistor)의 구조를 나타내고 있다.

도면에 도시된 바와 같이, 일반적인 박막 트랜지스터는 어레이 기판(10) 위에 게이트전극(21)이 형성되고, 그 위에 게이트절연층(15a)이 형성된다.

그리고, 상기 게이트절연층(15a) 위에 비정질 실리콘으로 이루어진 액티브층(24) 및 n+ 비정질 실리콘으로 이루어진 오믹-콘택층(ohmic contact layer)(25n)이 형성되며, 그 위에 상기 오믹-콘택층(25n)을 통해 상기 액티브층(24)과 전기적으로 접속하는 소오스전극(22) 및 드레인전극(23)이 형성되게 된다.

상기 액티브층(24)과 소오스전극(22) 및 드레인전극(23)이 형성된 어레이 기판(10) 위에 보호층(15b) 형성되고, 그 위에 상기 드레인전극(23)과 전기적으로 접속하는 화소전극(18)이 형성되게 된다.

이와 같이 구성된 상기 증가형 박막 트랜지스터는 게이트 전압이 문턱 전압(threshold voltage) 이상으로 가해지면, 액티브층의 채널부에 채널이 형성되어 상기 소오스전극과 드레인전극 사이의 전압에 따라 상기 액티브층을 통해 화소전극으로 신호가 인가되게 된다.

이때, 상기 증가형 박막 트랜지스터는 일반적인 백-채널 에치(back channel etch) 방식으로 백-채널 상부의 n+ 비정질 실리콘을 제거하는데, 상기 n+ 비정질 실리콘이 완전히 제거되지 않아 발생하는 채널불량을 방지하고자 건식각(dry etch)을 통해 소오스/드레인전극용 도전물질과 상기 n+ 비정질 실리콘을 제거할 때 상기 백-채널의 표면 일부를 제거하게 된다. 이 경우 상기 건식각 공정에 의해 형성된 박막 트랜지스터의 잔여 채널부의 두께를 측정하여 건식각의 성공 여부를 판별하게 된다.

본 발명은 상기한 문제를 해결하기 위한 것으로, 증가형 박막 트랜지스터에 비해 온-커런트(on current)와 이동도(mobility)를 증가시켜 전기적 특성을 향상시킨 공핍형 박막 트랜지스터를 제공하는데 목적이 있다.

본 발명의 다른 목적은 상기 공핍형 박막 트랜지스터의 채널불량 여부를 판단하기 위한 공핍형 박막 트랜지스터의 측정방법을 제공하는데 있다.

본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.

상기한 목적을 달성하기 위하여, 본 발명의 공핍형 박막 트랜지스터의 측정방법은 패널영역 및 더미영역으로 구분되는 어레이 기판용 모기판을 제공하는 단계; 상기 패널영역의 어레이 기판에 게이트전극, 액티브층, 소오스/드레인전극 및 화소전극으로 구성되는 공핍형 박막 트랜지스터를 형성하는 단계; 상기 더미영역의 어레이 기판에 더미 액티브층과 더미 소오스/드레인전극 및 더미 제 1, 제 2 전극으로 구성되는 테스트 소자를 형성하는 단계; 및 상기 더미 소오스전극과 더미 드레인전극 사이에 전압을 인가하여 상기 더미 소오스전극과 더미 드레인전극 사이에 흐르는 전류를 측정하는 단계를 포함한다.

이때, 상기 공핍형 박막 트랜지스터는 적어도 상기 소오스전극과 드레인전극 사이의 반도체 영역이 불순물로 도핑되어 있는 것을 특징으로 한다.

상기 액티브층 및 더미 액티브층 위에 n+ 비정질 실리콘으로 이루어진 n+층 및 더미 n+층이 각각 형성되는 것을 특징으로 한다.

상기 공핍형 박막 트랜지스터는 상기 n+층이 상기 액티브층의 백-채널 위에도 형성되어 있는 것을 특징으로 한다.

상기 테스트 소자는 상기 공핍형 박막 트랜지스터를 형성할 때 동일한 공정으로 상기 모기판의 더미영역에 형성하는 것을 특징으로 한다.

이때, 상기 테스트 소자는 상기 어레이 기판 위에 형성된 게이트절연층; 상기 게이트절연층 위에 비정질 실리콘으로 이루어진 더미 액티브층 및 n+ 비정질 실리콘으로 이루어진 더미 n+층; 상기 더미 n+층 위에 형성되며 상기 더미 n+층을 통해 상기 더미 액티브층과 전기적으로 접속하는 더미 소오스전극 및 더미 드레인전극; 상기 더미 소오스전극 및 더미 드레인전극이 형성된 어레이 기판 위에 형성된 보호층; 및 더미 콘택홀을 통해 상기 더미 소오스전극 및 더미 드레인전극과 각각 전기적으로 접속하는 더미 제 1 전극 및 더미 제 2 전극으로 구성되는 것을 특징으로 한다.

이때, 상기 더미 제 1 전극과 더미 제 2 전극 사이에 전압을 인가하여 상기 더미 제 1 전극과 더미 제 2 전극 사이에 흐르는 전류를 측정하는 것을 특징으로 한다.

이때, 상기 더미 소오스전극과 더미 드레인전극 사이에 흐르는 전류 또는 상기 더미 제 1 전극과 더미 제 2 전극 사이에 흐르는 전류를 측정하여 전압에 대한 전류 특성을 기준이 되는 공핍형 박막 트랜지스터의 전압에 대한 전류 특성과 비교하는 단계를 추가로 포함하는 것을 특징으로 한다.

상기 더미 n+층의 채널 길이 및 채널 폭은 각각 1㎛ ~ 30㎛ 및 1㎛ ~ 30㎛인 것을 특징으로 한다.

이때, 상기 채널 길이가 서로 다른 다수의 테스트 소자를 상기 모기판의 더미영역에 개별적으로 배열하여 하나의 세트를 구성하는 것을 특징으로 한다.

이때, 상기 세트는 채널 길이가 길어지는 방향으로 상기 테스트 소자가 배열되는 제 1 세트 및 채널 길이가 좁아지는 방향으로 상기 테스트 소자가 배열되는 제 2 세트로 이루어진 것을 특징으로 한다.

상기 채널 길이가 서로 다른 다수의 테스트 소자를 1열로 연결하여 하나의 세트를 구성하는 것을 특징으로 한다.

이때, 상기 세트는 채널 길이가 길어지는 방향으로 상기 테스트 소자가 서로 연결되도록 배열되는 것을 특징으로 한다.

상술한 바와 같이, 본 발명에 따른 공핍형 박막 트랜지스터는 온-커런트와 이동도가 증가함에 따라 충전(charging) 특성이 향상되는 등 박막 트랜지스터의 성능이 향상되는 효과를 제공한다.

본 발명에 따른 공핍형 박막 트랜지스터의 측정방법은 모기판의 패널영역에 화소부 박막 트랜지스터를 형성할 때 동일한 공정으로 모기판의 더미영역에 테스트 소자를 형성하고, 상기 테스트 소자의 채널부 저항을 측정함으로써 화소부 박막 트랜지스터의 채널불량 여부를 판단할 수 있게 된다. 즉, 고 이동도 공핍형 박막 트랜지스터를 적용한 표시장치를 대량으로 생산할 경우 문제가 될 수 있는 박막 트랜지스터의 채널불량에 대한 관리를 기존과 동등하게 관리할 수 있는 효과를 제공한다.

도 1은 일반적인 액정표시패널의 구조를 개략적으로 나타내는 분해사시도.
도 2는 일반적인 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도.
도 3은 모기판 상에 다수의 액정표시패널이 제작된 상태를 개략적으로 나타내는 평면도.
도 4는 본 발명의 실시예에 따른 화소부 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도.
도 5는 본 발명의 실시예에 따른 테스트 소자의 구조를 개략적으로 나타내는 평면도.
도 6은 본 발명의 실시예에 따른 테스트 소자의 배열방식을 개략적으로 나타내는 평면도.
도 7은 본 발명의 실시예에 따른 테스트 소자의 다른 배열방식을 개략적으로 나타내는 평면도.
도 8은 본 발명의 실시예에 따른 패널영역의 어레이 기판 일부를 개략적으로 나타내는 평면도.
도 9a 내지 도 9d는 상기 도 8에 도시된 어레이 기판의 Aa-Aa'선과 Ab-Ab선 및 Ac-Ac선에 따른 제조공정을 순차적으로 나타내는 단면도.
도 10a 내지 도 10d는 상기 도 5에 도시된 테스트 소자의 A-A'선에 따른 제조공정을 순차적으로 나타내는 단면도.
도 11a 내지 도 11f는 상기 도 9b에 도시된 어레이 기판에 있어서, 본 발명의 실시예에 따른 제 2 마스크공정을 구체적으로 나타내는 단면도.
도 12a 내지 도 12f는 상기 도 10b에 도시된 테스트 소자에 있어서, 본 발명의 실시예에 따른 제 2 마스크공정을 구체적으로 나타내는 단면도.
도 13은 본 발명의 실시예에 따른 테스트 소자에 대한 전압에 따른 전류 특성을 나타내는 그래프.
도 14 및 도 15는 본 발명의 실시예에 따른 박막 트랜지스터에 있어, 건식각의 실패 여부에 따른 트랜스퍼(transfer) 특성을 보여주는 그래프.

이하, 첨부한 도면을 참조하여 본 발명에 따른 공핍형 박막 트랜지스터의 측정방법의 바람직한 실시예를 상세히 설명한다.

도 3은 모기판 상에 다수의 액정표시패널이 제작된 상태를 개략적으로 나타내는 평면도이다.

도면에 도시된 바와 같이, 대면적의 모기판(101, 102) 상에 다수의 액정표시패널(100)이 배치되어 있으며, 이때 상기 모기판(101, 102)은 박막 트랜지스터 어레이 기판들이 형성된 제 1 모기판(101)과 컬러필터 기판들이 형성된 제 2 모기판(102)으로 이루어진다.

이때, 수율 향상을 도모하기 위해 대면적의 제 1 모기판(101)에 박막 트랜지스터 어레이 기판들을 형성하고, 별도의 제 2 모기판(102)에 컬러필터 기판들을 형성한 다음 상기 2개의 모기판(101, 102)을 합착함으로써 다수의 액정표시패널(100)들을 동시에 형성하게 된다.

도면에는 도시하지 않았지만, 상기 액정표시패널(100)은 액정 셀들이 매트릭스 형태로 배열되어 화상을 표시하는 화소부와 상기 화소부의 게이트라인들과 접속되는 게이트 패드부 및 데이터라인들과 접속되는 데이터 패드부로 구성된다.

이때, 상기 게이트 패드부와 데이터 패드부는 컬러필터 기판과 중첩되지 않는 박막 트랜지스터 어레이 기판의 가장자리 영역에 형성되며, 상기 게이트 패드부는 게이트 구동부로부터 공급되는 주사신호를 화소부의 게이트라인들에 공급하고, 데이터 패드부는 데이터 구동부로부터 공급되는 화상정보를 화소부의 데이터라인들에 공급한다.

또한, 상기 컬러필터 기판은 색상을 구현하는 적, 녹 및 청색의 서브-컬러필터로 구성되는 컬러필터와 상기 서브-컬러필터 사이를 구분하고 액정층을 투과하는 광을 차단하는 블랙매트릭스, 그리고 상기 액정층에 전압을 인가하는 투명한 공통전극으로 이루어져 있다. 또한, 상기 어레이 기판은 투명한 기판 위에 종횡으로 배열되어 다수의 화소영역을 정의하는 다수의 게이트라인과 데이터라인, 상기 게이트라인과 데이터라인의 교차영역에 형성된 스위칭소자인 박막 트랜지스터 및 상기 화소영역 위에 형성된 화소전극으로 구성된다.

이와 같이 구성된 상기 어레이 기판과 컬러필터 기판은 화소부의 외곽에 형성된 실패턴(미도시)에 의해 대향하도록 합착되어 단위 액정표시패널(100)을 구성하며, 상기 어레이 기판과 컬러필터 기판의 합착은 상기 어레이 기판 또는 컬러필터 기판에 형성된 합착키(미도시)를 통해 이루어진다.

이때, 각각의 단위 액정표시패널(100)들은 상기 제 1, 제 2 모기판(101, 102)을 최대한 이용할 수 있도록 적절히 배치되며, 모델(model)에 따라 다르지만 상기 단위 액정표시패널(100)들은 소정의 더미영역(105) 만큼 이격되도록 형성된다.

상기 박막 트랜지스터 어레이 기판들이 형성된 제 1 모기판(101)과 컬러필터 기판들이 형성된 제 2 모기판(102)이 합착된 후에는 소정의 절단예정선(103)들을 따라 다수의 액정표시패널(100)들을 개별적으로 절단하는데, 이때 상기 단위 액정표시패널(100)들을 이격시키는 더미영역(105)이 제거되게 된다.

이와 같이 제작되는 상기 단위 액정표시패널(100)은 어레이 기판의 화소부에 대응하는 패널영역(150)이 정의되며, 스위칭소자인 박막 트랜지스터는 상기 패널영역(150)에 형성되게 된다.

이때, 본 발명의 실시예에 따른 박막 트랜지스터는 적어도 소오스전극과 드레인전극 사이의 반도체 영역이 불순물로 도핑(doping)되어 있는 공핍형 박막 트랜지스터로 구성되는 것을 특징으로 한다.

도 4는 본 발명의 실시예에 따른 화소부 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도이다.

도면에 도시된 바와 같이, 본 발명의 실시예에 따른 화소부 박막 트랜지스터는 어레이 기판(110) 위에 게이트전극(121)이 형성되고, 그 위에 게이트절연층(115a)이 형성된다.

그리고, 상기 게이트절연층(115a) 위에 비정질 실리콘으로 이루어진 액티브층(124) 및 n+ 비정질 실리콘으로 이루어진 n+층(125n)이 형성되며, 그 위에 상기 n+층(125n)을 통해 상기 액티브층(124)과 전기적으로 접속하는 소오스전극(122) 및 드레인전극(123)이 형성되게 된다.

상기 소오스전극(122) 및 드레인전극(123)이 형성된 어레이 기판(110) 위에 보호층(115b) 형성되고, 그 위에 상기 드레인전극(123)과 전기적으로 접속하는 화소전극(118)이 형성되게 된다.

이때, 상기 본 발명의 실시예에 따른 화소부 박막 트랜지스터는 상기 n+층(125n)이 액티브층(124)의 백-채널 위에도 형성되어 있는 공핍형 박막 트랜지스터인 것을 특징으로 한다.

상기 공핍형 박막 트랜지스터는 반도체, 즉 액티브층(124) 또는 n+층(125n)의 일부 또는 전체를 n형 불순물로 저 농도 도핑하여 게이트전극(121)에 게이트 신호가 인가되지 않아도 전류가 흐를 수 있게 된다. 이때, 상기 게이트전극(121)에 정 바이어스(forward bias)를 걸어주면 전류의 양이 증가하나 역 바이어스(reverse bias)를 걸어주면 채널영역이 점차 공핍영역(depletion domain)으로 되어 전류 량이 줄어들다가 마침내 흐르지 않게 된다. 이러한 공핍형 박막 트랜지스터를 사용하면 증가형 박막 트랜지스터에 비해 온-커런트와 이동도를 증가시킬 수 있어 박막 트랜지스터의 성능을 향상시킬 수 있게 된다.

상기 불순물은 인(P)을 포함할 수 있으며, 상기 반도체와 상기 소오스/드레인전극(122, 123) 사이에 상기 반도체보다 높은 농도로 불순물이 도핑되어 있는 오믹-콘택층을 추가로 포함할 수 있다.

이때, 상기 공핍형 박막 트랜지스터는 채널부의 두께가 약 300Å ~ 1200Å으로 기존 증가형 박막 트랜지스터에 비해 50% 이상 감소하게 됨에 따라 두께 측정에 의한 채널불량 여부를 판별하기가 불가능하다. 즉, 공핍형 박막 트랜지스터의 구조는 박막 트랜지스터의 전기적 특성을 향상시키기 위해 채널부의 두께를 기존 대비 50% 이상 감소시키는 한편, 백-채널의 건식각을 진행하지 않아도 되는 구조이기 때문에 두께 측정에 의한 방법으로는 건식각 정도를 판단할 수 없다.

이에 따라 본 발명의 실시예의 경우에는 상기 단위 액정표시패널(100)들 사이의 이격영역인 더미영역(105)(상기 도 3 참조)에 테스트 소자(미도시)를 형성하고, 상기 테스트 소자의 채널부 저항을 측정함으로써 화소부 박막 트랜지스터의 채널불량 여부를 판단하도록 하는 것을 특징으로 한다. 이때, 상기 테스트 소자는 모기판(101, 102)의 패널영역(150)에 화소부 박막 트랜지스터를 형성할 때 동일한 공정으로 상기 모기판(101, 102)의 더미영역(105)에 형성하게 된다.

도 5는 본 발명의 실시예에 따른 테스트 소자의 구조를 개략적으로 나타내는 평면도이다.

도면에 도시된 바와 같이, 본 발명의 실시예에 따른 테스트 소자는 어레이 기판(110) 위에 게이트절연층(미도시)이 형성되고, 상기 게이트절연층 위에 비정질 실리콘으로 이루어진 더미 액티브층(미도시) 및 n+ 비정질 실리콘으로 이루어진 더미 n+층(125nd)이 형성된다.

그리고, 그 위에 상기 더미 n+층(125nd)을 통해 상기 더미 액티브층과 전기적으로 접속하는 더미 소오스전극(122d) 및 더미 드레인전극(123d)이 형성되게 된다.

상기 더미 소오스전극(122d) 및 더미 드레인전극(123d)이 형성된 어레이 기판(110) 위에 보호층(115b) 형성되고, 그 위에 더미 콘택홀(140d)을 통해 상기 더미 소오스전극(122d) 및 더미 드레인전극(123d)과 각각 전기적으로 접속하는 더미 제 1 전극(132d) 및 더미 제 2 전극(133d)이 형성되게 된다.

이때, 상기 더미 n+층(125d)의 채널 길이(L) 및 채널 폭(W)은 각각 1㎛ ~ 30㎛ 및 1㎛ ~ 30㎛로 설계할 수 있으며, 채널의 저항(R)은 상기 채널 길이(L)에 비례하고 채널부의 단면적(A)에 반비례한다.

상기 더미 n+층(125d)은 그 두께를 300Å 이하로 할 수 있으며, 상기 소오스/드레인전극(122, 123)의 식각 공정에서 수십 Å 이하로 식각되는 것을 특징으로 한다.

이때, 최적의 테스트 구조를 도출하기 위해 채널 길이(L)를 달리한 다수의 테스트 소자를 모기판의 더미영역 내에 개별적으로 또는 서로 연결되도록 구성할 수 있으며, 이를 도면을 참조하여 상세히 설명한다.

도 6은 본 발명의 실시예에 따른 테스트 소자의 배열방식을 개략적으로 나타내는 평면도이며, 도 7은 본 발명의 실시예에 따른 테스트 소자의 다른 배열방식을 개략적으로 나타내는 평면도이다.

상기 도 6을 참조하면, 채널 길이가 서로 다른 다수의 테스트 소자를 모기판의 더미영역(105)에 개별적으로 배열하여 하나의 세트(S1, S2, S3)를 구성할 수 있으며, 예를 들어 이러한 세트(S1, S2, S3)는 채널 길이가 길어지는 방향으로 상기 테스트 소자가 배열되는 제 1 세트(S1)와 제 3 세트(S3) 및 채널 길이가 좁아지는 방향으로 상기 테스트 소자가 배열되는 제 2 세트(S2)로 이루어질 수 있다.

또한, 상기 도 7을 참조하면, 상기 독립한 테스트 구조를 1열로 연결하여 하나의 세트(S1', S2', S3')를 구성할 수 있으며, 예를 들어 이러한 세트(S1', S2', S3')는 채널 길이가 좁아지는 방향으로 상기 테스트 소자가 서로 연결되도록 배열될 수 있다.

이하, 본 발명의 실시예에 따른 공핍형 박막 트랜지스터의 측정방법을 도면을 참조하여 상세히 설명한다.

도 8은 본 발명의 실시예에 따른 패널영역의 어레이 기판 일부를 개략적으로 나타내는 평면도로써, 설명의 편의를 위해 화소부 박막 트랜지스터를 포함하는 하나의 화소를 나타내고 있다.

실제의 액정표시장치에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 MxN개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 하나의 화소를 나타내고 있다.

도면에 도시된 바와 같이, 본 발명의 실시예에 따른 어레이 기판(110)에는 상기 어레이 기판(110) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(116)과 데이터라인(117)이 형성되어 있다. 또한, 상기 게이트라인(116)과 데이터라인(117)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 상기 박막 트랜지스터에 연결되어 컬러필터 기판(미도시)의 공통전극과 함께 액정(미도시)을 구동시키는 화소전극(118)이 형성되어 있다.

상기 박막 트랜지스터는 상기 게이트라인(116)에 연결된 게이트전극(121), 상기 데이터라인(117)에 연결된 소오스전극(122) 및 상기 화소전극(118)에 전기적으로 접속하는 드레인전극(123)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(121)에 공급되는 게이트 전압에 의해 상기 소오스전극(122)과 드레인전극(123) 간에 전도채널(conductive channel)을 형성하는 액티브층(미도시)을 포함한다.

상기 소오스전극(122)의 일부는 일 방향으로 연장되어 상기 데이터라인(117)의 일부를 구성하며, 상기 드레인전극(123)의 일부는 화소영역 쪽으로 연장되어 보호막(미도시)에 형성된 제 1 콘택홀(140a)을 통해 상기 화소전극(118)에 전기적으로 접속하게 된다.

이때, 전단 게이트라인(116)의 일부는 게이트절연막(미도시)과 상기 보호막을 사이에 두고 그 상부의 화소전극(118)의 일부와 중첩하여 스토리지 커패시터(storage capacitor)를 형성하게 된다. 상기 스토리지 커패시터는 액정 커패시터에 인가된 전압을 다음 신호가 들어올 때까지 일정하게 유지시키는 역할을 한다. 즉, 상기 어레이 기판(110)의 화소전극(118)은 컬러필터 기판의 공통전극과 함께 액정 커패시터를 이루는데, 일반적으로 상기 액정 커패시터에 인가된 전압은 다음 신호가 들어올 때까지 유지되지 못하고 누설되어 사라진다. 따라서, 인가된 전압을 유지하기 위해서는 스토리지 커패시터를 액정 커패시터에 연결해서 사용해야 한다.

이러한 스토리지 커패시터는 신호 유지 이외에도 계조(gray scale) 표시의 안정과 플리커(flicker) 및 잔상(afterimage) 감소 등의 효과를 가진다.

또한, 상기 어레이 기판(110)의 가장자리 영역에는 상기 게이트라인(116)과 데이터라인(117)에 각각 전기적으로 접속하는 게이트패드전극(126p)과 데이터패드전극(127p)이 형성되어 있으며, 외부의 구동회로부(미도시)로부터 인가 받은 주사신호와 데이터신호를 각각 상기 게이트라인(116)과 데이터라인(117)에 전달하게 된다.

즉, 상기 게이트라인(116)과 데이터라인(117)은 구동회로부 쪽으로 연장되어 각각 해당하는 게이트패드라인(116p)과 데이터패드라인(117p)에 연결되며, 상기 게이트패드라인(116p)과 데이터패드라인(117p)은 상기 게이트패드라인(116p)과 데이터패드라인(117p)에 각각 전기적으로 접속된 게이트패드전극(126p)과 데이터패드전극(127p)을 통해 구동회로부로부터 각각 주사신호와 데이터신호를 인가 받게 된다.

이때, 상기 데이터패드전극(127p)은 제 2 콘택홀(140b)을 통해 상기 데이터패드라인(117p)과 전기적으로 접속하며, 상기 게이트패드전극(126p)은 제 3 콘택홀(140c)을 통해 상기 게이트패드라인(116p)과 전기적으로 접속하게 된다.

도 9a 내지 도 9d는 상기 도 8에 도시된 어레이 기판의 Aa-Aa'선과 Ab-Ab선 및 Ac-Ac선에 따른 제조공정을 순차적으로 나타내는 단면도로써, 좌측에는 화소부의 어레이 기판을 제조하는 공정을 나타내며 우측에는 차례대로 데이터패드부와 게이트패드부의 어레이 기판을 제조하는 공정을 나타내고 있다.

또한, 도 10a 내지 도 10d는 상기 도 5에 도시된 테스트 소자의 A-A'선에 따른 제조공정을 순차적으로 나타내는 단면도로써, 테스트 소자가 형성되는 모기판의 더미영역의 어레이 기판을 제조하는 공정을 나타내고 있다.

도 9a 및 도 10a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 어레이 기판(110)의 화소부에 게이트전극(121)과 게이트라인(116)을 형성하며 게이트패드부에 게이트패드라인(116p)을 형성한다.

이때, 상기 게이트전극(121)과 게이트라인(116) 및 게이트패드라인(116p)은 제 1 도전막을 상기 어레이 기판(110) 전면에 증착한 후 포토리소그래피공정(제 1 마스크공정)을 통해 선택적으로 패터닝하여 형성하게 된다.

여기서, 상기 제 1 도전막으로 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo), 몰리브덴 합금(Mo alloy) 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 상기 제 1 도전막은 상기 저저항 도전물질이 2가지 이상 적층된 다층구조로 형성할 수 있다.

다음으로, 도 9b 및 도 10b에 도시된 바와 같이, 상기 게이트전극(121)과 게이트라인(116) 및 게이트패드라인(116p)이 형성된 어레이 기판(110) 전면에 게이트절연막(115a), 비정질 실리콘 박막, n+ 비정질 실리콘 박막 및 제 2 도전막을 증착한 후, 포토리소그래피공정(제 2 마스크공정)을 통해 선택적으로 제거함으로써 상기 어레이 기판(110)의 화소부에 상기 비정질 실리콘 박막으로 이루어진 액티브층(124)을 형성하며, 상기 제 2 도전막으로 이루어지며 상기 액티브층(124)의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극(122, 123)을 형성한다.

또한, 상기 제 2 마스크공정을 통해 상기 어레이 기판(110)의 데이터패드부에는 상기 제 2 도전막으로 이루어진 데이터패드라인(117p)이 형성되게 된다.

또한, 상기 제 2 마스크공정을 통해 상기 더미영역의 어레이 기판(110)에 상기 비정질 실리콘 박막으로 이루어진 더미 액티브층(124d)을 형성하는 한편, 상기 제 2 도전막으로 이루어지며 상기 더미 액티브층(124d)의 소오스/드레인영역과 전기적으로 접속하는 더미 소오스/드레인전극(122d, 123d)을 형성한다.

이때, 상기 액티브층(124) 상부에는 상기 n+ 비정질 실리콘 박막으로 이루어지며 상기 액티브층(124)과 실질적으로 동일한 형태로 패터닝된 n+층(125n)이 형성되게 되며, 상기 더미 액티브층(124d) 상부에는 상기 n+ 비정질 실리콘 박막으로 이루어지며 상기 더미 액티브층(124d)과 실질적으로 동일한 형태로 패터닝된 더미 n+층(125nd)이 형성되게 된다.

또한, 상기 데이터패드라인(117p) 하부에는 각각 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막으로 이루어지며 상기 데이터패드라인(117p)과 동일한 형태로 패터닝된 비정질 실리콘 박막패턴(120')과 n+ 비정질 실리콘 박막패턴(125')이 형성되게 된다.

이때, 상기 더미 n+층(125d)의 채널 길이 및 채널 폭은 각각 1㎛ ~ 30㎛ 및 1㎛ ~ 30㎛로 설계할 수 있다. 그리고, 상기 더미 n+층(125d)은 그 두께를 300Å 이하로 할 수 있으며, 상기 소오스/드레인전극(122, 123)의 식각 공정에서 수십 Å 이하로 식각되는 것을 특징으로 한다.

여기서, 본 발명의 실시예에 따른 상기 액티브층(124), 소오스/드레인전극(122, 123), 더미 액티브층(124d) 및 더미 소오스/드레인전극(122d, 123d)은 회절 마스크 또는 하프-톤 마스크(이하, 회절 마스크를 지칭하는 경우에는 상기 하프-톤 마스크를 포함하는 것으로 함)를 이용하여 한번의 마스크공정(제 2 마스크공정)으로 동시에 형성하게 되는데, 이하 도면을 참조하여 상기 제 2 마스크공정을 상세히 설명한다.

도 11a 내지 도 11f는 도 9b에 도시된 어레이 기판에 있어서, 본 발명의 실시예에 따른 제 2 마스크공정을 구체적으로 나타내는 단면도이다.

또한, 도 12a 내지 도 12f는 도 10b에 도시된 어레이 기판에 있어서, 본 발명의 실시예에 따른 제 2 마스크공정을 구체적으로 나타내는 단면도이다.

도 11a 및 도 12a에 도시된 바와 같이, 상기 게이트전극(121), 게이트라인(116) 및 게이트패드라인(116p)이 형성된 어레이 기판(110) 전면에 게이트절연막(115a), 비정질 실리콘 박막(120), n+ 비정질 실리콘 박막(125) 및 제 2 도전막(130)을 형성한다.

이때, 상기 제 2 도전막(130)은 소오스전극과 드레인전극 및 데이터라인을 구성하기 위해 알루미늄, 알루미늄 합금, 텅스텐, 구리, 크롬, 몰리브덴 및 몰리브덴 합금 등과 같은 저저항 불투명 도전물질로 이루어질 수 있다. 또한, 상기 제 2 도전막은 상기 저저항 도전물질이 2가지 이상 적층된 다층구조로 형성할 수 있다.

그리고, 도 11b 및 도 12b에 도시된 바와 같이, 상기 어레이 기판(110) 전면에 포토레지스트와 같은 감광성물질로 이루어진 감광막(160)을 형성한 후, 회절 마스크(170)를 통해 상기 감광막(160)에 선택적으로 광을 조사한다.

이때, 상기 회절 마스크(170)에는 조사된 광을 모두 투과시키는 제 1 투과영역(I)과 광의 일부만 투과시키고 일부는 차단하는 제 2 투과영역(II) 및 조사된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 상기 회절 마스크(170)를 투과한 광만이 상기 감광막(160)에 조사되게 된다.

이어서, 상기 회절 마스크(170)를 통해 노광된 상기 감광막(160)을 현상하고 나면, 도 11c 및 도 12c에 도시된 바와 같이, 상기 차단영역(III)과 제 2 투과영역(II)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 제 1 감광막패턴(160a) 내지 제 7 감광막패턴(160g)이 남아있게 되고, 모든 광이 투과된 제 1 투과영역(I)에는 상기 감광막이 완전히 제거되어 상기 제 2 도전막(130) 표면이 노출되게 된다.

이때, 상기 차단영역(III)에 형성된 제 1 감광막패턴(160a) 내지 제 5 감광막패턴(160e)은 제 2 투과영역(II)을 통해 형성된 제 6 감광막패턴(160f) 및 제 7 감광막패턴(160g)보다 두껍게 형성된다. 또한, 상기 제 1 투과영역(I)을 통해 광이 모두 투과된 영역에는 상기 감광막이 완전히 제거되는데, 이것은 포지티브 타입의 포토레지스트를 사용했기 때문이며, 본 발명이 이에 한정되는 것은 아니며 네거티브 타입의 포토레지스트를 사용하여도 무방하다.

다음으로, 도 11d 및 도 12d에 도시된 바와 같이, 상기와 같이 형성된 제 1 감광막패턴(160a) 내지 제 7 감광막패턴(160g)을 마스크로 하여, 그 하부에 형성된 비정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 제 2 도전막을 선택적으로 제거하게 되면, 상기 어레이 기판(110)의 화소부에 상기 비정질 실리콘 박막으로 이루어진 액티브층(124)이 형성되며, 상기 어레이 기판(110)의 데이터패드부에 상기 제 2 도전막으로 이루어진 데이터패드라인(117p)이 형성되게 된다.

또한, 상기 더미영역의 어레이 기판(110)에는 상기 비정질 실리콘 박막으로 이루어진 더미 액티브층(124d)이 형성되게 된다.

이때, 상기 액티브층(124) 상부에는 각각 상기 n+ 비정질 실리콘 박막과 제 2 도전막으로 이루어지며 상기 액티브층(124)과 실질적으로 동일한 형태로 패터닝된 n+층(125n)과 제 2 도전막패턴(130')이 형성되게 된다.

또한, 상기 데이터패드라인(117p) 하부에는 각각 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막으로 이루어지며 상기 데이터패드라인(117p)과 실질적으로 동일한 형태로 패터닝된 비정질 실리콘 박막패턴(120')과 n+ 비정질 실리콘 박막패턴(125')이 형성되게 된다.

또한, 상기 더미 액티브층(124d) 상부에는 각각 상기 n+ 비정질 실리콘 박막과 제 2 도전막으로 이루어지며 상기 더미 액티브층(124d)과 실질적으로 동일한 형태로 패터닝된 더미 n+층(125nd)과 더미 제 2 도전막패턴(130")이 형성되게 된다.

이후, 상기 제 1 감광막패턴(160a) 내지 제 7 감광막패턴(160g)의 일부를 제거하는 애싱(ashing)공정을 진행하게 되면, 도 11e 및 도 12e에 도시된 바와 같이, 상기 제 2 투과영역(II)의 제 6 감광막패턴 및 제 7 감광막패턴이 완전히 제거되게 된다.

이때, 상기 제 1 감광막패턴 내지 제 5 감광막패턴은 상기 제 6 감광막패턴 및 제 7 감광막패턴의 두께만큼이 제거된 제 8 감광막패턴(160a') 내지 제 12 감광막패턴(160e')으로 상기 차단영역(III)에 대응하는 소오스/드레인전극영역과 상기 데이터패드라인(117p) 상부 및 더미 소오스/드레인전극영역에만 남아있게 된다.

이후, 도 11f 및 도 12f에 도시된 바와 같이, 상기 남아있는 제 8 감광막패턴(160a') 내지 제 12 감광막패턴(160e')을 마스크로 하여 상기 제 2 도전막패턴과 더미 제 2 도전막패턴의 일부를 제거함으로써 상기 어레이 기판(110)의 화소부에 상기 제 2 도전막으로 이루어진 소오스전극(122)과 드레인전극(123) 및 데이터라인(미도시)을 형성한다.

또한, 상기 더미영역의 어레이 기판(110)에 상기 제 2 도전막으로 이루어진 더미 소오스전극(122d)과 더미 드레인전극(123d)을 형성한다.

이때, 상기 액티브층(124) 상부에는 상기 n+ 비정질 실리콘 박막으로 이루어지며 상기 액티브층(124)의 소오스/드레인영역과 상기 소오스/드레인전극(122, 123) 사이를 접촉시키는 n+층(125n)이 형성되게 된다.

또한, 상기 더미 액티브층(124d) 상부에는 상기 n+ 비정질 실리콘 박막으로 이루어지며 상기 더미 액티브층(124d)의 소오스/드레인영역과 상기 더미 소오스/드레인전극(122d, 123d) 사이를 접촉시키는 더미 n+층(125nd)이 형성되게 된다.

이때, 상기 소오스/드레인전극(122, 123) 및 더미 소오스/드레인전극(122d, 123d)의 패터닝은 습식각을 이용하게 되며, 상기 소오스전극(122)과 드레인전극(123) 사이 및 더미 소오스전극(122d)과 더미 드레인전극(123d) 사이에 제 2 도전막이 남아있지 않도록 소정의 건식각을 짧은 시간동안 진행할 수 있다.

이와 같이 더미영역의 어레이 기판(110)에 더미 액티브층(124d) 및 더미 소오스/드레인전극(122d, 123d)이 형성되고 나면, 상기 더미 소오스전극(122d)과 더미 드레인전극(123d) 사이에 전압을 인가하여 이들 사이에 흐르는 전류를 측정함으로써 화소부 박막 트랜지스터의 채널불량 여부를 판단할 수 있다.

다음으로, 도 9c 및 도 10c에 도시된 바와 같이, 상기 액티브층(124)과 소오스/드레인전극(122, 123) 및 상기 더미 액티브층(124d)과 더미 소오스/드레인전극(122d, 123d)이 형성된 어레이 기판(110) 전면에 보호막(115b)을 형성한 후, 포토리소그래피공정(제 3 마스크공정)을 통해 선택적으로 제거함으로써 상기 어레이 기판(110)의 화소부에 상기 드레인전극(123)의 일부를 노출시키는 제 1 콘택홀(140a)을 형성하며, 상기 어레이 기판(110)의 데이터패드부 및 게이트패드부에 각각 상기 데이터패드라인(117p) 및 게이트패드라인(116p)의 일부를 노출시키는 제 2 콘택홀(140b)과 제 3 콘택홀(140c)을 형성한다.

또한, 상기 더미영역의 어레이 기판(110)에는 상기 더미 소오스/드레인전극(122d, 123d)의 일부를 노출시키는 더미 콘택홀(140d)이 형성되게 된다.

다음으로, 도 9d 및 도 10d에 도시된 바와 같이, 상기 어레이 기판(110) 전면에 제 3 도전막을 형성한다.

이때, 상기 제 3 도전막은 화소전극과 게이트/데이터패드전극 및 더미 제 1, 제 2 전극을 구성하기 위해 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 투과율이 뛰어난 투명한 도전물질을 포함한다.

이후, 포토리소그래피공정(제 4 마스크공정)을 통해 상기 제 3 도전막을 선택적으로 제거함으로써 상기 어레이 기판(110)의 화소부에 상기 제 1 콘택홀(140a)을 통해 상기 드레인전극(123)과 전기적으로 접속하는 화소전극(118)을 형성하며, 상기 어레이 기판(110)의 데이터패드부 및 게이트패드부에 각각 상기 제 2 콘택홀(140b) 및 제 3 콘택홀(140c)을 통해 상기 데이터패드라인(117p) 및 게이트패드라인(116p)과 전기적으로 접속하는 데이터패드전극(127p) 및 게이트패드전극(126p)을 형성한다.

또한, 상기 더미영역의 어레이 기판(110)에는 상기 더미 콘택홀(140d)을 통해 각각 상기 더미 소오스전극(122d) 및 더미 드레인전극(123d)과 전기적으로 접속하는 더미 제 1 전극(132d) 및 더미 제 2 전극(133d)이 형성되게 된다.

이와 같이 상기 더미 제 1 전극(132d) 및 더미 제 2 전극(133d)이 형성되고 난 후에 상기 더미 제 1 전극(132d) 및 더미 제 2 전극(133d) 사이에 전압을 인가하여 이들 사이에 흐르는 전류를 측정함으로써 화소부 박막 트랜지스터의 채널불량 여부를 판단할 수도 있다.

도 13은 본 발명의 실시예에 따른 테스트 소자에 대한 전압에 따른 전류 특성을 나타내는 그래프이다.

상기 도 13을 참조하면, 전술한 바와 같이 더미 소오스전극과 더미 드레인전극 사이에 전압을 인가하여 이들 사이에 흐르는 전류를 측정하거나 더미 제 1 전극과 더미 제 2 전극 사이에 전압을 인가하여 이들 사이에 흐르는 전류를 측정하여 전압에 대한 전류 특성 그래프(실험예)를 기준이 되는 화소부 박막 트랜지스터의 전압에 대한 전류 특성 그래프(비교예)와 비교한다.

이들이 일치하는 경우에는 공정(예를 들어, 상기 소오스/드레인전극용 제 2 도전막을 제거하기 위한 건식각)을 통해 화소부 박막 트랜지스터의 액티브층의 채널에 불량이 발생하지 않은 것으로 판단할 수 있으며, 이들이 일치하지 않는 경우에는 상기 액티브층의 채널에 불량이 발생한 것으로 판단할 수 있다.

이때, 상기 기준이 되는 화소부 박막 트랜지스터는 채널불량이 발생하지 않은 양품으로 소오스전극과 드레인전극 사이에 전압을 인가하여 이들 사이에 흐르는 전류를 측정함으로써 기준이 되는 저항 특성을 미리 설정하게 된다.

한편, 도 14 및 도 15는 본 발명의 실시예에 따른 박막 트랜지스터에 있어, 건식각의 실패 여부에 따른 트랜스퍼(transfer) 특성을 보여주는 그래프로써, 암(dark) 상태에서 측정한 박막 트랜지스터의 트랜스퍼 특성을 나타내고 있다.

상기 도 14를 참조하면, 전술한 건식각이 실패하는 경우에는 소오스전극과 드레인전극 사이의 저항 감소로 제작된 박막 트랜지스터에 누설 전류(도시된 원 참조)가 과도하게 발생하는 것을 알 수 있으며, 이는 액정표시패널의 화질 불량의 원인이 될 수 있다.

이에 비해 상기 도 15를 참조하면, 건식각이 성공하는 경우에는 박막 트랜지스터의 소오스전극과 드레인전극 사이에 누설 전류가 발생하지 않는 것을 알 수 있다.

본 발명은 액정표시장치뿐만 아니라 박막 트랜지스터를 이용하여 제작하는 다른 표시장치, 예를 들면 구동 트랜지스터에 유기전계발광소자가 연결된 유기전계발광 디스플레이장치에도 이용될 수 있다.

상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.

110 : 어레이 기판 115a : 게이트절연막
118 : 화소전극 121 : 게이트전극
122 : 소오스전극 122d : 더미 소오스전극
123 : 드레인전극 123d : 더미 드레인전극
124 : 액티브층 124d : 더미 액티브층
125n : n+층 125nd : 더미 n+층
132d : 더미 제 1 전극 133d : 더미 제 2 전극

Claims (13)

1. 패널영역 및 더미영역으로 구분되는 어레이 기판용 모기판을 제공하는 단계;
   상기 패널영역의 어레이 기판에 게이트전극, 액티브층, 소오스/드레인전극 및 화소전극으로 구성되는 공핍형 박막 트랜지스터를 형성하는 단계;
   상기 더미영역의 어레이 기판에 더미 액티브층과 더미 소오스/드레인전극 및 더미 제 1, 제 2 전극으로 구성되는 테스트 소자를 형성하는 단계; 및
   상기 더미 소오스전극과 더미 드레인전극 사이에 전압을 인가하여 상기 더미 소오스전극과 더미 드레인전극 사이에 흐르는 전류를 측정하는 단계를 포함하는 공핍형 박막 트랜지스터의 측정방법.
2. 제 1 항에 있어서, 상기 공핍형 박막 트랜지스터는 적어도 상기 소오스전극과 드레인전극 사이의 반도체 영역이 불순물로 도핑되어 있는 것을 특징으로 하는 공핍형 박막 트랜지스터의 측정방법.
3. 제 1 항에 있어서, 상기 액티브층 및 더미 액티브층 위에 n+ 비정질 실리콘으로 이루어진 n+층 및 더미 n+층이 각각 형성되는 것을 특징으로 하는 공핍형 박막 트랜지스터의 측정방법.
4. 제 3 항에 있어서, 상기 공핍형 박막 트랜지스터는 상기 n+층이 상기 액티브층의 백-채널 위에도 형성되어 있는 것을 특징으로 하는 공핍형 박막 트랜지스터의 측정방법.
5. 제 1 항에 있어서, 상기 테스트 소자는 상기 공핍형 박막 트랜지스터를 형성할 때 동일한 공정으로 상기 모기판의 더미영역에 형성하는 것을 특징으로 하는 공핍형 박막 트랜지스터의 측정방법.
6. 제 5 항에 있어서, 상기 테스트 소자는
   상기 어레이 기판 위에 형성된 게이트절연층;
   상기 게이트절연층 위에 비정질 실리콘으로 이루어진 더미 액티브층 및 n+ 비정질 실리콘으로 이루어진 더미 n+층;
   상기 더미 n+층 위에 형성되며 상기 더미 n+층을 통해 상기 더미 액티브층과 전기적으로 접속하는 더미 소오스전극 및 더미 드레인전극;
   상기 더미 소오스전극 및 더미 드레인전극이 형성된 어레이 기판 위에 형성된 보호층; 및
   더미 콘택홀을 통해 상기 더미 소오스전극 및 더미 드레인전극과 각각 전기적으로 접속하는 더미 제 1 전극 및 더미 제 2 전극으로 구성되는 것을 특징으로 하는 공핍형 박막 트랜지스터의 측정방법.
7. 제 6 항에 있어서, 상기 더미 제 1 전극과 더미 제 2 전극 사이에 전압을 인가하여 상기 더미 제 1 전극과 더미 제 2 전극 사이에 흐르는 전류를 측정하는 것을 특징으로 하는 공핍형 박막 트랜지스터의 측정방법.
8. 제 7 항에 있어서, 상기 더미 소오스전극과 더미 드레인전극 사이에 흐르는 전류 또는 상기 더미 제 1 전극과 더미 제 2 전극 사이에 흐르는 전류를 측정하여 전압에 대한 전류 특성을 기준이 되는 공핍형 박막 트랜지스터의 전압에 대한 전류 특성과 비교하는 단계를 추가로 포함하는 것을 특징으로 하는 공핍형 박막 트랜지스터의 측정방법.
9. 제 3 항에 있어서, 상기 더미 n+층의 채널 길이 및 채널 폭은 각각 1㎛ ~ 30㎛ 및 1㎛ ~ 30㎛인 것을 특징으로 하는 공핍형 박막 트랜지스터의 측정방법.
10. 제 9 항에 있어서, 상기 채널 길이가 서로 다른 다수의 테스트 소자를 상기 모기판의 더미영역에 개별적으로 배열하여 하나의 세트를 구성하는 것을 특징으로 하는 공핍형 박막 트랜지스터의 측정방법.
11. 제 10 항에 있어서, 상기 세트는 채널 길이가 길어지는 방향으로 상기 테스트 소자가 배열되는 제 1 세트 및 채널 길이가 좁아지는 방향으로 상기 테스트 소자가 배열되는 제 2 세트로 이루어진 것을 특징으로 하는 공핍형 박막 트랜지스터의 측정방법.
12. 제 9 항에 있어서, 상기 채널 길이가 서로 다른 다수의 테스트 소자를 1열로 연결하여 하나의 세트를 구성하는 것을 특징으로 하는 공핍형 박막 트랜지스터의 측정방법.
13. 제 12 항에 있어서, 상기 세트는 채널 길이가 길어지는 방향으로 상기 테스트 소자가 서로 연결되도록 배열되는 것을 특징으로 하는 공핍형 박막 트랜지스터의 측정방법.

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