JP2015026735A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2015026735A JP2015026735A JP2013155835A JP2013155835A JP2015026735A JP 2015026735 A JP2015026735 A JP 2015026735A JP 2013155835 A JP2013155835 A JP 2013155835A JP 2013155835 A JP2013155835 A JP 2013155835A JP 2015026735 A JP2015026735 A JP 2015026735A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- pad
- wafer
- semiconductor device
- opposite
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Endoscopes (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
Description
図1は、第1の実施形態の半導体装置の構成の例を示す断面図である。
本実施形態では、第1の実施形態の半導体装置の画素チップ11およびロジックチップ21に、それぞれのチップを貫通するTCV(Through Chip Via:チップ貫通ビア)が設けられた例を示す。
本実施形態では、画素チップ11の受光面101に保護用のカバーガラスを接着した例を示す。
11 画素チップ
21 ロジックチップ
12、22、25 パッド
13、23、26 半田ボール
14、24 TCV
15 接着剤
16 カバーガラス
101 受光面
102 反対面
201 対向面
202 下面
Claims (6)
- チップサイズがカテーテルの直径よりも小さく、受光面とは反対側の反対面に複数の第1のパッドが配置された、画素領域を有する第1のチップと、
チップサイズが前記第1のチップと同じで、前記第1のチップの前記反対面に対向する対向面に、前記第1のパッドに対向して第2のパッドが配置された、ロジック回路領域を有する第2のチップと、
前記第1のパッドと前記第2のパッドとを接続する半田ボールと
を備え、
前記第2のチップの上に前記第1のチップが積層されている
ことを特徴とする半導体装置。 - 前記第1のパッドが接続される、前記第1のチップを貫通する第1のチップ貫通ビアと、
前記第2のパッドが接続される、前記第2のチップを貫通する第2のチップ貫通ビアと、
前記第2のチップの前記対向面とは反対側の下面に配置され、前記第2のチップ貫通ビアに接続される第3のパッドと
を備えることを特徴とする請求項1に記載の半導体装置。 - 前記第1のチップの前記受光面を覆う、前記第1のチップと同じサイズのカバーガラス
を備えることを特徴とする請求項1または2に記載の半導体装置。 - 第1のウェーハに、チップサイズがカテーテルの直径よりも小さく、受光面とは反対側の反対面に複数の第1のパッドが配置された、画素領域を有する第1のチップを複数形成する工程と、
第2のウェーハに、チップサイズが前記第1のチップと同じで、前記第1のチップの前記第1のパッドに対応する位置に第2のパッドが配置された、ロジック回路領域を有する第2のチップを複数形成する工程と、
前記第1のパッドの上に第1の半田ボールを形成し、前記第2のパッドの上に第2の半田ボールを形成する工程と、
前記第1のパッドとそれに対応する前記第2のパッドが向き合うように前記第2のウェーハの上に前記第1のウェーハを載置し、熱処理により前記第1の半田ボールと前記第2の半田ボールを接合させて前記第2のウェーハの上に前記第1のウェーハを積層する工程と、
積層状態の前記第2のウェーハおよび前記第1のウェーハをダイシングして、前記第2のチップの上に前記第1のチップが積層された積層チップを切り出す工程と
を備えることを特徴とする半導体装置の製造方法。 - 前記第1のウェーハに前記第1のチップを複数形成する工程が、
前記第1のパッドが接続される、前記第1のチップを貫通する第1のチップ貫通ビアを形成する工程を含み、
前記第2のウェーハに前記第2のチップを複数形成する工程が、
前記第2のパッドが接続される、前記第2のチップを貫通する第2のチップ貫通ビアを形成する工程と、
前記第2のチップの前記対向面とは反対側の下面に配置され、前記第2のチップ貫通ビアに接続される第3のパッドを形成する工程と
を含むことを特徴とする請求項4に記載の半導体装置の製造方法。 - 前記積層する工程より前に、前記第1のウェーハの前記受光面側にカバーガラスを接着する工程
を備えることを特徴とする請求項4または5に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013155835A JP2015026735A (ja) | 2013-07-26 | 2013-07-26 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013155835A JP2015026735A (ja) | 2013-07-26 | 2013-07-26 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015026735A true JP2015026735A (ja) | 2015-02-05 |
Family
ID=52491161
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013155835A Pending JP2015026735A (ja) | 2013-07-26 | 2013-07-26 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2015026735A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010273757A (ja) * | 2009-05-27 | 2010-12-09 | Zycube:Kk | イメージセンサ応用装置 |
JP2012156374A (ja) * | 2011-01-27 | 2012-08-16 | Fujitsu Ltd | 基板の接続構造、基板セット、光センサアレイ装置及び基板を接続する方法 |
-
2013
- 2013-07-26 JP JP2013155835A patent/JP2015026735A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010273757A (ja) * | 2009-05-27 | 2010-12-09 | Zycube:Kk | イメージセンサ応用装置 |
JP2012156374A (ja) * | 2011-01-27 | 2012-08-16 | Fujitsu Ltd | 基板の接続構造、基板セット、光センサアレイ装置及び基板を接続する方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9576937B2 (en) | Back-to-back stacked integrated circuit assembly | |
US9455358B2 (en) | Image pickup module and image pickup unit | |
US8610271B2 (en) | Chip package and manufacturing method thereof | |
JP2015176958A (ja) | 半導体装置及びその製造方法 | |
JP2012059832A5 (ja) | ||
US20150145094A1 (en) | Chip package and method for forming the same | |
JP2013526066A (ja) | 低減されたダイ歪みアッセンブリのためのパッケージ基板のためのcte補償 | |
JP2010199148A (ja) | 半導体センサデバイス及びその製造方法、パッケージ及びその製造方法、モジュール及びその製造方法、並びに電子機器 | |
TW201448188A (zh) | 影像感測晶片封裝體及其形成方法 | |
WO2014054451A1 (ja) | 半導体装置及びその製造方法 | |
JP6091296B2 (ja) | 撮像装置、撮像装置の製造方法及び撮像モジュール | |
US9334158B2 (en) | Chip package and method for forming the same | |
JP4942671B2 (ja) | 半導体装置およびその製造方法 | |
JP2019220621A (ja) | 半導体装置及びその製造方法 | |
US8508028B2 (en) | Chip package and method for forming the same | |
JP2015026735A (ja) | 半導体装置およびその製造方法 | |
JP2011054648A (ja) | 半導体装置の製造方法 | |
US20130075850A1 (en) | Flip-chip bonded imager die | |
JP2014036090A (ja) | 撮像センサモジュール及びその製造方法 | |
TWI588946B (zh) | 背對背堆疊積體電路總成及製造方法 | |
US8421175B2 (en) | Wafer level packaged integrated circuit | |
JP2009105459A (ja) | 光デバイス、光モジュール及び電子機器 | |
JP2009038266A (ja) | 半導体装置及びその製造方法 | |
JP6889452B1 (ja) | イメージセンサモジュール、及び、イメージセンサモジュールの製造方法 | |
JP2017092212A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20150218 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150821 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20160422 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160623 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160708 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20170209 |