JP2015026735A

JP2015026735A - 半導体装置およびその製造方法

Info

Publication number: JP2015026735A
Application number: JP2013155835A
Authority: JP
Inventors: 英敏小池; Hidetoshi Koike
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2013-07-26
Filing date: 2013-07-26
Publication date: 2015-02-05

Abstract

【課題】直径の小さいカテーテルに搭載することができるチップ積層型イメージセンサとなる半導体装置およびその製造方法を提供する。【解決手段】実施形態の半導体装置は、画素領域を有する画素チップ１１と、ロジック回路領域を有するロジックチップ２１と、半田ボール１３、２３とを備え、ロジックチップ２１の上に画素チップ１１が積層されている。画素チップ１１は、チップサイズがカテーテルの直径よりも小さく、受光面１０１とは反対側の反対面１０２に複数のパッド１２が配置されている。ロジックチップ２１は、チップサイズが画素チップ１１と同じで、画素チップ１１の反対面１０２に対向する対向面２０１に、パッド１２に対向してパッド２２が配置されている。半田ボール１３、２３は、パッド１２とパッド２２とを接続する。【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。

例えば血管に挿入されるカテーテルのような、直径１ｍｍ程度の細いカテーテルに搭載されるイメージセンサには、０．７ｍｍ×０．７ｍｍ程度の超小型のチップサイズが要求される。

これに対して、このイメージセンサの感度を１００００ルックス以上にしようとすると、１．７５μｍサイズの画素を６２５００個搭載する必要があり、画素エリアだけで０．１９ｍｍ^２の面積が必要となる。そのため、同じチップに、画素出力に対する演算処理を行うロジック回路を搭載するのに必要な面積を確保することが難しい。

このような場合、２つのチップに画素領域とロジック回路領域とを別々に形成した上で、２つのチップを積層して、イメージセンサに組み立てることが考えられる。

しかし、この場合、２つのチップを０．７ｍｍ×０．７ｍｍ程度の小さなサイズに精度良く揃えることが非常に難しい、また、この小さなチップの積層位置を精度良く合わせることも難しい、という問題がある。

特開２０１０−２４５５０６号公報

本発明が解決しようとする課題は、直径の小さいカテーテルに搭載することができるチップ積層型イメージセンサとなる半導体装置およびその製造方法を提供することにある。

実施形態の半導体装置は、画素領域を有する第１のチップと、ロジック回路領域を有する第２のチップと、半田ボールとを備え、前記第２のチップの上に前記第１のチップが積層されている。第１のチップは、チップサイズがカテーテルの直径よりも小さく、受光面とは反対側の反対面に複数の第１のパッドが配置されている。第２のチップは、チップサイズが前記第１のチップと同じで、前記第１のチップの前記反対面に対向する対向面に、前記第１のパッドに対向して第２のパッドが配置されている。半田ボールは、前記第１のパッドと前記第２のパッドとを接続する。

第１の実施形態の半導体装置の構成の例を示す断面図。第１の実施形態の半導体装置の製造方法の例を示す工程断面図。第１の実施形態の半導体装置の製造方法の例を示す工程断面図。第１の実施形態の半導体装置の製造方法の例を示す工程断面図。第１の実施形態の半導体装置の製造方法の例を示す工程断面図。第１の実施形態の半導体装置の製造方法の例を示す工程断面図。第２の実施形態の半導体装置の構成の例を示す断面図。第２の実施形態の半導体装置の製造方法の例を示す工程断面図。第２の実施形態の半導体装置の製造方法の例を示す工程断面図。第２の実施形態の半導体装置の製造方法の例を示す工程断面図。第２の実施形態の半導体装置の製造方法の例を示す工程断面図。第３の実施形態の半導体装置の構成の例を示す断面図。第３の実施形態の半導体装置の製造方法の例を示す工程断面図。第３の実施形態の半導体装置の製造方法の例を示す工程断面図。第３の実施形態の半導体装置の製造方法の例を示す工程断面図。

以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。

（第１の実施形態）
図１は、第１の実施形態の半導体装置の構成の例を示す断面図である。

本実施形態の半導体装置は、イメージセンサとして使用される半導体装置であり、ロジック回路領域（非図示）を有するロジックチップ２１の上に、画素領域（非図示）を有する画素チップ１１が積層された構造を備える。

画素チップ１１は、チップサイズがカテーテルの直径よりも小さく、受光面１０１とは反対側の反対面１０２に複数のパッド１２が配置されている。パッド１２には、それぞれ半田ボール１３が接続されている。

ロジックチップ２１は、チップサイズが画素チップ１１と同じで、画素チップ１１の反対面１０２に対向する対向面２０１に、画素チップ１１のパッド１２に対向してパッド２２が配置されている。パッド２２には、それぞれ半田ボール２３が接続されている。

半田ボール１３と半田ボール２３は、熱処理により接合されている。これにより、画素チップ１１のパッド１２と、それに対向する、ロジックチップ２１のパッド２２とが、それぞれ接続されている。

次に、図２〜図６に示す工程断面図を用いて、本実施形態の半導体装置の製造方法について説明する。

まず、図２に示すように、ウェーハ１に、スクライブラインＳＬで区切って、複数の画素チップ１１を形成し、各画素チップ１１の受光面１０１とは反対側の反対面１０２に複数のパッド１２を配置する。

また、ウェーハ２に、スクライブラインＳＬで区切って、複数のロジックチップ２１を形成し、各ロジックチップ２１の対向面２０１にパッド２２を配置する。パッド２２の配置位置は、画素チップ１１を積層するときに、画素チップ１１のパッド１２に対向する位置である。

次に、図３に示すように、ウェーハ１のパッド１２の上にそれぞれ半田ボール１３を形成する。同様に、ウェーハ２のパッド２２の上にそれぞれ半田ボール２３を形成する。

次に、図４に示すように、画素チップ１１の反対面１０２とロジックチップ２１の対向面２０１を向き合わせ、画素チップ１１のパッド１２とロジックチップ２１とパッド２２との対向位置が合致するように、ウェーハ２の上にウェーハ１を載置する。

その後、熱処理により、半田ボール１３と半田ボール２３を加熱する。この加熱により、半田ボール１３と半田ボール２３が溶融すると、表面張力の働きにより、半田ボール１３と半田ボール２３は、その中心位置に引き寄せられて接合する。これにより、画素チップ１１とロジックチップ２１は、自己整合的に正確な位置合せがなされる。

次に、図５に示すように、ウェーハ１の受光面１０１にダイシングテープＤＴを張り付ける。

次に、図６に示すように、スクライブラインＳＬに沿って、ウェーハ１およびウェーハ２をダイシングする。これにより、画素チップ１１とロジックチップ２１は、積層された状態で切り分けられる。

その後、ダイシングテープＤＴを剥離すると、図１に示した、ロジックチップ２１の上に同じチップサイズの画素チップ１１を積層したイメージセンサが完成する。

このような本実施形態によれば、ウェーハレベルで積層した後にダイシングするので、そのチップサイズがカテーテルの直径よりも小さいサイズであっても、画素チップ１１とロジックチップ２１を、正確に同じチップサイズで積層することができる。

また、ウェーハレベルでの積層の際、半田ボールの加熱接合により自己整合的に位置合せしながら積層するので、画素チップ１１とロジックチップ２１の積層位置を精度良く合わせることができる。

（第２の実施形態）
本実施形態では、第１の実施形態の半導体装置の画素チップ１１およびロジックチップ２１に、それぞれのチップを貫通するＴＣＶ（Through Chip Via：チップ貫通ビア）が設けられた例を示す。

図７は、第２の実施形態の半導体装置の構成の例を示す断面図である。

本実施形態の半導体装置では、画素チップ１１に、パッド１２が接続されるＴＣＶ（チップ貫通ビア）１４が設けられ、ロジックチップ２１に、パッド２２が接続されるＴＣＶ（チップ貫通ビア）２４が設けられている。

また、ロジックチップ２１には、対向面２０１とは反対側の下面２０２に、ＴＣＶ２４に接続されるパッド２５が配置されている。このパッド２５には、半田ボール２６が接続されている。

したがって、本実施形態では、画素チップ１１の信号をＴＣＶ１４、ＴＣＶ２４を介してロジックチップ２１の下面２０２のパッド２５へ伝達することができ、パッド２５から外部へ出力することができる。

次に、図８〜図１１に示す工程断面図を用いて、本実施形態の半導体装置の製造方法について説明する。

図８に示すように、本実施形態では、まず、ウェーハ１に、スクライブラインＳＬで区切って、複数の画素チップ１１を形成し、各画素チップ１１にＴＣＶ１４を形成する。

また、ウェーハ２に、スクライブラインＳＬで区切って、複数のロジックチップ２１を形成し、各ロジックチップ２１にＴＣＶ２４を形成する。

次に、図９に示すように、ウェーハ１では、各画素チップ１１の受光面１０１とは反対側の反対面１０２に、ＴＣＶ１４に接続する複数のパッド１２を配置する。

また、ウェーハ２では、各ロジックチップ２１の対向面２０１にＴＣＶ２４に接続する複数のパッド２２を配置し、下面２０２にＴＣＶ２４に接続する複数のパッド２５を配置する。

その後、ウェーハ１では、パッド１２の上に半田ボール１３を形成し、ウェーハ２では、パッド２２の上に半田ボール２３、パッド２５の上に半田ボール２６をそれぞれ形成する。

次に、図１０に示すように、第１の実施形態と同様、半田ボール１３と半田ボール２３の加熱接合により自己整合的に位置合せしながら、ウェーハ２の上にウェーハ１を積層し、ウェーハ１の受光面１０１にダイシングテープＤＴを張り付ける。

次に、図１１に示すように、スクライブラインＳＬに沿って、ウェーハ１およびウェーハ２をダイシングする。これにより、画素チップ１１とロジックチップ２１は、積層された状態で切り分けられる。

その後、ダイシングテープＤＴを剥離すると、図７に示した、同じチップサイズの画素チップ１１とロジックチップ２１を積層し、それぞれのチップ貫通ビアＴＣＶ１４とＴＣＶ２４が１つに繋がったイメージセンサが完成する。

このような本実施形態によれば、画素チップ１１の信号をＴＣＶ１４、ＴＣＶ２４を介してロジックチップ２１の下面２０２のパッド２５へ伝達することができ、パッド２５から外部へ出力することができる。

（第３の実施形態）
本実施形態では、画素チップ１１の受光面１０１に保護用のカバーガラスを接着した例を示す。

図１２は、第３の実施形態の半導体装置の構成の例を示す断面図である。

図１２に示す例は、第２の実施形態の半導体装置の画素チップ１１の受光面１０１に、接着剤１５によりカバーガラス１６を接着したものである。このカバーガラス１６のサイズは、画素チップ１１のチップサイズと同じサイズである。

なお、第２の実施形態の半導体装置の代わりに、第１の実施形態の半導体装置を用いてもよい。

次に、図１３〜図１５に示す工程断面図を用いて、本実施形態の半導体装置の製造方法について説明する。

図１３に示すように、本実施形態では、ウェーハ１の各画素チップ１１にＴＣＶ１４を形成した後、画素チップ１１の受光面１０１側のウェーハ全面を覆うカバーガラス１６を、各画素チップ１１に塗布した接着剤１５を用いて接着する。

その後、第２の実施形態と同じ工程を経て、図１４に示すように、ウェーハ２の上にウェーハ１を積層する。ここで、本実施形態では、カバーガラス１６の上に、ダイシングテープＤＴを張り付ける。

最後に、図１５に示すように、スクライブラインＳＬに沿って、ウェーハ１、ウェーハ２およびカバーガラス１６をダイシングする。これにより、カバーガラス１６は、画素チップ１１およびロジックチップ２１と同じサイズに切り分けられる。

その後、ダイシングテープＤＴを剥離すると、図１２に示した、画素チップ１１の受光面１０１に画素チップ１１と同じサイズのカバーガラス１６を接着したイメージセンサが完成する。

このような本実施形態によれば、画素チップ１１のチップサイズがカテーテルの直径よりも小さくても、同じサイズのカバーガラス１６を受光面１０１に接着することができる。これにより、カテーテルに搭載されたときに、画素チップ１１の受光面１０１を保護することができる。

以上説明した少なくとも１つの実施形態のチップ積層型イメージセンサとなる半導体装置およびその製造方法によれば、直径の小さいカテーテルに搭載することができる。

また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、２ウェーハ
１１画素チップ
２１ロジックチップ
１２、２２、２５パッド
１３、２３、２６半田ボール
１４、２４ＴＣＶ
１５接着剤
１６カバーガラス
１０１受光面
１０２反対面
２０１対向面
２０２下面

Claims

チップサイズがカテーテルの直径よりも小さく、受光面とは反対側の反対面に複数の第１のパッドが配置された、画素領域を有する第１のチップと、
チップサイズが前記第１のチップと同じで、前記第１のチップの前記反対面に対向する対向面に、前記第１のパッドに対向して第２のパッドが配置された、ロジック回路領域を有する第２のチップと、
前記第１のパッドと前記第２のパッドとを接続する半田ボールと
を備え、
前記第２のチップの上に前記第１のチップが積層されている
ことを特徴とする半導体装置。
前記第１のパッドが接続される、前記第１のチップを貫通する第１のチップ貫通ビアと、
前記第２のパッドが接続される、前記第２のチップを貫通する第２のチップ貫通ビアと、
前記第２のチップの前記対向面とは反対側の下面に配置され、前記第２のチップ貫通ビアに接続される第３のパッドと
を備えることを特徴とする請求項１に記載の半導体装置。
前記第１のチップの前記受光面を覆う、前記第１のチップと同じサイズのカバーガラス
を備えることを特徴とする請求項１または２に記載の半導体装置。
第１のウェーハに、チップサイズがカテーテルの直径よりも小さく、受光面とは反対側の反対面に複数の第１のパッドが配置された、画素領域を有する第１のチップを複数形成する工程と、
第２のウェーハに、チップサイズが前記第１のチップと同じで、前記第１のチップの前記第１のパッドに対応する位置に第２のパッドが配置された、ロジック回路領域を有する第２のチップを複数形成する工程と、
前記第１のパッドの上に第１の半田ボールを形成し、前記第２のパッドの上に第２の半田ボールを形成する工程と、
前記第１のパッドとそれに対応する前記第２のパッドが向き合うように前記第２のウェーハの上に前記第１のウェーハを載置し、熱処理により前記第１の半田ボールと前記第２の半田ボールを接合させて前記第２のウェーハの上に前記第１のウェーハを積層する工程と、
積層状態の前記第２のウェーハおよび前記第１のウェーハをダイシングして、前記第２のチップの上に前記第１のチップが積層された積層チップを切り出す工程と
を備えることを特徴とする半導体装置の製造方法。
前記第１のウェーハに前記第１のチップを複数形成する工程が、
前記第１のパッドが接続される、前記第１のチップを貫通する第１のチップ貫通ビアを形成する工程を含み、
前記第２のウェーハに前記第２のチップを複数形成する工程が、
前記第２のパッドが接続される、前記第２のチップを貫通する第２のチップ貫通ビアを形成する工程と、
前記第２のチップの前記対向面とは反対側の下面に配置され、前記第２のチップ貫通ビアに接続される第３のパッドを形成する工程と
を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
前記積層する工程より前に、前記第１のウェーハの前記受光面側にカバーガラスを接着する工程
を備えることを特徴とする請求項４または５に記載の半導体装置の製造方法。