JP2015018586A - センスアンプ回路および半導体装置 - Google Patents

Abstract

【課題】回路サイズを低減することが可能なセンスアンプ回路を提供する。【解決手段】コモンソース線は、電圧を供給する。ビット線プリチャージ回路は、ビット線にプリチャージ電圧を印加する。センスアンプは、コモンソース線から供給される電圧をプリチャージ電圧として、当該プリチャージ電圧とビット線の電圧とに基づいて、当該ビット線の電圧を増幅する。ビット線プリチャージ回路は、コモンソース線と接続され、当該コモンソース線から供給される電圧をプリチャージ電圧としてビット線に印加する。【選択図】図４

Description

本発明は、センスアンプ回路および半導体装置に関する。

ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に代表されるダイナミック型の半導体装置は、メモリセルに電荷を蓄えるか否かによって各メモリセルに「０」または「１」のデータを記憶させている。このような半導体装置では、メモリセルからデータを読み出すときなどにメモリセルから電荷が失われるため、電荷が蓄えられているメモリセルに対して、失われた電荷を回復するリストア動作が行われている。

このリストア動作はビット線が所定の電圧まで振幅した後ワード線を引き落とし、メモリセルトランジスタをＯＦＦ状態にすることで完了する。リストア動作の後には次の読み出しサイクルに備えて、ビット線を所定の電圧にプリチャージするプリチャージ動作が行われる。この所定の電圧は多くの場合、ハーフプリチャージ方式が採用されていて、ビット線振幅の１／２の電圧になるように設定される。このビット線振幅の１／２の電圧はペアビット線をＭＯＳトランジスタ介してショートすることにより、ペアビット線に蓄積された「０」と「１」の電荷のチャージシェアにより、ほぼビット線振幅の１／２に近い電圧になる。チャージシェアが完了後はこの１／２の電圧を保持するため、内部電源回路により発生したビット線振幅の１／２電圧をＭＯＳトランジスタを介して供給している。

例えば、特許文献１に記載の半導体装置は、メモリセルからビット線に読み出される微小信号を増幅するセンスアンプ回路とプリチャージ動作を行う回路により構成されていて、増幅動作の前にはプリチャージ動作を完了して、ペアのビット線が同じ電圧でかつビット線振幅の１／２の電圧が供給される方式を示したものとなっている。具体的には、センスアンプの一方の入力端子には、メモリセルから読み出される微小信号が供給されるビット線が接続され、他方の入力端子にはプリチャージ電圧を保持したビット線が接続されている。読み出しを行う前にプリチャージ電圧を供給しているＭＯＳトランジスタをＯＦＦ状態にする。次にアドレスにより指定されたワード線を立ち上げ、メモリセル内の電荷をビット線に放電することにより、ビット線に微小な信号が与えられる。この読み出される微小信号がプリチャージ電圧よりも高い場合を「１」、低い場合を「０」として、ＣＭＯＳラッチ回路により増幅される。

また、メモリセルに電荷を蓄えてから時間が経過すると、データを読み出さなくてもメモリセルから電荷が失われるため、電荷が読み出せなくなる前にセンスしてリストアするリフレッシュ動作が必要になる。

特開２００３−２５７１８１号公報

しかしながら、特許文献１に記載の半導体装置には、プリチャージ時に複数の信号線が同じ電位に保たれているにも拘らわらず、それぞれ異なる経路を形成しているため、不要に回路サイズが増大している問題があることを本願発明者は明らかにした。以下、不要に回路サイズが増大している状況について説明する。

特許文献１に記載の半導体装置は、センスアンプを駆動するためのコモンソース線ＣＳＮと、ビット線にプリチャージ電圧を供給するＶＤＬＲ配線とを有する。プリチャージ時はこのコモンソース線ＣＳＮはプリチャージ電圧（ＶＤＬＲ）にプリチャージされている。このコモンソース線ＣＳＮとＶＤＬＲ配線とは同じ電位に保たれているにも拘らず、それぞれ異なる経路を形成しており、不要に回路サイズが増大していた。

本発明のセンスアンプ回路は、
電圧を供給するコモンソース線と、
ビット線にプリチャージ電圧を印加するビット線プリチャージ回路と、
前記コモンソース線から供給される電圧をプリチャージ電圧として、前記ビット線のプリチャージ電圧とに基づいて、当該ビット線の読み出し信号を増幅するセンスアンプと、を備え、
前記ビット線プリチャージ回路は、前記コモンソース線と接続され、当該コモンソース線から供給される電圧を前記プリチャージ電圧として前記ビット線に印加する。

また、本発明の半導体装置は、
電圧を供給するコモンソース線と、
ビット線にプリチャージ電圧を印加するビット線プリチャージ回路と、
前記コモンソース線から供給される電圧をプリチャージ電圧として、当該プリチャージ電圧と前記ビット線の電圧とに基づいて、当該ビット線の微小信号を増幅させるセンスアンプと、を備え、
前記ビット線プリチャージ回路は、前記コモンソース線と接続され、当該コモンソース線から供給される電圧を前記プリチャージ電圧として前記ビット線に印加するセンスアンプ回路を含む。

また、本発明のセンスアンプ回路は、
コモンソース線から供給される電圧をビット線に印加するビット線プリチャージ回路と、
前記コモンソース線から供給される電圧と前記ビット線の電圧とに基づいて、前記ビット線に接続されたメモリセルに電荷を補充するセンスアンプと、を有する。

本発明によれば、プリチャージ動作を行う半導体装置に備わるセンスアンプ回路において、センスアンプにプリチャージ電圧として第１電圧を供給するコモンソース線と、ビット線にプリチャージ電圧を供給するビット線プリチャージ回路とが接続されている。またビット線プリチャージ回路は、コモンソース線から受けた第１電圧をプリチャージ電圧としてビット線に供給する。

これにより、ビット線プリチャージ回路にプリチャージ電圧を供給するために専用の配線を設けなくても、ビット線にセンスアンプのプリチャージ電圧と同じ電圧レベルのプリチャージ電圧を供給することができる。したがって、センスアンプ回路の回路サイズを低減することが可能になる。

本発明の一実施形態にかかる半導体装置１００の構成図である。 図１のメモリ部１１０の詳細な構成を説明するための図である。 半導体装置１００のセンスアンプ回路とコモンソースプリチャージ回路部分を示す図である。 半導体装置１００のセンスアンプ回路とコモンソースプリチャージ回路部分のレイアウト図である。 本実施形態の比較例にかかる半導体装置９００のセンスアンプ回路とコモンソースプリチャージ回路部分を示す図である。 半導体装置９００のセンスアンプ回路とコモンソースプリチャージ回路部分のレイアウト図である。 本実施形態にかかる半導体装置１００の回路サイズ低減効果を説明するための図である。

以下、本発明の実施形態について添付の図面を参照して説明する。なお、本明細書および図面において、同一の機能を有する構成要素については同じ符号を付することにより重複説明を省略する場合がある。

図１は、本発明の一実施形態にかかる半導体装置の構成図である。

半導体装置１００は、外部端子として、クロック端子群１０１と、コマンドアドレス端子群１０２と、データ入出力端子群１０３と、電源端子群１０４とを有する。

また、半導体装置１００は、クロック入力回路１０５と、内部クロック発生回路１０６と、コマンドアドレス入力回路１０７と、コマンドデコーダ１０８と、アドレスラッチ回路１０９と、メモリ部１１０と、ロウデコーダ１１１と、カラムデコーダ１１２と、内部電圧発生回路１１３と、ＲＷ（ＲｅａｄＷｒｉｔｅ）アンプ１１４と、入出力回路１１５と、を有する。

クロック端子群１０１は、外部クロック信号ＣＫおよび／ＣＫを受ける。

なお、本明細書において符号の先頭に「／」が付されている信号は、符号の先頭に「／」が付されていない同名の信号の相補信号を意味する。つまり、「／」が付されていない信号がハイアクティブな信号であるとすると、「／」が付されている信号は、「／」が付されていない信号の反転信号またはローアクティブな信号である。

クロック入力回路１０５は、クロック端子群１０１から外部クロック信号ＣＫおよび／ＣＫを受ける演算増幅器であり、受け付けた外部クロック信号ＣＫおよび／ＣＫを増幅して内部クロック発生回路１０６に出力する。

内部クロック発生回路１０６は、クロック入力回路１０５が出力した外部クロック信号ＣＫおよび／ＣＫを用いて、外部クロック信号ＣＫおよび／ＣＫに同期した内部クロック信号ＩＣＬＫを生成する。内部クロック発生回路１０６は、生成した内部クロック信号ＩＣＬＫをコマンドデコーダ１０９、および入出力回路１１２など半導体装置１００の各部に出力する。

コマンドアドレス端子群１０２は、コマンド信号およびアドレス信号を受ける。

コマンドアドレス入力回路１０７は、コマンドアドレス端子群１０２からコマンド信号およびアドレス信号を受け、コマンド信号をコマンドデコーダ１０８に出力し、アドレス信号をアドレスラッチ回路１０９に出力する。

コマンドデコーダ１０８は、コマンド信号を受け、このコマンド信号に基づいて、内部コマンド信号を生成してメモリ部１１０に出力する。コマンドデコーダ１０８は、内部コマンド信号として、例えば、プリチャージコマンド、リフレッシュコマンド、データの書き込みコマンドおよび読出しコマンドなどを生成する。

アドレスラッチ回路１０９は、コマンドアドレス入力回路１０７からアドレス信号を受ける。アドレスラッチ回路１０９は、アドレス信号のうちロウアドレス信号をロウデコーダ１２３に出力し、アドレス信号のうちカラムアドレス信号をカラムデコーダ１２２に出力する。

メモリ部１１０は、データを記憶する複数のメモリセルＭＣを含む。メモリセルＭＣは、ビット線ＢＬおよびワード線ＷＬと接続されており、ビット線ＢＬおよびワード線ＷＬの交点に配置されている。

図２は、このメモリ部１１０の詳細な構成を説明するための図である。

メモリ部１１０内には、複数のメモリセルが設けられたメモリアレイ領域ＡＲＹと、メモリアレイ領域ＡＲＹの一辺に沿って設けられた領域であるサブワードブロックＳＷＤＢと、メモリアレイ領域ＡＲＹの他の一辺に沿って設けられた領域であるセンスアンプブロックＳＡＢとが含まれる。またメモリ部１１０内には、サブワードブロックＳＷＤＢおよびセンスアンプブロックＳＡＢで囲まれた領域であるクロスエリアＸＡがさらに含まれる。

図１の説明に戻る。

ロウデコーダ１１１は、アドレスラッチ回路１０９が出力したロウアドレス信号に基づいて、ワード線ＷＬを選択する。

カラムデコーダ１１２は、アドレスラッチ回路１０９が出力したカラムアドレス信号に基づいて、カラム選択線を選択する。カラム選択線は、センスアンプと接続されており、カラム選択線が選択されると、当該センスアンプに接続されたビット線ＢＬが選択されることになる。

電源端子群１０４は、電源電圧ＶＤＤおよび接地電圧ＶＳＳを受ける。

内部電圧発生回路１１３は、電源端子群１０４から電源電圧ＶＤＤおよび接地電圧ＶＳＳを受けて、半導体装置１００の内部で用いられる内部電圧を発生する。内部電圧発生回路１１３が生成する内部電圧としては、プリチャージ電圧ＶＢＬＲが挙げられる。

ＲＷアンプ１１４は、メモリ部１１０に書き込むデータおよびメモリ部１１０から読み出すデータを増幅する。ＲＷアンプ１１４は、メモリ部１１０に書き込むデータを入出力回路１１５から受けて増幅し、増幅したデータをメモリ部１１０に出力する。またＲＷアンプ１１４は、メモリ部１１０からデータを読み出して増幅し、増幅したデータを入出力回路１１５に出力する。

データ入出力端子群１０３は、入出力回路１１５に接続されており、メモリ部１１０に書き込むライトデータを受けて入出力回路１１５に出力し、メモリ部１１０から読み出されたリードデータを受けて外部に出力する。

入出力回路１１５は、メモリ部１１０に書き込むデータの入力およびメモリ部１１０から読み出したデータの出力を行う。入出力回路１１５は、データ入出力端子群１０３からデータを受けると、このデータをＲＷアンプ１１４に出力する。また入出力回路１１５は、ＲＷアンプ１１４が出力したデータを受けると、このデータを入出力端子群１０３から出力する。

以上、本発明の一実施形態にかかる半導体装置１００の全体構成について説明した。続いて、半導体装置１００に含まれるセンスアンプ回路ＳＡＣの詳細な構成について説明する。

図３は、半導体装置１００のセンスアンプ回路ＳＡＣおよびコモンソースプリチャージ回路ＣＳＰＣ部分の機能を概略的に示す図である。

コモンソースプリチャージ回路ＣＳＰＣは、プリチャージ時にセンスアンプＮｃｈＳＡに接続されたコモンソース線ＣＳＮにプリチャージ電圧を供給する回路である。このコモンソース線ＣＳＮは、センス時にＣＳＮドライバを介してＶＳＳを供給して、センスアンプＮｃｈＳＡを駆動する。

またセンスアンプ回路ＳＡＣは、メモリセルＭＣに接続されたビット線ＢＬにプリチャージ電圧を供給するビット線プリチャージ回路ＰＲＥを含む。ビット線プリチャージ回路ＰＲＥは、ＮチャネルＭＯＳトランジスタである。ビット線プリチャージ回路ＰＲＥは、コモンソース線ＣＳＮと接続されており、コモンソース線ＣＳＮを介してコモンソースプリチャージ回路ＣＳＰＣから供給される電圧をプリチャージ電圧としてビット線ＢＬに供給する。

センスアンプは、２個のＮチャネルＭＯＳトランジスタと２個のＰチャネルＭＯＳトランジスタで構成されている。ビット線ＢＬの電圧とプリチャージ電圧とに基づいて、ビット線ＢＬの電圧を増幅することで、ビット線に接続されたメモリセルに電荷を補充する。具体的には、センスアンプは、ビット線ＢＬの電圧がプリチャージ電圧以上であるか否かに基づいて、ビット線ＢＬの電圧を「１」か「０」に変化させる。センスアンプは、コモンソース線ＣＳＮから供給される電圧をビット線プリチャージ電圧として用いる。

半導体装置１００は、このセンスアンプ回路ＳＡＣ内のＥＱ＋ＰＲＥによりビット線ＢＬのプリチャージ動作を行い、さらにコモンソースプリチャージ回路ＣＳＰＣを用いて、コモンソースのプリチャージ動作を行う。

具体的には、ビット線ＢＬのプリチャージ動作は、ビット線ＢＬに所定のプリチャージ電圧を加えるＭＯＳトランジスタ（ＰＲＥ）をＯＮにする手順と、ビット線ペア間をショートするＭＯＳトランジスタ（ＥＱ）によりビット線ペア間のチャージをシェアして１／２電圧の近傍にする手順を含む。

ビット線ＢＬにプリチャージ電圧が加えられた後、プリチャージ電圧の印加を止めるとビット線ＢＬにプリチャージされた電圧がビット線にしばらくの間保持される。プリチャージ電圧が保持されている間にワード線を立ち上げ、メモリセルＭＣに蓄えられた電荷がビット線に開放されると、プリチャージ動作を行う前に電荷が蓄えられていたメモリセルＭＣと接続されたビット線ＢＬでは、ビット線ＢＬの電圧レベルはプリチャージ電圧を超える。また、電荷が蓄えられていなかったメモリセルＭＣと接続されたビット線ＢＬでは、ビット線ＢＬの電圧レベルはプリチャージ電圧を下回る。

センスアンプＮｃｈＳＡとＰｃｈＳＡはビット線を増幅するためにお互いに相補的な役割を担っている。ビット線ＢＬの電圧レベルがプリチャージ電圧を超える場合、ビット線ＢＬの電圧レベルを、メモリセルＭＣに「１」のデータを示す電荷が蓄えられる方向に増幅する。完全に「１」状態にするためにはＰｃｈＳＡによるビット線の駆動が必要になる。またビット線ＢＬの電圧レベルがプリチャージ電圧を下回る場合、ビット線ＢＬの電圧レベルを、メモリセルＭＣが「０」のデータを示す方向に増幅する。完全に「０」状態にするためには、ＮｃｈＳＡによる駆動が必要になる。このようにＣＭＯＳラッチ型のセンスアンプ回路ではそのセンス動作において、ＮｃｈＳＡとＰｃｈＳＡが相補的かつ同時に増幅に関与している。

プリチャージ電圧は、それ自身がセンスアンプ回路の基準電圧となっているため、増幅完了後にはこの電圧よりも高い「１」のデータが記録されていたメモリセルＭＣには、再び「１」のデータが記録され、この電圧よりも低い「０」のデータが記録されていたメモリセルＭＣには、再び「０」のデータが記録されることになる。

また、メモリセルＭＣに電荷を蓄えてから時間が経過すると、データを読み出さなくてもメモリセルから電荷が徐々に失われるため、電荷の消失する前にセンス動作、リストア動作、プリチャージ動作を１セットとして選択ワード線ごとに行い、メモリセルに電荷を補充する。この動作は、リフレッシュ動作とも呼ばれる。

図４は、半導体装置１００のセンスアンプブロックＳＡＢおよびクロスエリアＸＡ部分のレイアウト図である。

センスアンプブロックＳＡＢには、センスアンプ回路ＳＡＣが配置され、クロスエリアＸＡには、コモンソースプリチャージ回路ＣＳＰＣが配置される。

センスアンプ回路ＳＡＣは、ＣＳＮドライバを含み、ＣＳＮドライバを中心としてそれぞれ外側に向かって、センスアンプＮｃｈＳＡ、ビット線プリチャージ回路ＰＲＥ、センスアンプＰｃｈＳＡ、およびカラム選択スイッチＹＳＷが順次設けられる。

またセンスアンプ回路ＳＡＣは、各センスアンプＮｃｈＳＡのコモンソースノードと接続されたコモンソース線ＣＳＮを含む。コモンソース線ＣＳＮは、センスアンプ回路ＳＡＣ内の全てのセンスアンプＮｃｈＳＡ、およびクロスエリアＸＡに配置されたコモンソースプリチャージ回路ＣＳＰＣと接続されている。コモンソースプリチャージ回路ＣＳＰＣは、図１に示す内部電圧発生回路１１３からプリチャージ電圧を受けてコモンソース線ＣＳＮにこのプリチャージ電圧を供給する。また、ビット線プリチャージ回路ＰＲＥは、センスアンプＮｃｈＳＡと接続されている。センスアンプＮｃｈＳＡを構成するＮチャネルＭＯＳトランジスタの拡散層は、コモンソース線ＣＳＮが接続されているため、ビット線プリチャージ回路ＣＳＰＣは、センスアンプＮｃｈＳＡを介してコモンソース線ＣＳＮと接続されることになる。これにより、ビット線プリチャージ回路ＰＲＥは、コモンソース線ＣＳＮ経由でプリチャージ電圧を受けて、このプリチャージ電圧をビット線に供給することになる。

次に、本実施形態の半導体装置１００の効果について説明する。

先ず、本実施形態の半導体装置１００の比較例として、プリチャージ時にはプリチャージ電圧にプリチャージされセンスアンプ駆動時にはＣＳＮドライバを介してＶＳＳを供給するコモンソース線ＣＳＮと、ビット線にプリチャージ電圧を供給するＶＤＬＲ配線とがそれぞれ異なる経路を形成する半導体装置である半導体装置９００について説明する。

図５は、半導体装置９００のセンスアンプ回路ＳＡＣおよびコモンソースプリチャージ回路ＣＳＰＣ部分の機能を概略的に示す図である。

半導体装置９００では、ビット線プリチャージ回路ＰＲＥは、コモンソース線ＣＳＮと接続されておらず、半導体装置９００は、ビット線プリチャージ回路ＰＲＥ専用のＶＢＬＲ配線を有している。ＶＢＬＲ配線は、図１に示した内部電圧発生回路１１３からプリチャージ電圧を受けて、ビット線プリチャージ回路ＰＲＥにこのプリチャージ電圧を供給する。

図６は、半導体装置９００のセンスアンプブロックＳＡＢおよびクロスエリアＸＡのレイアウトを示す図である。

半導体装置１００では、センスアンプＮｃｈＳＡの拡散層とビット線プリチャージ回路ＰＲＥの拡散層とが接続されていたのに対して、半導体装置９００では、センスアンプＮｃｈＳＡとビット線プリチャージ回路ＰＲＥとの間にＶＢＬＲ配線が設けられている。ＶＢＬＲ配線は、ビット線プリチャージ回路ＰＲＥと接続されており、ビット線プリチャージ回路ＰＲＥにプリチャージ電圧を供給する。

図７は、本実施形態にかかる半導体装置１００のレイアウトとその比較例にかかる半導体装置９００のレイアウトとを比較して示す図である。

図７の上部には、図６に示した半導体装置９００の領域１０Ａ部分が示されている。また図７の下部には、図４に示した半導体装置１００の領域１０Ｂ部分が示されている。

図７で示されたように、半導体装置１００では、ビット線ＢＬにプリチャージ電圧を供給するＶＢＬＲ配線が、プリチャージ時にプリチャージ電圧となるコモンソース線と共通化されるため、半導体装置９００よりもＶＢＬＲ配線の分だけセンスアンプ回路の幅を狭めることができる。このＶＢＬＲ配線の幅が例えば０．１μｍである場合、本実施形態では、センスアンプ回路ＳＡＣ内に２列のビット線プリチャージ回路が設けられているため、センスアンプ回路ＳＡＣの回路幅を０．２μｍ削減することが可能になる。センスアンプ回路ＳＡＣの回路幅が削減されることで、チップサイズを縮小することが可能である。また、ＶＢＬＲ配線を設けるプロセスが不要となるため、ＶＢＬＲ配線の材料費や手間の分だけ、チップ製造コストを削減することが可能になる。

また、センスアンプ回路ＳＡＣは、図２に示される各センスアンプブロックＳＡＢ内に設けられており、メモリ部１１０では、メモリセルアレイＡＲＹと、センスアンプブロックＳＡＢと、サブワードブロックＳＷＤＢと、クロスエリアＸＡとが繰り返し設けられている。したがって、半導体装置１００では、メモリセルアレイと、コモンソースプリチャージ回路と、センスアンプ回路とを含むレイアウトパターンが繰り返し配置される。このため、各センスアンプ回路ＳＡＣの回路幅を削減することで、全体としては、削減した回路幅にセンスアンプの個数を乗算した幅だけ回路規模を削減することが可能である。

以上説明したように、本実施形態にかかる半導体装置（１００）のセンスアンプ回路（ＳＡＣ）は、電圧を供給するコモンソース線（ＣＳＮ）と、ビット線（ＢＬ）にプリチャージ電圧を印加するビット線プリチャージ回路（ＰＲＥ）と、コモンソース線（ＣＳＮ）から供給される電圧をプリチャージ電圧として、当該プリチャージ電圧とビット線（ＢＬ）の電圧とに基づいて、当該ビット線（ＢＬ）の電圧を増幅するセンスアンプ（ＮｃｈＳＡ／ＰｃｈＳＡ）と、を有し、ビット線プリチャージ回路（ＰＲＥ）は、コモンソース線（ＣＳＮ）と接続され、当該コモンソース線（ＣＳＮ）から供給される電圧をプリチャージ電圧としてビット線（ＢＬ）に印加する。

この半導体装置１００のセンスアンプ回路ＳＡＣは、ビット線プリチャージ回路ＰＲＥにプリチャージ電圧を供給する専用のＶＢＬＲ配線を含まない。このセンスアンプ回路ＳＡＣでは、電圧を供給するコモンソース線ＣＳＮとビット線プリチャージ回路ＰＲＥとが接続されており、ビット線プリチャージ回路ＰＲＥは、コモンソース線ＣＳＮから供給された電圧をプリチャージ電圧としてビット線ＢＬに供給する。したがって、ビット線プリチャージ回路にプリチャージ電圧を供給するＶＢＬＲ配線が、センスアンプＮｃｈＳＡに接続されるコモンソース線ＣＳＮと共通化されるため、ＶＢＬＲ配線を設ける幅の分だけセンスアンプ回路の回路幅を低減することが可能になる。

また、本実施形態にかかるセンスアンプ回路（ＳＡＣ）では、センスアンプ（ＮｃｈＳＡ／ＰｃｈＳＡ）とビット線プリチャージ回路（ＰＲＥ）とは隣り合って配置される。

これにより、コモンソース線ＣＳＮと、ビット線プリチャージ回路ＰＲＥとを接続する配線を短くすることが可能になる。

また、本実施形態にかかる半導体装置（１００）は、電圧を供給するコモンソース線（ＣＳＮ）と、コモンソース線（ＣＳＮ）から供給される電圧をプリチャージ電圧として、ビット線（ＢＬ）の電圧がプリチャージ電圧を超えるか否かに応じて、当該ビット線（ＢＬ）の電圧を増幅するセンスアンプ（ＮｃｈＳＡ／ＰｃｈＳＡ）と、ビット線（ＢＬ）にプリチャージ電圧を供給するビット線プリチャージ回路（ＰＲＥ）と、を有し、ビット線プリチャージ回路（ＰＲＥ）は、コモンソース線（ＣＳＮ）と接続され、当該コモンソース線（ＣＳＮ）から供給される電圧をプリチャージ電圧としてビット線（ＢＬ）に供給するセンスアンプ回路（ＳＡＣ）を含む。

また、本実施形態にかかるセンスアンプ回路（ＳＡＣ）では、センスアンプ（ＮｃｈＳＡ）とビット線プリチャージ回路（ＰＲＥ）とは隣り合って配置される。

また、本実施形態にかかる半導体装置（１００）では、センスアンプ回路（ＳＡＣ）を含むレイアウトパターンが繰り返し配置されている。

また、本実施形態にかかる半導体装置（１００）のセンスアンプ回路（ＳＡＣ）は、コモンソース線（ＣＳＮ）から供給される電圧をビット線（ＢＬ）に印加するビット線プリチャージ回路（ＰＲＥ）と、コモンソース線（ＣＳＮ）から供給される電圧とビット線（ＢＬ）の電圧とに基づいて、ビット線（ＢＬ）に接続されたメモリセル（ＭＣ）に電荷を補充するセンスアンプ（ＮｃｈＳＡ／ＰｃｈＳＡ）と、を有する。

以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

例えば、上記実施形態では、半導体装置の一例としてＤＲＡＭを挙げたが、本発明はかかる例に限定されない。本発明の構成は、プリチャージ動作を行う半導体装置に適用することが可能である。

また、上記実施形態では、半導体装置１００のメモリ部１１０は、１つのメモリセルアレイであることとしたが、本発明はかかる例に限定されない。例えば、メモリ部１１０に含まれるメモリセルＭＣは、複数のバンクに分割されていてもよい。

１００ 半導体装置
１１０ メモリ部
１１３ 内部電圧発生回路
ＡＲＹ メモリセルアレイ領域
ＳＷＤＢ サブワードブロック
ＳＡＢ センスアンプブロック
ＸＡ クロスエリア
ＳＡＣ センスアンプ回路
ＣＳＰＣ コモンソースプリチャージ回路
ＮｃｈＳＡ Ｎｃｈセンスアンプ
ＰｃｈＳＡ Ｐｃｈセンスアンプ
ＰＲＥ ビット線プリチャージ回路
ＣＳＮ コモンソース線
ＢＬ ビット線
ＷＬ ワード線
ＭＣ メモリセル

Claims (6)

1. 電圧を供給するコモンソース線と、
   ビット線にプリチャージ電圧を印加するビット線プリチャージ回路と、
   前記コモンソース線から供給される電圧をプリチャージ電圧として、当該プリチャージ電圧と前記ビット線の電圧とに基づいて、当該ビット線の電圧を増幅するセンスアンプと、を備え、
   前記ビット線プリチャージ回路は、前記コモンソース線と接続され、当該コモンソース線から供給される電圧を前記プリチャージ電圧として前記ビット線に印加する、センスアンプ回路。
2. 前記センスアンプと前記ビット線プリチャージ回路とは隣り合って配置される、請求項１に記載のセンスアンプ回路。
3. 電圧を供給するコモンソース線と、
   ビット線にプリチャージ電圧を印加するビット線プリチャージ回路と、
   前記コモンソース線から供給される電圧をプリチャージ電圧として、当該プリチャージ電圧と前記ビット線の電圧とに基づいて、当該ビット線の電圧を増幅するセンスアンプと、を備え、
   前記ビット線プリチャージ回路は、前記コモンソース線と接続され、当該コモンソース線から供給される電圧を前記プリチャージ電圧として前記ビット線に印加する、センスアンプ回路を含む半導体装置。
4. 前記センスアンプと前記ビット線プリチャージ回路とは隣り合って配置される、請求項３に記載の半導体装置。
5. 前記センスアンプ回路を含むレイアウトパターンが繰り返し配置される、請求項３または４に記載の半導体装置。
6. コモンソース線から供給される電圧をビット線に印加するビット線プリチャージ回路と、
   前記コモンソース線から供給される電圧と前記ビット線の電圧とに基づいて、前記ビット線に接続されたメモリセルに電荷を補充するセンスアンプと、を備えるセンスアンプ回路。

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