JP2015011341A - 液晶表示装置用のアレイ基板及びその製造方法 - Google Patents
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Abstract
Description
図3は、本発明の第1実施例にかかる液晶表示装置用のアレイ基板における一つの画素領域を示す平面図である。図4は、図3に示す画素領域を切断線IV‐IVに沿って切断した断面図であり、図5は、図3に示す画素領域を切断線V‐Vに沿って切断した断面図である。説明の都合上、各画素領域Pにおいてスイッチング素子である薄膜トランジスタTrが設けられる部分をスイッチング素子TrAと定義する。
図6は、本発明の第2実施例にかかる液晶表示装置用のアレイ基板における一つの画素領域を示す断面図であり、薄膜トランジスタが設けられた部分を含む。
図7Aないし図7Gは、本発明の第1実施例にかかる液晶表示装置用のアレイ基板における一つの画素領域の製造段階を示す工程平面図である。図8Aないし図8Kは、図7Aないし図7Gに示す製造段階の工程を切断線VIII‐VIIIに沿って切断した工程断面図であり、図9Aないし図9Kは、図7Aないし図7Gに示す製造段階の工程を切断線IX‐IXに沿って切断した工程断面図である。説明の都合上、各画素領域Pにおいてスイッチング素子である薄膜トランジスタTrが設けられる部分を、スイッチング領域TrAと定義する。
本発明の第2実施例にかかる液晶表示装置用のアレイ基板の製造方法は、第1実施例に比べ、基板自体にトレンチを設けず基板上にバッファー層を設けた後、前記バッファー層にトレンチを設けた点だけが異なり、以後の段階は第1実施例にかかる液晶表示装置用のアレイ基板の製造方法と同様に行われるため、トレンチを設ける方法を中心に説明する。
Claims (18)
- 画素領域が定義された透明な絶縁基板と、
前記絶縁基板の表面がエッチングされて設けられた第1深さを有するトレンチと、
前記トレンチを埋め、かつ、前記基板上に設けられ、第1方向に伸延するゲート配線と、前記ゲート配線に接続したゲート電極と、前記ゲート配線の間に設けられたデータパターンと、
前記ゲート配線と前記ゲート電極及び前記データパターンが設けられた前記基板の上部全面に平らな表面を有して設けられ、前記各データパターンの両端部を露出するコンタクトホールが備えられたゲート絶縁膜と、
前記ゲート絶縁膜上に、前記ゲート電極に対応して設けられた半導体層と、
前記ゲート絶縁膜上に、前記コンタクトホールを介して互いに隣り合う前記データパターンと同時に接触しながら設けられたデータ接続部と、
前記データ接続部に接続したソース電極及び前記ソース電極と離間するドレイン電極と、
前記ドレイン電極と接続し、前記画素領域毎に設けられた画素電極と、を含むアレイ基板。 - 前記ソース電極及び前記ドレイン電極上に設けられ、前記ドレイン電極を露出するドレインコンタクトホールが備えられた保護層を含み、
前記画素電極は前記保護層上に設けられ、前記ドレインコンタクトホールを介して前記ドレイン電極と接続し、
前記ソース電極は、前記データ接続部から分岐し、前記半導体層の上部に伸延する、ことを特徴とする請求項1に記載のアレイ基板。 - 前記第1深さは0.5μmないし5μmであり、前記トレンチを埋めながら設けられる前記ゲート配線、前記ゲート電極及び前記データパターンの厚さは、前記第1深さと同一である、ことを特徴とする請求項1に記載のアレイ基板。
- 画素領域が定義された透明な絶縁基板と、
前記絶縁基板の全面に設けられ、その表面がエッチングされて第1深さを有するトレンチが設けられたバッファー層と、
前記バッファー層に設けられた前記トレンチを埋めならが設けられ、第1方向に伸延するゲート配線と、前記ゲート配線に接続したゲート電極と、前記ゲート配線の間に設けられたデータパターンと、
前記ゲート配線、前記ゲート電極及び前記データパターンが設けられた前記基板の上部全面に平らな表面を有して設けられ、前記各データパターンの両端部を露出するコンタクトホールが備えられたゲート絶縁膜と、
前記ゲート絶縁膜上に、前記ゲート電極に対応して設けられた半導体層と、
前記ゲート絶縁膜上に、前記コンタクトホールを介して互いに隣り合う前記データパターンと同時に接触しながら設けられたデータ接続部と、
前記データ接続部に接続したソース電極及び前記ソース電極と離間するドレイン電極と、
前記ドレイン電極と接続し、前記画素領域毎に設けられた画素電極と、を含むアレイ基板。 - 前記ソース電極及び前記ドレイン電極上に設けられ、前記ドレイン電極を露出するドレインコンタクトホールが備えられた保護層を含み、
前記画素電極は前記保護層上に設けられ、前記ドレインコンタクトホールを介して前記ドレイン電極と接続し、
前記ソース電極は、前記データ接続部から分岐し、前記半導体層の上部に伸延する、ことを特徴とする請求項4に記載のアレイ基板。 - 前記第1深さは0.5μmないし5μmであり、前記トレンチを埋めながら設けられる前記ゲート配線、前記ゲート電極及び前記データパターンの厚さは、前記第1深さと同一である、ことを特徴とする請求項4に記載のアレイ基板。
- 前記第1深さは、前記バッファーの厚さと同一である、ことを特徴とする請求項4に記載のアレイ基板。
- 画素領域が定義された透明な絶縁基板の表面をエッチングし、第1深さを有するトレンチを設ける段階と、
前記トレンチを埋め、かつ、第1方向に伸延するゲート配線と、前記ゲート配線に接続したゲート電極と、前記ゲート配線と交差する第2方向に前記ゲート配線と離間してデータパターンを設ける段階と、
前記ゲート配線、前記ゲート電極及び前記データパターンが設けられた前記基板の上部全面に、平らな表面を有するゲート絶縁膜を設ける段階と、
前記ゲート絶縁膜上に、前記ゲート電極に対応して半導体層を設ける段階と、
前記ゲート絶縁膜をパターニングすることにより、前記データパターンの両端部をそれぞれ露出するコンタクトホールを設ける段階と、
前記ゲート絶縁膜上に、前記コンタクトホールを介して互いに隣り合う前記データパターンと同時に接触することにより、前記データパターンと共にデータ配線を構成するデータ接続部を設け、前記データ接続部に接続したソース電極及び前記ソース電極と離間するドレイン電極を設ける段階と、
前記ドレイン電極と接続する前記画素電極を前記画素領域毎に設ける段階と、を含むアレイ基板の製造方法。 - 前記データ接続部を設ける段階後に、前記ソース電極及び前記ドレイン電極上に設けられ、前記ドレイン電極を露出するドレインコンタクトホールが備えられた保護層を設ける段階を含み、
前記画素電極は前記保護層上に設けられ、前記ドレインコンタクトホールを介して前記ドレイン電極と接続し、
前記ソース電極は前記データ接続部から分岐し、前記半導体層の上部に伸延する、ことを特徴とする請求項8に記載のアレイ基板の製造方法。 - 前記画素領域が定義された透明な絶縁基板の表面をエッチングし、第1深さを有するトレンチを設けた後、前記トレンチを埋め、かつ、第1方向に伸延するゲート配線と、前記ゲート配線に接続したゲート電極と、前記ゲート配線と交差する第2方向に前記ゲート配線と離間してデータパターンを設ける段階は、
前記絶縁基板の上部全面にフォトレジストを設けた後、パターニングして前記トレンチが設けられる部分を露出するフォトレジストパターンを設ける段階と、
前記フォトレジストパターンが設けられた前記基板の上部全面に触媒層を設ける段階と、
前記フォトレジストパターンとその上部に位置する触媒層を除去することにより、前記トレンチの内側にのみ前記触媒層が残るようにする段階と、
前記トレンチの内側にのみ触媒層が設けられた基板を、金属イオンが溶けているメッキ溶液に入れ、無電解メッキを行うことにより、前記トレンチに対応して金属イオンが蒸着するようにする段階とを含む、請求項8に記載のアレイ基板の製造方法。 - 前記第1深さは0.5μmないし5μmである、ことを特徴とする請求項8に記載のアレイ基板の製造方法。
- 前記触媒層は、前記基板をPd−SnコロイドまたはPd2+イオンに露出することにより設けられる、ことを特徴とする請求項10に記載のアレイ基板の製造方法。
- 画素領域が定義された透明な絶縁基板上にバッファー層を設ける段階と、
前記バッファー層の表面をエッチングし、第1深さを有するトレンチを設ける段階と、
前記トレンチを埋め、かつ、第1方向に伸延するゲート配線と、前記ゲート配線に接続したゲート電極と、前記ゲート配線と交差する第2方向に前記ゲート配線と離間してデータパターンを設ける段階と、
前記ゲート配線、前記ゲート電極及び前記データパターンが設けられた前記基板の上部全面に、平らな表面を有するゲート絶縁膜を設ける段階と、
前記ゲート絶縁膜上に、前記ゲート電極に対応して半導体層を設ける段階と、
前記ゲート絶縁膜をパターニングすることにより、前記データパターンの両端部をそれぞれ露出するコンタクトホールを設ける段階と、
前記ゲート絶縁膜上に、前記コンタクトホールを介して互いに隣り合う前記データパターンと同時に接触することにより、前記データパターンと共にデータ配線を構成するデータ接続部を設け、前記データ接続部に接続したソース電極及び前記ソース電極と離間するドレイン電極を設ける段階と、
前記ドレイン電極と接続する前記画素電極を前記画素領域毎に設ける段階と、を含むアレイ基板の製造方法。 - 前記データ接続部を設ける段階後に、前記ソース電極及び前記ドレイン電極上に設けられ、前記ドレイン電極を露出するドレインコンタクトホールが備えられた保護層を設ける段階を含み、
前記画素電極は前記保護層上に設けられ、前記ドレインコンタクトホールを介して前記ドレイン電極と接続し、
前記ソース電極は前記データ接続部から分岐し、前記半導体層の上部に伸延する、ことを特徴とする請求項13に記載のアレイ基板の製造方法。 - 前記バッファー層をエッチングし、第1深さを有するトレンチを設けた後、前記トレンチを埋め、かつ、第1方向に伸延するゲート配線と、前記ゲート配線に接続したゲート電極と、前記ゲート配線と交差する第2方向に前記ゲート配線と離間してデータパターンを設ける段階は、
前記絶縁基板上の全面にバッファー層を設ける段階と、
前記バッファー層上に、前記基板の全面にフォトレジストを設けた後、パターニングして前記トレンチが設けられる部分を露出するフォトレジストパターンを設ける段階と、
前記フォトレジストパターンが設けられた前記基板の上部全面に、触媒層を設ける段階と、
前記フォトレジストパターンとその上部に位置する触媒層を除去することにより、前記トレンチの内側にのみ前記触媒層が残るようにする段階と、
前記トレンチの内側にのみ触媒層が設けられた基板を、金属イオンが溶けているメッキ溶液に入れ、無電解メッキを行うことにより、前記トレンチに対応して金属イオンが蒸着するようにする段階とを含む、請求項13に記載のアレイ基板の製造方法。 - 前記第1深さは、前記バッファーの厚さと同一であることを特徴とする請求項13に記載のアレイ基板の製造方法。
- 前記第1深さは0.5μmないし5μmである、ことを特徴とする請求項13に記載のアレイ基板の製造方法。
- 前記触媒層は、前記基板をPd−SnコロイドまたはPd2+イオンに露出することにより設けられる、ことを特徴とする請求項15に記載のアレイ基板の製造方法。
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