JP2015008328A - 半導体装置 - Google Patents

Abstract

【課題】他の特性を損ねずにスイッチング速度の高速化を図れる半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、第１の電極と、前記第１の電極上に設けられた第１導電形のカソード層と、前記カソード層上に設けられた第２導電形のアノード層と、前記アノード層上に設けられた第２導電形半導体層と、前記カソード層から前記アノード層に向かう方向と直交する方向において、前記第２導電形半導体層に隣接して設けられ、且つ前記アノード層上に設けられた第１導電形半導体層と、前記第１導電形半導体層上及び前記第２導電形半導体層上に設けられた第２電極と、前記第２電極と接続され、絶縁膜を介して前記カソード層内、前記アノード層内、前記第１導電形半導体層内及び前記第２導電形半導体層内に設けられた第３電極と、を備えている。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。

近年、インバータなどの電力変換装置用のパワー半導体素子としてＩＧＢＴ（Insulated Gate Bipolar Transistor）とダイオードが広く用いられている。ダイオードは、一般に還流用としてＩＧＢＴと逆並列に接続して用いられる。インバータなどの電力変換装置の特性改善には、ＩＧＢＴの特性改善と並行してダイオードの特性改善も求められる。ダイオードの特性としては、オン電圧（導通状態での電圧降下）、スイッチング速度（ターンオフ時のリカバリー電流の消滅時間）、ターンオフ時の逆バイアス安全動作領域（リカバリー電流が流れている状態で電圧が印加されても破壊しない領域）、ターンオフ時の電流振動（電圧振動）が挙げられる。

特開２００９−１４１２０２号公報

他の特性を損ねずにスイッチング速度の高速化を図れる半導体装置を提供する。

実施形態によれば、半導体装置は、第１の電極と、前記第１の電極上に設けられた第１導電形のカソード層と、前記カソード層上に設けられた第２導電形のアノード層と、前記アノード層上に設けられた第２導電形半導体層と、前記カソード層から前記アノード層に向かう方向と直交する方向において、前記第２導電形半導体層に隣接して設けられ、且つ前記アノード層上に設けられた第１導電形半導体層と、前記第１導電形半導体層上及び前記第２導電形半導体層上に設けられた第２電極と、前記第２電極と接続され、絶縁膜を介して前記カソード層内、前記アノード層内、前記第１導電形半導体層内及び前記第２導電形半導体層内に設けられた第３電極と、を備えている。

第１実施形態の半導体装置の模式断面図。 図１におけるｘ−ｘ’方向の不純物濃度分布図。 第１実施形態と比較例のスイッチング波形図。 第１実施形態の半導体装置の変形例の模式断面図。 第１実施形態の半導体装置の変形例の模式平面図。 第２実施形態の半導体装置の模式斜視図。 （ａ）は図６におけるＡ−Ａ’断面図であり、（ｂ）は図６におけるＢ−Ｂ’断面図。 第２実施形態と比較例のスイッチング波形図。 第２実施形態と比較例における、最大電流通電状態におけるアノード側のキャリア密度分布図。 第３実施形態の半導体装置の模式断面図。 第３実施形態の半導体装置の第１変形例の模式断面図。 第３実施形態の半導体装置の第２変形例の模式断面図。 比較例の半導体装置の模式断面図。

以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。以下の実施形態では第１導電形をｎ形、第２導電形をｐ形として説明するが、第１導電形をｐ形、第２導電形をｎ形としてもよい。

以下の実施形態では、半導体装置として、半導体層における厚さ方向の一方の主面側に設けられた第１の電極２１と、他方の主面側に設けられた第２の電極２２との間を結ぶ縦方向に電流が流れる縦型ｐｉｎ（p-intrinsic-n）ダイオードを例に挙げて説明する。

また、実施形態の半導体装置は、半導体材料として例えばシリコンを用いている。あるいは、シリコン以外の半導体（例えばＳｉＣ、ＧａＮ等の化合物半導体）を用いてもよい。

（第１実施形態）
図１は、第１実施形態の半導体装置の模式断面図である。

実施形態において、第１の電極２１はカソード電極として機能し、第２の電極２２はアノード電極として機能する。それら第１の電極２１と第２の電極２２との間に設けられた半導体層は、ｎ形カソード層１１と、ｎ形ベース層１２と、ｐ形アノード層１３と、ｎ形半導体層１４とを含む。

ｎ形カソード層１１は、第１の電極２１上に設けられている。ｎ形カソード層１１は、第１の電極２１にオーミック接触して電気的に接続されている。

ｎ形ベース層１２は、ｎ形カソード層１１上に設けられている。ｐ形アノード層１３は、ｎ形ベース層１２上に設けられている。ｎ形半導体層１４は、ｐ形アノード層１３上に設けられている。

第２の電極２２は、ｎ形半導体層１４上に設けられている。ｎ形半導体層１４は、第２の電極２２にオーミック接触している。図１に示す例では、ｐ形アノード層１３の全面にわたってｎ形半導体層１４が設けられている。したがって、ｐ形アノード層１３は、第２の電極２２に接していない。

図２は、図１におけるｘ−ｘ’方向の不純物濃度（ｃｍ^−３）の分布を表す。ｐ形アノード層１３においてはｐ形不純物濃度を、ｎ形半導体層１４においてはｎ形不純物濃度を表す。

ｎ形半導体層１４のｎ形不純物濃度は、ｎ形半導体層１４と第２の電極２２との境界面付近で最大となる。ｎ形半導体層１４のｎ形不純物濃度は、ｎ形半導体層１４と第２の電極２２との境界面からｐ形アノード層１３側に向かうにしたがって徐々に低下し、ｎ形半導体層１４とｐ形アノード層１３との境界面付近で最小となる。

ｐ形アノード層１３のｐ形不純物濃度は、ｐ形アノード層１３とｎ形半導体層１４との境界面からｎ形ベース層１２側に向かうにしたがって徐々に上昇してピーク値をとり、そのピーク値をとる位置からｎ形ベース層１２側に向かうにしたがって徐々に低下する。なお、ｐ形アノード層１３のｐ形不純物濃度のピーク値の位置は、ｎ形半導体層１４よりもｎ形ベース層１２側にあってもよい。

図２に示す例では、ｎ形半導体層１４のｎ形不純物濃度のピーク値と、ｐ形アノード層１３のｐ形不純物濃度のピーク値とはほぼ同じである。

ここで、図１３は、比較例の半導体装置の模式断面図である。

比較例の半導体装置は、ｐ形アノード層１３と第２電極２２との間にｎ形半導体層を設けていない点で、第１実施形態と異なる。

導通状態でのｎ形ベース層１２への正孔注入を抑制し、スイッチング速度の高速化を図るため、ｐ形アノード層１３の不純物濃度（ネット濃度）は、例えば、１×１０^１３（ｃｍ^−２）以下にすることが望ましい。しかしながら、ｐ形アノード層１３の不純物濃度を低くし過ぎると、導通状態でのキャリアが減少するため、ターンオフ時のキャリアの排出が速くなり、電流振動が大きくなる問題が懸念される。

ここで、図３は、シミュレーションによる、第１実施形態と、上記比較例のスイッチング波形図である。横軸は時間を表し、縦軸はリバース電流（Ａ）を表す。

第１実施形態と比較例とで、ｐ形アノード層１３の総電荷量及び不純物濃度は同一とし、よって、オン電圧は同一である。

第１実施形態は、逆方向電流のピーク値以降の電流減少が、比較例に比べて緩やかであり、電流振動が小さいことがわかる。

第１実施形態では、ｐ形アノード層１３と第２の電極２２との間にｎ形半導体層１４を設け、さらに、そのｎ形半導体層１４のｎ形不純物濃度のピーク値をｐ形アノード層１３のｐ形不純物濃度のピーク値と同程度の比較的低い濃度にしている。

これにより、ｎ形半導体層１４が、ターンオフ時の正孔に対して障壁となり、正孔の第２の電極２２への排出を抑制でき、ソフトリカバリー化（電圧振動の抑制）を図れる。

また、ｎ形半導体層１４のｎ形不純物濃度のピーク値を、ｐ形アノード層１３のｐ形不純物濃度のピーク値と同程度に抑えることにより、ｎ形半導体層１４とｐ形アノード層１３とｎ形カソード層１１とを含む寄生ｎｐｎトランジスタの動作を抑制することができる。これにより、耐圧の低下を抑制することができる。

なお、ｎ形半導体層１４のｎ形不純物濃度のピーク値をｐ形アノード層１３のｐ形不純物濃度のピーク値と同程度にすることに限らず、ｎ形半導体層１４のｎ形不純物濃度のピーク値がｐ形アノード層１３のｐ形不純物濃度のピーク値の１０倍以下であれば、前述したソフトリカバー化及び寄生ｎｐｎトランジスタ動作を、比較例に比べて抑制できることがシミュレーションにより確認できた。

図４は、第１実施形態の半導体装置の変形例の模式断面図である。

図４の構造では、ｎ形半導体層１４は、ｐ形アノード層１３の全面にわたって設けられておらず、面方向に分断されている。ｎ形半導体層１４が分断された部分では、ｐ形半導体層１３ａが設けられている。ｐ形半導体層１３ａは、ｐ形アノード層１３よりもｐ形不純物濃度が高く、第２の電極２２にオーミック接触している。

ｎ形半導体層１４は、図５（ａ）に示すように、例えばストライプ状の平面パターンで形成することができる。あるいは、ｎ形半導体層１４は、図５（ｂ）に示すように、例えば円形状の平面パターンで形成することができる。

（第２実施形態）
図６は、第２実施形態の半導体装置の模式斜視図である。
図７（ａ）は、図６におけるＡ−Ａ’断面図であり、図７（ｂ）は、図６におけるＢ−Ｂ’断面図である。
なお、図６では、図７（ａ）及び（ｂ）に示す第２の電極２２の図示を省略している。

第２実施形態の半導体装置も、第１の電極２１と第２の電極２２との間を結ぶ縦方向に電流が流れる縦型ｐｉｎダイオードである。

カソード電極として機能する第１の電極２１と、アノード電極として機能する第２の電極２２との間に設けられた半導体層は、ｎ形カソード層１１と、ｎ形ベース層１２と、ｐ形アノード層１３と、ｎ形半導体層２４と、ｐ形半導体層２３とを含む。

ｎ形カソード層１１は、第１の電極２１上に設けられている。ｎ形カソード層１１は、第１の電極２１にオーミック接触して電気的に接続されている。

ｎ形ベース層１２は、ｎ形カソード層１１上に設けられている。ｐ形アノード層１３は、ｎ形ベース層１２上に設けられている。ｐ形アノード層１３上には、ｎ形半導体層２４とｐ形半導体層２３が設けられている。

ここで、ｐ形アノード層１３の表面に対して平行な面内で、互いに直交する第１の方向Ｙと第２の方向Ｘを定義する。ｎ形半導体層２４とｐ形半導体層２３は、ｐ形アノード層１３の表面上で第１の方向Ｙに並んで隣接している。

ｎ形半導体層２４は、第２の方向Ｘに延在している。

ｎ形半導体層２４とｐ形半導体層２３が設けられた半導体層の表面側には、複数のトレンチ構造３１が形成されている。複数のトレンチ構造３１は、例えばストライプ状の平面パターンで第２の方向Ｘに並んで形成されている。各トレンチ構造３１は、第１の方向Ｙに延びている。各トレンチ構造３１は、トレンチｔ１と、トレンチｔ１内に埋め込まれた埋込体とを有する。

トレンチｔ１は、ｎ形半導体層２４の表面及びｐ形半導体層２３の表面から、ｐ形アノード層１３を貫通して、ｎ形ベース層１２に達する。また、トレンチｔ１は、第１の方向Ｙに延びている。

埋込体は、トレンチｔ１の内壁（側壁及び底壁）に設けられた絶縁膜２５と、その絶縁膜２５の内側に設けられた埋込電極２６とを有する。図７（ａ）及び（ｂ）に示すように、例えば、第２の電極２２の一部が、埋込電極２６としてトレンチｔ１内に埋め込まれている。したがって、埋込電極２６は、第２の電極２２と電気的に接続されている。なお、埋込電極２６は、第２の電極２２と電気的に接続されていなくても機能は変わらない。

トレンチ構造３１は、ｐ形アノード層１３、ｎ形半導体層２４及びｐ形半導体層２３のそれぞれを、第２の方向Ｘに分断する。ｎ形半導体層２４は、トレンチ構造３１が延びる第１の方向Ｙに対して直交している。

ｎ形半導体層２４、ｐ形半導体層２３およびトレンチ構造３１上には、図７（ａ）及び（ｂ）に示すように、第２の電極２２が設けられている。ｎ形半導体層２４及びｐ形半導体層２３は、第２の電極２２にオーミック接触している。

ｎ形半導体層２４のｎ形不純物濃度のピーク値は、ｎ形ベース層１２のｎ形不純物濃度のピーク値よりも高い。ｐ形半導体層２３のｐ形不純物濃度のピーク値は、ｐ形アノード層１３のｐ形不純物濃度のピーク値よりも高い。

導通状態でのｎ形ベース層１２への正孔注入を抑制し、スイッチング速度の高速化を図るため、ｐ形アノード層１３の不純物濃度（ネット濃度）は、例えば、１×１０^１３（ｃｍ^−２）以下にすることが望ましい。

ｎ形ベース層１２よりもｎ形不純物濃度が高いｎ形半導体層２４は、オン状態でｎ形カソード層１１から注入された電子を蓄積することなく第２の電極２２へと排出する。このため、ｎ形ベース層１２での電子の蓄積を抑制して、スイッチング速度の高速化を図れる。なお、このときｎ形半導体層２４は、ｐ形半導体層２３とトレンチ構造３１に対して直交しているため、確実にオン状態でｎ形カソード層１１から注入された電子を蓄積することなく第２の電極２２へと排出することができる。逆に、ｎ形半導体層２４をトレンチ構造３１に対して平行に形成するには、数μｍ以下程度の微細なトレンチ間に形成することが求められ、プロセス的に困難になる。

また、ターンオフ電流は、ｐ形半導体層２３を介して、第２の電極２２に流れ込む。ｎ形半導体層２４の下では、ターンオフ電流は、ｐ形アノード層１３をｐ形半導体層２３側に流れる。それにより、ｎ形半導体層２４とｐ形アノード層１３とｎ形カソード層１１とを含む寄生ｎｐｎトランジスタの動作を抑制することができる。これにより、耐圧の低下を抑制することができる。
なお、第１実施形態と同様に、ｎ形半導体層２４のｎ形不純物濃度のピーク値をｐ形アノード層１３のｐ形不純物濃度のピーク値と同程度にする、あるいはｎ形半導体層２４のｎ形不純物濃度のピーク値がｐ形アノード層１３のｐ形不純物濃度のピーク値の１０倍以下であれば、前述した寄生ｎｐｎトランジスタの動作を抑制する効果が更に増大することがシミュレーションにより確認できた。

ここで、図８は、シミュレーションによる、第２実施形態と、前述した図１３に示す比較例のスイッチング波形図である。横軸は時間を表し、縦軸はリバース電流（Ａ）を表す。

第２実施形態と比較例とで、ｐ形アノード層１３の総電荷量及び不純物濃度は同一とし、よって、オン電圧は同一である。

第２実施形態では、比較例に比べて、スイッチング時の逆方向最大電流が小さく、さらにテイル電流の変化が緩やか（ソフト）になっている。テイル電流の変化がソフトであることにより、電圧振動が抑制される。

図９は、第２実施形態と上記比較例における、最大電流通電状態におけるアノード側のキャリア密度（ｃｍ^−３）のシミュレーション結果を表す。

ｈ１は第２実施形態における正孔密度を、ｅ１は第２実施形態における電子密度を、ｈ２は比較例における正孔密度を、ｅ２は比較例における電子密度を、それぞれ表す。

第２実施形態では、ｐ形アノード層１３の総電荷量及び不純物濃度が比較例と同一でありながら、比較例よりも蓄積キャリアが減少していることが分かる。したがって、第２実施形態では、比較例よりもスイッチング速度を高速にできる。

（第３実施形態）
図１０は、第３実施形態の半導体装置の模式断面図である。

この実施形態の半導体装置は、共通の基板または半導体層上に設けられたトランジスタセル６１とダイオードセル６２とを有する。

トランジスタセル６１及びダイオードセル６２は、それらに共通な要素として、ｎ形ベース層１２と、第１の電極２１と、第２の電極２２とを有する。トランジスタセル６１とダイオードセル６２との間における第２電極２２側の半導体層の表面上には、絶縁膜５１が設けられている。

トランジスタセル６１及びダイオードセル６２は、いずれも第１の電極２１と第２の電極２２との間を結ぶ縦方向に主電流が流れる縦型デバイスである。トランジスタセル６１及びダイオードセル６３は、第１の電極２１と第２の電極２２との間に電気的に並列接続されている。

ダイオードセル６２は、前述した図６、図７（ａ）及び（ｂ）に示す第２実施形態の半導体装置と同じ構造である。図１０は、図７（ａ）の断面に対応する。

トランジスタセル６１は、例えば、トレンチゲート構造の縦型ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。

すなわち、トランジスタセル６１は、コレクタ層として機能するｐ形半導体層７１を有する。ｐ形半導体層７１は、第１の電極２１とｎ形ベース層１２との間に設けられている。

ｎ形ベース層１２上には、ｐ形ベース層４３が設けられている。ｐ形ベース層４３上には、ｎ形半導体層４２とｐ形半導体層４１が選択的に設けられている。ｎ形半導体層４２は、エミッタ領域として機能する。

ｎ形半導体層４２及びｐ形半導体層４１上には第２の電極２２が設けられ、ｎ形半導体層４２及びｐ形半導体層４１は第２の電極２２とオーミック接触している。

以上説明した半導体積層体における第２の電極２２側の表面側には、トレンチゲート３０が設けられている。トレンチゲート３０は、トレンチｔ２と、絶縁膜２７と、ゲート電極２８とを有する。

トレンチｔ２は、ｐ形ベース層４３を貫通して、ｎ形ベース層１２に達する。トレンチｔ２の側壁及び底部に絶縁膜２７が設けられている。その絶縁膜２７の内側にゲート電極２８が設けられている。ｎ形半導体層４２及びｐ形ベース層４３は、トレンチゲート３０に隣接している。

ゲート電極２８上には絶縁膜２７が設けられ、ゲート電極２８と第２の電極２２とは接していない。ゲート電極２８の一部は上方に引き出されて、図示しないゲート配線と接続されている。

相対的に、第１の電極２１に高電位、第２の電極２２に低電位が印加された状態で、ゲート電極２８に所望のゲート電位が印加されると、ｐ形ベース層４３における絶縁膜２７との界面付近に反転層（ｎ形チャネル）が形成される。

これにより、電子がｎ形半導体層４２からｎ形チャネルを介してｎ形ベース層１２に注入され、トランジスタセル６１がオン状態となる。このときさらに、ｐ形半導体層７１から正孔がｎ形ベース層１２に注入される。ＩＧＢＴでは、オン状態のとき、正孔がｐ形半導体層７１からｎ形ベース層１２に注入され、伝導度変調が生じ、ｎ形ベース層１２の抵抗が低減する。

トランジスタセル６１及びダイオードセル６２は、例えば誘導性負荷に接続される。トランジスタセル６１は、ゲート電極２８に与えられるゲート電位に応じてオンオフされるスイッチング素子として機能する。ダイオードセル６２は、誘導性負荷に蓄積されたエネルギーによる還流電流を流すフリーホイールダイオードとして機能する。あるいは、ダイオードセル６２は、サージ電流を流す保護素子として機能する。

実施形態によれば、ダイオードをＩＧＢＴと一体化して集積化するのに容易な構造であるため、別チップで構成していた組み合わせを１チップ化でき、システムの簡略化に効果がある。

ダイオードセル６２の複数のトレンチｔ１、およびトランジスタセル６１の複数のトレンチｔ２は、同じマスクを使ったエッチングにより同時に形成することができる。

トランジスタセル（ＩＧＢＴ）６１のｐ形ベース層４３にとって適切なｐ形不純物濃度をダイオードセル６２のｐ形アノード層１３に適用すると、ダイオードセル６２が導通状態のときにｎ形ベース層１２に注入される正孔の注入量がダイオードセル６２にとって適切な注入量よりも多くなってまう懸念がある。また、トランジスタセル（ＩＧＢＴ）６１のｐ形ベース層４３のｐ形不純物濃度をダイオードセル６２のｐ形アノード層１３にとって適切なｐ形不純物濃度に合わせると、ＩＧＢＴがオンするためのしきい値電圧が低下する懸念がある。したがって、トランジスタセル（ＩＧＢＴ）６１のｐ形ベース層４３のｐ形不純物濃度より、ダイオードセル６２のｐ形アノード層１３のｐ形不純物濃度を低くすることが望ましい。

図１１は、第３実施形態の半導体装置の第１変形例の模式断面図である。

図１１に示す構造は、ダイオードセル６２におけるトレンチ構造が図１０に示す構造と異なる。

図１１に示すダイオードセル６２のトレンチ構造３２は、トレンチｔ１と、トレンチｔ１内に埋め込まれた埋込体とを有する。

埋込体は、トレンチｔ１の内壁（側壁及び底壁）に設けられた絶縁膜２５と、その絶縁膜２５の内側に設けられた埋込電極２８ａとを有する。埋込電極２８ａは、トランジスタセル（ＩＧＢＴ）６１のゲート電極２８と同時に形成され、そのゲート電極２８と電気的に接続されている。

図１２は、第３実施形態の半導体装置の第２変形例の模式断面図である。

図１２に示す構造も、ダイオードセル６２におけるトレンチ構造が図１０に示す構造と異なる。

図１２に示すダイオードセル６２のトレンチ構造３３は、トレンチｔ１と、トレンチｔ１内に埋め込まれた埋込体とを有する。埋込体として、絶縁物２９がトレンチｔ１内に埋め込まれている。この構造によれば、ゲート容量を低減できる。

以上述べた少なくともひとつの実施形態によれば、ダイオードにおけるスイッチング速度の高速化とリカバリーのソフト化を両立することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１１…ｎ形カソード層、１２…ｎ形ベース層、１３…ｐ形アノード層、１４…ｎ形半導体層、２１…第１の電極、２２…第２の電極、２３…ｐ形半導体層、２４…ｎ形半導体層、２６…埋込電極、２９…絶縁物、３１〜３３…トレンチ構造、６１…トランジスタセル、６２…ダイオードセル、Ｙ…第１の方向、Ｘ…第２の方向

Claims (4)

1. 第１の電極と、
   前記第１の電極上に設けられた第１導電形のカソード層と、
   前記カソード層上に設けられた第２導電形のアノード層と、
   前記アノード層上に設けられた第２導電形半導体層と、
   前記カソード層から前記アノード層に向かう方向と直交する方向において、前記第２導電形半導体層に隣接して設けられ、且つ前記アノード層上に設けられた第１導電形半導体層と、
   前記第１導電形半導体層上及び前記第２導電形半導体層上に設けられた第２の電極と、
   前記第２電極と接続され、絶縁膜を介して前記カソード層内、前記アノード層内、前記第１導電形半導体層内及び前記第２導電形半導体層内に設けられた第３電極と、
   を備えた半導体装置。
2. 前記アノード層上に設けられた前記第１導電形半導体層の不純物濃度のピーク値が、前記アノード層の不純物濃度のピーク値の１０倍以下である請求項１記載の半導体装置。
3. 前記第１導電形半導体層の不純物濃度のピーク値は、前記ベース層の不純物濃度のピーク値よりも高い請求項１または２に記載の半導体装置。
4. 前記第２導電形半導体層の不純物濃度のピーク値は、前記アノード層の不純物濃度のピーク値よりも高い請求項１〜３のいずれか１つに記載の半導体装置。

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