JP2015002564A - 電力変換装置 - Google Patents

Abstract

【課題】電力用半導体素子を４直列接続した３レベル変換器や素子を直列接続して高耐圧化を図った２レベル変換器の素子積層方向の配線インダクタンスを低減した電力変換装置を提供する。【解決手段】電力用半導体素子１−１、１−２を配列し、前記電力用半導体素子はスイッチング素子を含んだものであり、前記配列は、各々の電力用半導体素子を選択的に動作させることで第１の導体３と第２の導体４を電力貯蔵部２に接続可能となるように構成されるものであって、前記配列方向に沿って延びた導体板５を備え、前記電力用半導体素子１−１、１−２と、前記第１の導体３と前記第２の導体４とは絶縁されており、前記導体板５は、前記配列に近接配置されると共に、前記電力用半導体素子１−１、１−２の一部を覆うように設けられる構成とした。【選択図】図１

Description

本発明は、電力用半導体素子を用いてなる電力変換装置に係り、特に、電力変換装置回路の配線インダクタンスを低減するのに好適な電力変換装置に関する。

電力用半導体素子を用いて、直流電力を交流電力に変換する、交流電力を直流電力に変換する、又は、直流電力を直流電力に変換する電力変換装置において、近年、電力用半導体素子の大電流化とスイッチング速度の高速化が著しい。

これに伴い、電力用半導体素子のオン、オフの際に生じる電流変化（ｄｉ／ｄｔ）が数ｋＡ／μｓにもなる。

このような電流が流れる配線はインダクタンスＬを有するため、電力用半導体素子スイッチング時にはＬｄｉ／ｄｔで表されるサージ電圧が発生し、このサージ電圧に電力変換装置直流部の電圧を加えた電圧が電力用半導体素子に印加される。

印加される電圧が電力用半導体素子の耐電圧を超えてしまう場合は、電圧変換器直流部の電圧を低下させるか、スナバ回路でサージ電圧を吸収させる等の対策が必要になり、電力用半導体素子の電圧利用率低下や回路の大形化を招く。

一般に、電力変換を行うには、電力用半導体素子を複数直列に設け、この直列に接続した電力用半導体素子に並列に電力貯蔵部を設けるような構成としている。この各々の電力用半導体素子を動作させて電力貯蔵部との間で電力を授受することで電力変換を行う。

ここで、電力用半導体素子と電力貯蔵部を電気的に接続するためには導体を用いるところ、この導体に電流が流れるときに、インダクタンスＬに応じて電力用半導体素子スイッチング時にはＬｄｉ／ｄｔで表されるサージ電圧が発生する。

電力用半導体素子と電力貯蔵部との間を接続するための導体に流れるサージ電圧を抑制するために、例えば特許第３７５０３３８号公報に記載されているように、この導体を覆うように、別の導体を配置する技術が知られている。この導体に誘導電流を生じさせ、電力用半導体素子と電力貯蔵部との間の導体の磁束を打ち消すことで、配線インダクタンスを低減している。

特許第３７５０３３８号公報

しかしながら、サージ電圧を発生させるものは、上記の従来技術で意識されているところの、電力用半導体素子と電力貯蔵部との間の導体の磁束だけではなく、複数配列した電力用半導体素子が作る電気回路の他の部分でも起こり得るものであり、特に、サージ電圧は、電力用半導体素子の配列方向の配線インダクタンスにもよっても発生する。

例えば、具体的な例を挙げて説明すると、近年、大容量の電力変換装置に対して大電流定格の平型の電力用半導体素子が適用されてきている。電力用半導体素子を４直列接続した３レベル変換器や素子を直列接続して高耐圧化を図った２レベル変換器では積層する素子数が多くなり、素子積層方向の配線インダクタンスが大きくなるという課題があった。

本発明の目的は、電力用半導体素子の配列方向の配線インダクタンスをも低減でき、電力用半導体素子スイッチング時のサージ電圧を抑制することが可能な電力変換装置を提供することにある。

上記目的を達成するために、本発明は、電力用半導体素子を配列し、前記電力用半導体素子はスイッチング素子を含んだものであり、前記配列は、各々の電力用半導体素子を選択的に動作させることで第１の導体と第２の導体を電力貯蔵部に接続可能となるように構成されるものであって、前記配列方向に沿って延びた導体板を備え、前記導体板は、前記電力用半導体素子、前記第１の導体と前記第２の導体とは絶縁されており、前記導体板は、前記配列に近接配置されると共に、前記電力用半導体素子のうちの少なくとも２つうちの少なくとも一部を覆うように設けられる構成とした。

本発明によれば、電力用半導体素子と電力貯蔵部間の配線インダクタンスだけでなく、電力用半導体素子の配列方向の配線インダクタンスをも低減でき、電力用半導体素子スイッチング時のサージ電圧を抑制できる。

本発明の第１の実施例。 双方向チョッパ回路図。 サージ電圧発生原理説明図。 電力用半導体素子１ターンオフ時の波形。 導体板５による配線インダクタンス低減原理説明図。 図１の導体板５を環状とした例。 本発明の第２の実施例。 素子２直列の双方向チョッパ回路図。 本発明の第３の実施例。 素子２直列の双方向チョッパ回路の正面図。 導体板５による配線インダクタンス低減効果。 図１１の配線インダクタンスの対象経路。 本発明の第４の実施例。 ３レベルインバータ回路図。 シングルスタック構成の３レベルインバータの側面図。 本発明の第５の実施例。 ダブルスタック構成Ａの３レベルインバータの正面図。 図１６の導体板を複数枚配置した例。 本発明の第６の実施例。 図１９の右側面図。 本発明の第７の実施例。 ダブルスタック構成Ｂの３レベルインバータの正面図。

以下、本発明の実施形態を図面ともに説明する。なお、以下の実施例は本発明の一形態を示すものであり、本発明は要旨を逸脱しない限り、他の形態を含むものである。

実施例1では、双方向チョッパ回路を例として、図１〜図６を用いて本発明の実施形態を説明する。

図１は本発明による第１の実施形態を表した図である。図２に図１の双方向チョッパ回路の回路図を示す。双方向チョッパ回路は２個の電力用半導体素子１と電力貯蔵部２から構成される。

図１及び図２を用いて回路構成について説明する。電力貯蔵部２の一方極性は第１の導体３に接続される。第１の導体３と端子１００との間には、放熱器６を介して、電力用半導体素子１−１が接続される。ここで、電力用半導体素子１−１…を電力用半導体素子１と総称する。また、スイッチング素子１ａ、ダイオード１ｂ、導体３、４、及び電力貯蔵部２についても、同様に、各々添字記号が付されたものの総称とする。

この電力用半導体素子１−１は他の電力用半導体素子１…と同様に、スイッチング素子１ａとダイオード１ｂで構成される。スイッチング素子１ａは例えばＩＧＢＴ素子が用いられるが、ＩＧＢＴの代わりにバイポーラトランジスタ，パワーＭＯＳトランジスタ，ゲートターンオフサイリスタ，静電誘導サイリスタ等が使用できる。

電力用半導体素子１については両側が平型形状をなしており、この両方の平型形状の部分が端子を形成する。すなわち、この平型形状の端子が他の伝導体と接触することで、この電力用半導体素子１を構成するスイッチング素子１ａ及びダイオード１ｂと電気的な接続を確保する。具体的には、該他の伝導体との間に付勢力を付することで電気的な接続を確保される。

電力貯蔵部２の他方極性は第２の導体４に接続される。第２の導体４は端子１０１に接続される。第２の導体４（端子１０１）と端子１００との間には、放熱器６を介して、電力用半導体素子１−２が接続される。第１の導体３と第２の導体４は各々ボルト２００によって電力貯蔵部２に機械的に固定することで電気的な接続を得ている。

第１の導体３、電力用半導体素子１−１、電力用半導体素子１−２、第２の導体４は順に互いに接するように垂直方向に配列され、第１の導体３と第２の導体４を両端外側から押圧することで、これら素子の電気的な接続を保つように構成される。第１の導体３、電力用半導体素子１−１、電力用半導体素子１−２、第２の導体４の図１における配列は例示的であり、これらの電気素子が互いに電機気的に接続されるのであれば、どのような方向に配列しても良い。

電力用半導体素子１−１のスイッチング素子１ａと電力用半導体素子１−２のスイッチング素子１ａの一方を導通させる（このときに他方は遮断する）ことで、電力貯蔵部２の電圧を端子１００と端子１０１の間に出力させたり、あるいは、単に端子１００と端子１０１を接続することで、電力変換を行う。

図１において、第１の導体３、電力用半導体素子１−１、電力用半導体素子１−２、第２の導体４に近接して、導体板５を配置する。導体板５は絶縁体８を介して放熱器６に近接配置もしくは、取り付けられる。例えば、絶縁体８は放熱器６に接するように、導体板５は絶縁体８に接するように設けられる。

導体板５は、上下方向としては、少なくとも第１の導体３から第２の導体４まで延びている。具体的には、第１の導体３の少し上側から、第２の導体４の少し下側まで延びている。導体板５は、左右方向としては、少なくとも、左側において放熱器６の一方端から右側において電力貯蔵部２まで延びている。具体的には、左側において放熱器６より少し突出するように、右側においては電力貯蔵部２と重なるように延びている。

ここで、上下或いは左右との文言を用いて説明したが、図１における例示に沿って説明したのであり、各素子の配置は異なっていても良く、その場合には、その配置に沿った表記になるのはもちろんである。

図１では、導体板５を、双方向チョッパ回路の配線インダクタンス低減を目的として、第１の導体３と第２の導体４の配列方向に直行する方向に近接配置している。そのため、電力用半導体素子１のスイッチング時の回路の電流変化により導体板５に誘導電流が発生する。この誘導電流により回路の配線インダクタンスを低減できる。

図１の双方向チョッパ回路と導体板５の間の距離は短い方が回路の配線インダクタンスの低減効果は大きい。そのため、双方向チョッパ回路と導体板５の間に絶縁体８を挟み、双方向チョッパ回路と導体板５の間の絶縁性を確保できる範囲でその間の距離を極力短くした方が配線インダクタンスの低減効果が大きい。

尚、図示していないが、導体板５が浮遊電位となるため、高抵抗の抵抗体の片端を接続し、その抵抗体の他端は基準電位に接続しておくことで導体板５に電荷が蓄積することを防ぐことができる。

図３（１）に双方向チョッパ回路の電力貯蔵部２を直流電源７とし、高圧側端子１００と低圧側端子１０１の間に負荷抵抗３０４と負荷インダクタンス３０５を接続し、回路の配線インダクタンス（３００〜３０３）を考慮した回路図を示す。図３を用いて、回路の配線インダクタンスによって電力用半導体素子１のスイッチング時にサージ電圧が発生する原理を説明する。

図３（２）に図３（１）において、高圧側の電力用半導体素子１オン時の電流経路４００を示す。このときは、高圧側の電力用半導体素子１を介して、負荷に電流が流れる。図３（３）に高圧側の電力用半導体素子１ターンオフ後の電流経路４０１を示す。高圧側の電力用半導体素子１がターンオフすると電流は低圧側の電力用半導体素子１の還流ダイオード１ｂを介して負荷を還流する。図３（４）に高圧側の電力用半導体素子１がターンオフしたことにより、電流変化が起こる経路４０２を示す。この経路４０２の配線インダクタンスが回路の電流変化を妨げる方向にサージ電圧を発生させる。

図４に高圧側の電力用半導体素子１ターンオフ時のコレクタ電流ｉ_cとコレクタ−エミッタ間電圧Ｖ_ceの波形示す。ここで、Ｖ_dcは直流電源７の電圧である。高圧側の電力用半導体素子１ターンオフに伴うコレクタ電流ｉ_cのｄｉ_c／ｄｔと電流変化が起こる経路４０２の配線インダクタンスの合計値の乗算により、サージ電圧Ｖ_Lの大きさは決まる。

図５は図１の双方向チョッパ回路の側面図である。図５を用いて導体板５により、回路の配線インダクタンスが低減できる原理について説明する。図５（１）において電流経路４０３に反時計回りに流れる電流がつくる磁束が導体板と鎖交する向き４０４は紙面の裏側から表側である。これにより、図５（２）に示すように、導体板には時計周りに誘導電流４０５が発生する。この誘導電流４０５は電流経路４０３を流れる電流がつくる磁束を打ち消す向き４０６（紙面の表側から裏側）に磁束をつくる。この導体板５の誘導電流４０５がつくる磁束が電流経路４０３を流れる電流がつくる磁束を打ち消すことで、電流経路４０３の配線インダクタンスを低減できる。

図５（２）に示した誘導電流４０５は大きいほど、電流経路４０３の配線インダクタンスを低減効果も大きい。誘導電流４０５の大きさは導体板５に鎖交する磁束の変化によって発生した誘導起電力と導体板５の抵抗値で決まる。そのため、導体板５は導電性に優れた銅やアルミ等が望ましい。また、電力用半導体素子１のスイッチング時に発生する高周波の誘導電流は、表皮効果により導体板５の表面にのみ流れることから、その厚みを薄くしても本発明の効果を得られる。

図１の導体板５は、図６のように環状でもよい。

以下、他の実施例を示すが、実施例１と異なる部分を中心に説明する。よって、説明が省略されている部分は、基本的には、実施例１と同様である。同じ構成要素には同じ符号が付されている。

図７は本発明による第２の実施形態を表した図である。本実施例では、素子２直列の双方向チョッパ回路に本発明を適用した例を説明する。すなわち、図１及び図２における電力用半導体素子１−１の代わりに２つの電力用半導体素子である電力用半導体素子１−１−１及び電力用半導体素子１−１−２を配置し、電力用半導体素子１−２の代わりに２つの電力用半導体素子である電力用半導体素子１−２−１及び電力用半導体素子１−２−２を配置した。

ここで、第１の導体３、電力用半導体素子１−１−１、電力用半導体素子１−１−２、電力用半導体素子１−２−１、電力用半導体素子１−２−２、第２の導体４の順に垂直方向に配列される。導体板５は、上下方向としては、少なくとも第１の導体３から第２の導体４まで延びている。具体的には、第１の導体３の少し上側から、第２の導体４の少し下側まで延びている。

図７の回路構成を図８に示す。図７は双方向チョッパ回路の高圧側と低圧側の電力用半導体素子１を各々２直列接続し、素子の高圧化を図ったものである。素子２直列の双方向チョッパ回路は４個の電力用半導体素子１と電力貯蔵部２から構成される。

素子２直列の双方向チョッパ回路は図２の双方向チョッパ回路と比較して、積層する
電力用半導体素子１の数が２個多く、積層方向の配線インダクタンスも増加する。そのため、導体板５による配線インダクタンス低減効果も高い。

図７の導体板５は図６のように環状でもよい。

図９は本発明による第３の実施形態を表した図である。本実施例では、複数枚の導体板５を配置し、回路の配線インダクタンス低減効果を高めた例を説明する。

図９では回路の配線インダクタンスの低減効果を高めることを目的として２枚の導体板５を素子２直列の双方向チョッパ回路の第１の導体３と第２の導体４の配列方向に直行する方向に近接配置している。図７の構成と比較して、図９の構成のほうが回路の配線インダクタンス低減効果が高い。

図１０に素子２直列の双方向チョッパ回路の正面図を示す。図１０に示すように回路と導体板５との間隔をｄとしたときの図７の構成と図９の構成の配線インダクタンス低減効果を図１１に示す。図７の構成と比較して、図９の構成のほうが回路の配線インダクタンス低減効果が高いことがわかる。また、間隔ｄが短い方が配線インダクタンス低減効果が高いことがわかる。ここで図１１縦軸の配線インダクタンス低減効果[％]は、導体板５なしの場合の図１２に示す電力貯蔵部２の正極端子から負極端子までの経路４０７の配線インダクタンスを１００％としたときの導体板５による配線インダクタンス低減値の比を示す。

図９では、片方の導体板５に孔をあけて電力用半導体素子１の水冷用配管９を通している。２枚の導体板５を配置する場合、放熱器６への水冷用配管９の取り付けが困難になるため、導体板５に孔をあけることで、導体板５が配置されている面からでも水冷用配管９の取り付けが可能になる。水冷用配管９は、回路と導体板５間を絶縁するために絶縁体である必要がある。

図９の導体板５は図６のように環状でもよい。

図１３は本発明による第４の実施形態を表した図である。本実施例では、シングルスタック構成の３レベルインバータに本発明を適用した例について説明する。

図１３の回路構成を図１４に示す。３レベルインバータ回路は４個の電力用半導体素子１と２個のダイオードと２個の電力貯蔵部２から構成される。また、図１５にシングルスタック構成の３レベルインバータの側面図を示す。シングルスタック構成では１つのスタックに４個の電力用半導体素子１と２個のダイオードが積層されている。

図において、電力貯蔵部２−１と電力貯蔵部２−２が直列に接続され、その直列接続された両端は、各々、第１の導体３−１と第２の導体４−２に接続される。ここで、第１の導体３−１は高電位を形成しており、一方、第２の導体４−２は低電位を形成する。

第１の導体３−１と第２の導体４−２の間には、電力用半導体素子１−１０、電力用半導体素子１−１１、電力用半導体素子１−１２、電力用半導体素子１−１３が直列に接続される。この直列接続された電力用半導体素子１−１０、電力用半導体素子１−１１、電力用半導体素子１−１２、電力用半導体素子１−１３において、電力用半導体素子１−１１と電力用半導体素子１−１２の接続点は端子１０２が形成される。また、電力用半導体素子１−１０と電力用半導体素子１−１１の接続点と、電力用半導体素子１−１２と電力用半導体素子１−１３の接続点の間には、ダイオード１ｂ−1とダイオード１ｂ−２が直列に接続される。さらに、ダイオード１ｂ−1とダイオード１ｂ−２の接続点は、電力貯蔵部２−１と電力貯蔵部２−２の接続点と接続される。この接続点は、第１の導体３−２あるいは第２の導体４−１として形成され、中間電位を形成する。

このような構成において、電力用半導体素子１−１０のスイッチング素子１ａ、電力用半導体素子１−１１のスイッチング素子１ａ、電力用半導体素子１−１２のスイッチング素子１ａ、電力用半導体素子１−１３のスイッチング素子１ａの各々を選択的に動作させることで、端子１０２には、低電位、中間電位、高電位のいずれかが出力されて直流電力を交流電力に変換動作するか、あるいは、端子１０２に加えられた交流電力を直流の低電位と高電位に係る直流電力に変換動作する。

図１３の導体板５は図６のように環状でもよい。

図１６は本発明による第５の実施形態を表した図である。本実施例では、ダブルスタック構成Ａの３レベルインバータに本発明を適用した例について説明する。

図１６の回路構成は図１３と同様に図１４である。また、図１７にダブルスタック構成Ａの３レベルインバータの正面図を示す。ダブルスタック構成Ａでは１つ目のスタックに４個の電力用半導体素子１が、２つ目のスタックに２個のダイオード１ｂがそれぞれ積層されている。

図１７に示す導体板５と回路間の間隔ｘが小さいほうが回路の配線インダクタンス低減効果は大きい。そのため、導体板５の両側を絶縁体８で挟みこみ間隔ｘをできるだけ、短くすることが望ましい。尚、図１７で導体板５の絶縁体８に挟まれていない残り２面も回路との絶縁距離をとる必要がある。

図１６のようなダブルスタック構成についても図１８のように複数枚の導体板５を配置し、回路の配線インダクタンス低減効果を高めることができる。

図１６、図１８の導体板５は図６のように環状でもよい。

図１９は本発明による第６の実施形態を表した図である。本実施例では、ダブルスタック構成Ａの３レベルインバータの第１の導体３と第２の導体４の配列方向に直行する方向に導体板５近接配置したことに加え、第１の導体３と第２の導体４の板厚方向に対する投影面と少なくとも一部で重なる部分と、重ならない部分ができるように他の導体板１１を近接配置した例である。

図２０は図１９の右側面図である。図２０からわかるように、第１の導体３−１と第２の導体４−２の板圧方向に対する投影面に間隔ｌをあけて他の導体板１１を近接配置している。他の導体板１１と第１の導体３−１や第２の導体４−２は、電気的に１点で接続されている。他の導体板１１と第１の導体３−１や第２の導体４−２の間の間隔ｌは短い方が配線インダクタンスの低減効果が高い。

図２０のように導体板５により、素子積層方向の配線インダクタンスを低減し、他の導体板１１により、素子と電力貯蔵部２の間の配線インダクタンスを低減することで、図１６の構成と比較して配線インダクタンスの低減効果を高めることができる。

図１９の導体板５は図６のように環状でもよい。

図１９の導体板５を図１８のように複数枚配置することで配線インダクタンス低減効果を高めることができる。

図２１は本発明による第７の実施形態を表した図である。本実施例では、ダブルスタック構成Ｂの３レベルインバータに本発明を適用した例である。

本実施例では、実施例６における電力用半導体素子１−１０、電力用半導体素子１−１１、電力用半導体素子１−１２、電力用半導体素子１−１３の各々からダイオード１ｂを除き、その代わりに、電力用半導体素子１−１０のダイオード１ｂ、電力用半導体素子１−１１のダイオード１ｂのダイオード１ｂ、電力用半導体素子１−１２のダイオード１ｂ、電力用半導体素子１−１３のダイオード１ｂに代えて、ダイオード１ｂ-１０、ダイオード１ｂ-１１、ダイオード１ｂ-１２、ダイオード１ｂ-１３として構成している。

図２１の回路構成は図１３と同様に図１４である。また、図２２にダブルスタック構成Ｂの３レベルインバータの正面図を示す。ダブルスタック構成Ｂでは、変換器の電流容量を増加させるために、４つの電力用半導体素子１をそれぞれ４つの自己消孤型素子１ａとダイオード１ｂに分割している。

図２１の導体板５は図６のように環状でもよい。

図２１の導体板５は図１８のように複数枚配置することで配線インダクタンス低減効果を高めることができる。

図２１に図１９のように第１の導体３と第２の導体４の板厚方向に対する投影面と少なくとも一部で重なる部分と、重ならない部分ができるように他の導体板１１を近接配置することで、配線インダクタンス低減効果を高めることができる。

１ 電力用半導体素子
１ａ 自己消孤型素子
１ｂ ダイオード
２ 電力貯蔵部
３ 第１の導体
４ 第２の導体
５ 導体板
６ 放熱器
７ 直流電源
８ 絶縁体
９ 水冷用配管
１０ 平型の絶縁体
１１ 他の導体板
１００ 双方向チョッパ回路の高圧側端子
１０１ 双方向チョッパ回路の低圧側端子
１０２ ３レベルインバータ回路の出力端子
１０３ スタック間配線導体
２００ ネジ
３００ 双方向チョッパ回路の直流電源７と高圧側の電力用半導体素子１の間の配線インダクタンス
３０１ 双方向チョッパ回路の高圧側の電力用半導体素子１と高圧側端子１００の間の配線インダクタンス
３０２ 双方向チョッパ回路の高圧側端子１００と低圧側の電力用半導体素子端子１の間の配線インダクタンス
３０３ 双方向チョッパ回路の低圧側の電力用半導体素子端子１と直流電源７の間の配線インダクタンス
３０４ 負荷抵抗
３０５ 負荷インダクタンス
４００ 双方向チョッパ回路の高圧側の電力用半導体素子１がオン時の電流経路
４０１ 双方向チョッパ回路の高圧側の電力用半導体素子１ターンオフ後の電流経路
４０２ 双方向チョッパ回路の高圧側電力用半導体素子１ターンオフにより電流変化が起こる経路
４０３ 電流経路
４０４ 電流経路４０３を反時計方向に流れる電流が作る磁束が導体板と鎖交する向き（紙面表側から裏側）
４０５ 電流経路４０３を流れる電流が作る磁束により導体板に発生する誘導電流
４０６ 誘導電流がつくる磁束の方向（紙面裏側から表側）
４０７ 素子２直列の双方向チョッパ回路の電力貯蔵部２の正極端子から負極端子までの経路

Claims (13)

1. 電力用半導体素子を配列し、前記電力用半導体素子はスイッチング素子を含んだものであり、前記配列は、各々の電力用半導体素子を選択的に動作させることで第１の導体と第２の導体を電力貯蔵部に接続可能となるように構成されるものであって、前記配列方向に沿って延びた導体板を備え、前記導体板は、前記電力用半導体素子、前記第１の導体と前記第２の導体とは絶縁されており、前記導体板は、前記配列に近接配置されると共に、前記電力用半導体素子のうちの少なくとも２つのうちの少なくとも一部を覆うように設けられることを特徴とする電力変換装置。
2. 請求項１において、前記導体板は、前記第１の導体と前記第２の導体の配列方向に概略直行する方向に配置したことを特徴とする電力変換装置。
3. 請求項１又は２において、前記電力貯蔵部がコンデンサであることを特徴とする電力変換装置。
4. 請求項１又は２において、前記電力貯蔵部が直流電源であることを特徴とする電力変換装置。
5. 請求項１から請求項４のうちいずれか１項において、前記電力用半導体素子が平型であることを特徴とする電力変換装置。
6. 請求項１から請求項５のうちいずれか１項において、前記第１の導体と前記第２の導体が概略上下平行であることを特徴とする電力変換装置。
7. 請求項１から請求項６のうちいずれか１項において、前記絶縁は、前記電力変換器と前記導体板の間に挟んだ絶縁体によって確保さえることを特徴とする電力変換装置。
8. 請求項１から請求項７のうちいずれか１項において、前記導体板と基準電位の間を抵抗体で接続したことを特徴とする電力変換装置。
9. 請求項１から請求項８のうちいずれか１項において、前記導体板が環状であることを特徴とする電力変換装置。
10. 請求項１から請求項９のうちいずれか１項において、前記導体板を複数枚配置することを特徴とする電力変換装置。
11. 請求項１から請求項１０のうちいずれか１項において、前記導体板の少なくとも１枚に孔をあけたことを特徴とする電力変換装置。
12. 請求項１１において、前記導体板にあけた孔に前記電力用半導体素子の水冷用配管を通したことを特徴とする電力変換装置。
13. 請求項１から請求項１２のうちいずれか１項において、前記第１の導体と前記第２の導体の少なくとも片方の板厚方向に対する投影面と少なくとも一部で重なる部分と、重ならない部分ができるように前記導体板を配置すること特徴とする電力変換装置。