JP2014535241A - インターリーブドおよびマルチチャネルａｄｃにおけるチャネル間結合を低減するための方法ならびに装置 - Google Patents

Abstract

複数のチャネルを有する回路におけるチャネル間結合を低減するための方法および対応する装置は、ランダムに決定された量のディザを複数のチャネルを有する回路の第１のチャネルに導入することと、ディザの導入の後に、複数のチャネルにおける第２のチャネルの出力信号を取得することと、を含む。導入されたディザと出力信号との間の相関の度合いを示す相関値が決定され、第１のチャネルとの交差結合に起因して第２のチャネルに印加される電荷の量が低減される。低減の量は、相関値の関数として計算される。

Description

本発明は、インターリーブドおよびマルチチャネルＡＤＣにおけるチャネル間結合を低減するための方法ならびに装置に関する。
[関連出願の相互参照]

この出願は、２０１１年１１月１４日に出願された、米国仮特許出願第６１／５５９，３６１号の利益を３５Ｕ．Ｓ．Ｃ．§１１９（ｅ）の下で主張するものであり、その仮出願の内容は、その全体が参照によって本明細書に組み込まれる。

アナログデジタル変換器（ＡＤＣ）は、複数の入出力経路（チャネル）を含むことが多く、その経路において、入力信号は、対応する出力信号を生み出すように処理される。インターリーブドおよびマルチチャネルＡＤＣは、チャネル間の交差結合に起因して性能を劣化する傾向がある。性能劣化の原因は、キックバックや記憶効果を含み、それらの両方が、シングルチャネルＡＤＣと比較してより深刻であり得る。

図１は、従来のマルチチャネルパイプライン型ＡＤＣのブロック図を示す。例示目的のために、２つのチャネルだけが示される。しかしながら、任意の複数のチャネルが存在してもよいことが理解されるであろう。第１のチャネル１０５および第２のチャネル２０５は、各チャネルにおけるそれぞれの段階間の構造および相互接続に関して同一であり得る。各チャネルは、任意の数のパイプライン化された段階を含み得る。マルチチャネルＡＤＣでは、各チャネルは、独立して動作し得る。例えば、チャネル１０５は、第１のデータ信号をサンプリングし変換し得る一方で、チャネル２０５は、第２のデータ信号をサンプリングし変換し得る。インターリーブドＡＤＣでは、チャネルは、交互の方式で同じデータ信号をサンプリングし得、全チャネルの出力は、シングルチャネルを使用するデータ信号のサンプリングと比較して、より高く効果的なサンプリングレートを提供するために組み合わされ得る。

チャネル１０５において、３つの段階１００／１１０／１２０は、１つの段階の出力が次の段階の入力として機能し得るように、連続して接続される。例示目的のために、第１の２つの段階および最後の（Ｎ番目の）段階だけが示される。しかしながら、任意の数の段階がこの方式で接続され得る。第１の段階１００が詳細に示され、アナログ入力電圧Ｖｉｎに接続され、（「フラッシュ」としても知られる）ＡＤＣ１０および複式デジタルアナログ変換器（ＭＤＡＣ）５０を含む。ＭＤＡＣ５０は、デジタルアナログ変換器（ＤＡＣ）２０および増幅器３０を含む。Ｖｉｎは、ＤＡＣ２０へのデジタル入力を生成するためにＡＤＣ１０に入力され、次いで、それは、ＡＤＣ１０のデジタル出力をアナログ信号に変換し戻す。次いで、ＤＡＣ２０のアナログ出力は、剰余信号を取得するためにＶｉｎから減算され、次いで、その剰余信号は、次の段階、すなわち、段階１１０への入力としてアナログ出力電圧ＶＯを生成するために増幅器３０に入力される。段階１００／１１０／１２０は、Ｖｉｎのアナログデジタル変換を行うために、次の段階の入力になる１つの段階のアナログ出力を伴う、類似の構成要素を含み得る。しかしながら、ＡＤＣの最終出力は、例えばＡＤＣ１０の出力から直接的に、生成され得るデジタル信号であるので、最終段階、すなわち、段階１２０は、ＤＡＣまたは増幅器を含み得ない。

シングルチャネルＡＤＣでは、１組のキャパシタが、サンプル局面の間に入力信号源によって充電され得、次いで、保持（増幅）局面の間に参照電圧源に接続されるようにスイッチングされ得る。キャパシタが、次のサンプル局面の間に入力信号源にスイッチングし戻されると、キャパシタ上に蓄積された残余電荷は、このサンプル局面における入力信号源の値の上に重畳されることになり得る。この「キックバック」の一部は、このサンプリング局面の最後において入力ネットワークによってサンプリングされ得る。キックバックは、ＡＤＣに導入し戻される電荷の量が、入力の値の線形関数ではないという点で、非直線性である。それ故、例えば入力値をスケーリングすることによって、入力値だけを使用してキックバックについて補正することは不可能である。

キックバックはまた、マルチチャネルまたはインターリーブド設定における悪影響を有し得、信号対雑音比（ＳＮＲ）とスプリアスフリーダイナミックレンジ（ＳＦＤＲ）の両方における性能劣化、ならびに積分非直線性（ＩＮＬ）の跳ね上がりが原因で小信号直線性における劣化をもたらす。２種類のキックバックが、交差結合に起因して生じることがある。第１の種類は、別のチャネルのサンプリングキャパシタンスの上に伝達される１つのチャネルのキャパシタンス上でサンプリングされた入力信号に起因するキックバックである。第２の種類は、別のチャネルのサンプリングキャパシタに伝達されるＤＡＣ２０のキャパシタ上の電荷に起因するキックバックである。これは、例えば、ＤＡＣ２０におけるキャパシタがまた、他のチャネルのためのサンプリングキャパシタとして使用され、他のチャネルによるサンプリングの前に再設定されないときに、生じ得る。

ＤＡＣキャパシタの共有に加えて、チャネルに沿う他の位置において、増幅器およびキャパシタなどの構成要素の共有はまた、結合を生む可能性がある。例えば、増幅器３０は、チャネル１０５における第１の段階１００とチャネル２０５の第１の段階２００との間で共有され得る。別の例では、第１のチャネル１０５における第１の段階１００の増幅器３０におけるフィードバックキャパシタは、第２のチャネル２０５における第１の段階２００の増幅器と共有され得る。このことは、共有された構成要素の使用法がチャネル間で交替されるという理由で、可能である。それ故、チャネル１０５／２０５は、上記キックバック効果に加えて、記憶効果が生み出されるように、共有された構成要素によって結合され得、その記憶効果において、１つのチャネルにおける前のサンプルは別のチャネルの現在のサンプルに悪影響を及ぼし、ＳＮＲ、ＳＦＤＲおよび小信号直線性を低減する段階間誤差を導く。

インターリーブドＡＤＣでは、交差結合効果は、インターリーブ可能なチャネルの数をわずか２つに制限し得る。２つのインターリーブドチャネルを用いて、チャネルは、部分的に重複するサンプルが生じないように、交互の時間周期の間にサンプリングを行う。しかしながら、３つ以上のインターリーブドチャネルを用いると、サンプルは、部分的に重複し得、サンプリングの間に生じるグリッチ（例えば、キックバック）をもたらす。それ故、動作は、入力が任意の特定チャネル上でサンプリングされる間にチャネルのスイッチングが行われないように制限されることを要求され得る。

マルチチャネルＡＤＣでは、構成要素は、通常、共有されない。しかしながら、チャネル間交差結合は、他の結合機構によって依然として生じる可能性がある。例えば、交差結合は、複数チャネルが同じ基板または回路板上に位置するとき、接地などの共通参照信号に接続されるとき、または互いにごく近接に位置するときに生じ得る。交差結合効果は、（チャネルの出力は通常独立しているので）インターリーブドＡＤＣと比較して深刻ではないが、性能は、依然として著しく影響を及ぼされ得る。

本発明の実施形態例は、複数のチャネルを有する回路のチャネル間結合の低減をもたらす。

本発明の実施形態例は、ランダムに決定された量のディザを複数のチャネルを有する回路の第１のチャネルに導入することと、ディザの導入後に、複数のチャネルにおける第２のチャネルの出力信号を取得することと、を含む方法に関する。方法は、導入されたディザと出力信号との間の相関の度合いを示す相関値を決定することと、第１のチャネルとの交差結合に起因して第２のチャネルに印加される電荷の量を低減することと、を更に含み、低減の量は、相関値の関数として計算される。

本発明の実施形態例は、導入回路、検出回路、相関回路および補正回路を含む装置に関する。導入回路は、ランダムに決定された量のディザを複数のチャネルを有する回路の第１のチャネルに導入する。検出回路は、ディザが導入された後、複数のチャネルにおける第２のチャネルの出力信号を取得する。相関回路は、導入されたディザと出力信号との間の相関の度合いを示す相関値を決定する。補正回路は、第１のチャネルとの交差結合に起因して第２のチャネルに印加される電荷の量を低減し、低減の量は、相関値の関数として計算される。

図１は、従来のパイプライン型ＡＤＣのブロック図を示す。 図２は、本発明に係る結合の低減のための例示的なシステムを示す。 図３は、本発明に係る結合の低減のための例示的な方法を示す。

本発明は、複数のチャネルを有する回路におけるキックバックおよび記憶を低減するためのシステムならびに方法に関するものである。

図２は、本発明に係る例示的なシステム１５０を示す。システム１５０は、結合低減回路３００に加えて、上記したようなチャネル１０５／２０５を含み得る。低減回路３００は、ディザ導入回路３１０、検出回路３２０、相関回路３３０、および補正回路３４０を含み得る。

ディザ導入回路３１０は、ディザを生成し、各チャネルにおける１つ以上の位置に導入するための回路配列を含み得る。一実施形態では、低減回路３００は、アナログ電圧信号としてディザを各チャネル１０５／２０５の各段階における選択された位置に導入するための接続部２７を含み得る。ディザは、以下に説明されるように、所定電圧範囲内でランダム電圧として生成され得、各段階における適切な導入位置に印加され得る。所定電圧を生成し印加する任意の方法は、ディザを提供するために使用され得る。例えば、疑似ランダムデジタル数が、スイッチドキャパシタネットワークを使用してディザ電圧を生成するために使用され得る。次いで、ディザは、各段階におけるサンプリングキャパシタと並列に（例えば、各ＤＡＣ２０に位置するサンプリングキャパシタにおいて）接続された１つ以上のキャパシタ経由で導入され得る。他の導入方法もまた可能である。

結合低減回路３００は、パイプラインによって生成されたデジタルビットを処理するための回路を含み得る。パイプラインは、異なる段階からビットを生成し、また、適切な回路を使用してそれらのビットを適切に組み合わせることによって、デジタル表現が、パイプラインにおける任意の点でのアナログ信号について構成され得る。それ故、回路３００は、各チャネル１０５／２０５の全体出力（例えば、最終段階の出力）および／または各段階の出力（例えば、最終段階を除いた各段階によって生み出されたアナログ電圧ＶＯ）を受信するための回路配列を含み得る。一実施形態では、低減回路３００は、各段階のデジタル出力を検出するための接続部２９を含み得る。各段階からの出力は、例えばコンストラクタ回路を使用して、組み合わされ得、各チャネル１０５／２０５の出力、すなわち、デジタル化したバージョンのアナログ入力Ｖｉｎ１またはＶｉｎ２を表現する単一のデジタル数を生成する。このように、回路３００は、全チャネル出力と個々のＶＯ出力の両方を取得し得る。全てのＡＤＣはデジタル出力を提供するので、追加的な検出回路は必要とされ得ず、例えば、検出回路３２０は、既存のハードウェアを含み得る。

代替の実施形態では、パイプラインによって生成されたデジタルビットを処理するための回路、例えば、コンストラクタ回路は、回路３００の外側に位置し得る。従来のＡＤＣは、コンストラクタ回路を含むことが多く、そのコンストラクタ回路は、本発明の実施形態に係る結合低減回路を用いる使用に容易に適合され得る。

相関回路３３０は、検出回路３２０から各チャネルの出力を受信し得、ディザを出力に相関させ得る。相関は、任意の統計的相関技法を使用して実現され得る。一実施形態において、使用される相関技法は、最小二乗平均（ＬＭＳ）である。ＬＭＳアルゴリズムを適用して、相関回路３３０は、導入されたディザとチャネル出力との間の（例えば、結合に起因する）相関のレベルを示す利得係数ＧＣ（あるいは、結合係数として本明細書において呼ばれる）を決定し得る。

補正回路３４０は、結合効果を低減するためにチャネル出力を修正するための回路を含み得る。補正回路３４０は、結合効果ならびにディザの導入自体から結果としてもたらされる効果について補正する補正値を記憶するためのメモリを含み得る。例えば、第１の補正値は、ディザの導入によって引き起こされたキックバックに対応し得、一方で、第２の補正値は、前のサンプルからの入力信号によって引き起こされたキックバックに対応し得る。補正回路３６０は、補正のために選択されたチャネルの出力から補正値を減算するデジタル減算器として実装され得る。

次に、結合効果を低減するための例示的な方法４００が、図３を参照にして記載されることになる。方法４００は、ステップ４１０で開始し得、ここで、ディザが生成され導入される。本発明の例示的な実施形態によれば、インターリーブドおよびマルチチャネルＡＤＣにおけるキックバックは、害をもたらす（ｏｆｆｅｎｄｉｎｇ）チャネルにおける位置に対応する適切な位置にディザを導入することによって低減され、次いで、害をもたらされる（ｏｆｆｅｎｄｅｄ）チャネルにおける位置でディザを検出する。例えば、ディザは、第１の段階フラッシュ（例えば、ＡＤＣ１０）においてまたは第１の段階フラッシュと第１の段階ＭＤＡＣ（例えば、ＤＡＣ２０への入力）の両方において導入され得る。ディザが、ＭＤＡＣとフラッシュの両方に導入されるとき、ディザ値は、類似の値であり得るが、そうである必要はない。例えば、ディザ値が同一である必要がない限り、互いの特定範囲内であるディザ値を選択することは有利であり得る。ディザが、ＭＤＡＣおよびフラッシュのうちの１つだけに導入されるとき、それは、ＭＤＡＣ増幅器の利得（すなわち、段階間利得）を測定する。それがＭＤＡＣとフラッシュの両方に導入される場合、それは、ＭＤＡＣ増幅器の利得だけではなく、入力が参照されるとき、全段階（またはＡＤＣ）の利得を測定する。したがって、段階間の利得誤差を結果としてもたらす結合は、ディザをＭＤＡＣまたはフラッシュに導入することによって、しかしながら両方には導入しないことによって、低減され得る。一方で、全利得誤差（すなわち、入力における誤差）として現れる結合は、ディザをＭＤＡＣおよびフラッシュの両方に導入することによって低減され得る。

ディザは、ランダムに決定された電圧Ｖｄの形態で導入され得、それは、（複数の）害をもたらす位置で既存電圧の上に重畳される。次いで、導入されたディザの効果は、別のチャネルの出力で（例えば、チャネル２０５の出力で）検出され得る。「害をもたらす」チャネルおよび「害をもたらされる」チャネルの役割は、各チャネルが、その特定チャネルから起こる交差結合効果の補正のために選択される機会があるように、交替され得る。一実施形態では、１つのチャネルが、害をもたらすものであるように選択され、各追加的チャネルが、選択され、次いで、害をもたらされる。追加的チャネルの全てが一旦選択され、試験されると、異なるチャネルが、次の害をもたらすものであるように選択され、試験は、害をもたらすものと害をもたらされるものの両方から見て各チャネルが解析されるまで繰り返される。

ステップ４１２では、害をもたらされるチャネルの出力が取得され得る。出力は、検出回路３２０を使用して取得され得る。

ステップ４１４では、害をもたらされるチャネルの出力は、利得係数を決定するためにディザに相関させられ得る。低減回路３００がキックバック効果について補正するように構成される場合、相関は、以下のようにＬＭＳアルゴリズムを使用して実現され得る。

Ｇｃ（Ａ、Ｂ）ｎ＋１＝Ｇｃ（Ａ、Ｂ）ｎ−μ＊Ｖｄ（Ｂ）＊［Ｖｄ（Ｂ）＊Ｇｃ（Ａ、Ｂ）ｎ−Ｖｉｎ（Ａ）］、

ここで、μは、ＬＭＳステップサイズ定数であり、Ｖｄ（Ｂ）は、チャネルＢに導入されるディザであり、Ｖｉｎ（Ａ）は、チャネルＡの全出力（すなわち、チャネルＡにおける第１の段階に入力されるデジタル化されたバージョンのアナログ入力信号Ｖｉｎ）であり、また、Ｇｃ（Ａ、Ｂ）は、ＡＤＣがインターリーブされるとき、チャネルＢ上のサンプルは、チャネルＡの出力における信号に関して（例えば、前の時間周期に存在する）時間内にシフトされ得ることを考慮した、チャネルＢ（害をもたらすもの）からチャネルＡ（害をもたらされるもの）への利得係数である。換言すれば、Ｖｉｎ（Ａ）は、Ｖｄ（Ｂ）の交差結合効果が、チャネルＡにおける害をもたらされる位置で観察可能であることを予想されるときに対応する時間に取得される。ディザが、ただ１つの位置（例えば、ＭＤＡＣまたはフラッシュ）に導入されるとき、Ｖｄ（Ｂ）は、その位置に印加された電圧のデジタル値に等しい。ディザが、２つ以上の位置に導入されるとき、Ｖｄ（Ｂ）は、印加された電圧の全てのデジタル和に等しい。

低減回路３００が、記憶効果について補正するように構成されるとき、相関は、以下のようにＬＭＳアルゴリズムを使用して実現され得る。

Ｇｅ（Ａ、Ｂ）ｎ＋１＝Ｇｅ（Ａ、Ｂ）ｎ−μ＊Ｖｄ（Ｂ）＊［Ｖｄ（Ｂ）＊Ｇｅ（Ａ、Ｂ）ｎ−ＶＯ（Ａ）］、

ここで、ＶＯ（Ａ）は、チャネルＡにおける害をもたらされる位置に対応する特定段階のＶＯ出力のデジタル値であり、Ｖｄ（Ｂ）は、共有された構成要素の位置（例えば、ＶＯ（Ａ）がそこから取得されるものと同じ段階）でチャネルＢに導入されるディザのデジタル値であり、Ｇｅ（Ａ、Ｂ）は、ＡＤＣがインターリーブされるとき、チャネルＢ上のサンプルが、チャネルＡにおける対応する段階の出力での信号に関して時間内にシフトされ得ることを考慮した、ＶＯ（Ａ）が取得される段階の出力でのチャネルＢからチャネルＡへの利得係数である。

４１６では、補正信号が、ステップ４１４において決定された利得係数の関数として害をもたらされたチャネルに印加される。上述のように、補正信号は、導入されたディザに起因する結合効果に対応する構成要素、ならびに入力サンプリングに起因する結合効果に対応する構成要素を含み得る。

先出の明細書において、本発明は、それの特定の実施形態例を参照にして記載された。しかしながら、様々な修正や変更が、以下の特許請求の範囲に規定されるような本発明のより広い趣旨や範囲から逸脱することなく、それになされ得ることは明らかであろう。例えば、ディザは、任意の特定回路位置に導入され得、それの効果は、それらの２つの位置の間の結合係数を捕えるために任意の他の回路位置で検出された。したがって、本発明は、インターリーブドおよびマルチチャネルＡＤＣに関して記載されたが、様々な実施形態が、複数のチャネルを有する任意の回路における結合を低減するために適合され得る。その上、任意の２つの位置の間の任意の結合は、低減され得る。更に、相関は、Ｖｄの代わりに高次の項（例えば、Ｖｄ２、Ｖｄ３、Ｖｄ４など）を用いることによって、高次の効果について補正し得る。本明細書に記載された実施形態は、様々な組み合わせにおいて互いと組み合わされ提示され得る。したがって、明細書および図面は、限定する意味ではなくて例示するものとしてみなされる。

３００ 結合低減回路
３１０ ディザ導入回路
３２０ 検出回路
３３０ 相関回路
３４０ 補正回路

Claims (20)

1. ランダムに決定された量のディザを複数のチャネルを有する回路の第１のチャネルに導入することと、
   前記ディザを導入した後に、前記複数のチャネルにおける第２のチャネルの出力信号を取得することと、
   前記導入されたディザと前記出力信号との間の相関の度合いを示す相関値を決定することと、
   前記第１のチャネルとの交差結合に起因して前記第２のチャネルに印加される電荷の量を低減することと、を含み、前記低減の量は、前記相関値の関数として計算される、方法。
2. 前記ディザは、ランダムに生成されたデジタル数の関数として導入される、請求項１に記載の方法。
3. 前記ディザは、ランダムに生成された電圧を前記第１のチャネルにおける既存の電圧信号の上に重畳することによって導入される、請求項１に記載の方法。
4. 前記低減の前記量は、
   前記第１のチャネルにおける入力信号のサンプリングによって印加される電荷の量と、前記ディザの前記導入によって印加される電荷の量と、の２つの構成要素を使用して計算される、請求項１に記載の方法。
5. 各チャネルは、アナログデジタル変換器におけるマルチ段階パイプラインであり、
   前記ディザは、前記第１のチャネルの選択された段階におけるデジタルアナログ変換器（ＤＡＣ）構成要素と、前記選択された段階におけるフラッシュ構成要素と、の少なくとも１つに導入される、請求項１に記載の方法。
6. 各チャネルは、アナログデジタル変換器におけるマルチ段階パイプラインであり、
   少なくとも１つの構成要素が、前記第１のチャネルと前記第２のチャネルとの間で共有され、
   前記ディザは、前記第１のチャネルの選択された段階におけるデジタルアナログ変換器（ＤＡＣ）構成要素と、前記選択された段階におけるフラッシュ構成要素とのうちの１つだけに導入される、請求項１に記載の方法。
7. 前記少なくとも１つの構成要素は、増幅器およびサンプリングキャパシタの少なくとも１つを含む、請求項６に記載の方法。
8. 前記第１のチャネルと前記第２のチャネルとの少なくとも１つの代わりに前記複数のチャネルにおける異なるチャネルを用いる間に、請求項１の前記のステップを繰り返すことを更に含む、請求項１に記載の方法。
9. 前記繰り返すことは、前記複数のチャネルにおける各チャネルが、導入のためにならびに低減のために選択されるまで継続される、請求項８に記載の方法。
10. 前記相関値は、最小二乗平均（ＬＭＳ）アルゴリズムを使用して決定され、そのアルゴリズムにおいて、前記ディザの２次または高次の項が、前記出力信号に相関させられる、請求項１に記載の方法。
11. ランダムに決定された量のディザを複数のチャネルを有する回路の第１のチャネルに導入する導入回路と、
    前記ディザが導入された後に、前記複数のチャネルにおける第２のチャネルの出力信号を取得する検出回路と、
    前記導入されたディザと前記出力信号との間の相関の度合いを示す相関値を決定する相関回路と、
    前記第１のチャネルとの交差結合に起因して前記第２のチャネルに印加される電荷の量を低減する補正回路であって、前記低減の量が、前記相関値の関数として計算される、補正回路と、を備える、装置。
12. 前記ディザは、ランダムに生成されたデジタル数の関数として導入される、請求項１１に記載の装置。
13. 前記ディザは、ランダムに生成された電圧を前記第１のチャネルにおける既存の電圧信号の上に重畳することによって、導入される、請求項１１に記載の装置。
14. 前記低減の前記量は、
    前記第１のチャネルにおける入力信号のサンプリングによって印加される電荷の量と、前記ディザの前記導入によって印加される電荷の量と、の２つの構成要素を使用して計算される、請求項１１に記載の装置。
15. 各チャネルは、アナログデジタル変換器におけるマルチ段階パイプラインであり、
    前記ディザは、前記第１のチャネルの選択された段階におけるデジタルアナログ変換器（ＤＡＣ）構成要素と、前記選択された段階におけるフラッシュ構成要素とのうちの少なくとも１つに導入される、請求項１１に記載の装置。
16. 各チャネルは、アナログデジタル変換器におけるマルチ段階パイプラインであり、
    少なくとも１つの構成要素は、前記第１のチャネルと前記第２のチャネルとの間で共有され、
    前記ディザは、前記第１のチャネルの選択された段階におけるデジタルアナログ変換器（ＤＡＣ）構成要素と、前記選択された段階におけるフラッシュ構成要素とのうちの１つだけに導入される、請求項１１に記載の装置。
17. 前記少なくとも１つの構成要素は、増幅器およびサンプリングキャパシタのうちの１つである、請求項１６に記載の装置。
18. 前記第１のチャネルと前記第２のチャネルとのうちの少なくとも１つの代わりに前記複数のチャネルにおける異なるチャネルを用いる間に、ディザの導入、前記出力信号の取得、前記相関値の決定、および前記第２のチャネルに印加される前記電荷の量の低減が、繰り返される、請求項１１に記載の装置。
19. 前記繰り返すことは、前記複数のチャネルにおける各チャネルが、導入のためにならびに低減のために選択されるまで継続される、請求項１８に記載の装置。
20. 前記相関値は、最小二乗平均（ＬＭＳ）アルゴリズムを使用して決定され、そのアルゴリズムにおいて、前記ディザの２次または高次の項が、前記出力信号に相関させられる、請求項１１に記載の装置。

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