JP2014517618A - 分解能検出器および可変ディザを含むａｄｃ - Google Patents

Abstract

分解能検出器は、ＡＤＣの生デジタル出力における未分解ビットを識別するために、ＡＤＣと併せて使用され得る。ＡＤＣにより適切に分解されたビットは、時間制限または他の理由により分解が成功しなかったビットと区別され得る。分解が成功しなかった各ビットは、分類され、未分解ビットと呼ばれ得る。サンプリングサイクルにおいて検出された任意の未分解ビットが存在する場合、ディザは、そのサイクルにおける未分解ビットを補正するために、生デジタル出力に組み込まれ得る。ディザは、処理済みデジタル出力コードにおける任意の欠落コードを排除するために、ＡＤＣの生デジタル出力に加えられ得るか、またはディザは、処理済みデジタル出力を生成するために、生デジタル出力における未分解ビットと置換され得る。

Description

関連出願の相互参照
本出願は、２０１１年６月６日に出願された米国仮特許出願第６１／４９３，８９２号の、３５合衆国法典§１１９（ｅ）に基づく利益を主張し、この仮特許出願の内容は、参照によりその全体が本明細書に組み込まれる。

アナログ−デジタル変換器（ＡＤＣ）は、アナログ信号をサンプリングし、その信号を、信号の電圧を表すデジタルコードに変換する。ＡＤＣは、典型的には、サンプリングおよび変換が発生するレートを制御する外部クロック信号によって駆動される。典型的には、クロック速度と分解能との間にはトレードオフが存在し、より高い帯域幅のアナログ信号に対応するようにＡＤＣのクロックレートが増加するにつれて、ＡＤＣが新しいサンプルを変換する時間が少なくなり、これにより分解能が低下し得る。

この分解能の低下は、アナログサンプルをデジタル出力ビットのフルセットに変換するのに必要な時間が不足することから引き起こされ得る。ＡＤＣ出力コードにおける分解能およびデジタルビットの数が増加するにつれて、アナログ入力信号がデジタルコード遷移エッジにより近くなるという可能性も高まる。各ビットを変換するのに必要な時間量は、ビット毎およびサイクル毎に変動し得る。例えば、サンプルされた信号値が遷移エッジにより近いほど、分解に多くの時間が必要とされ得る。これらの要因の各々は、所定のクロックサイクルで分解されるビットの数に影響を及ぼし得る。

したがって、ＡＤＣにおいてクロックレートが増加するにつれて、出力分解能は、典型的には、減少する。いくつかの事例では、クロックレートは、デジタル出力ビットのフルセットを分解するのに十分な時間をＡＤＣに提供しない場合がある。これらの事例では、所定のサンプリングサイクルにおけるデジタルコードの最下位ビットのうちの１つ以上は、分解されない場合があり、結果として、図３Ａに示すように欠落コードが生じ得る。デジタル出力ビットのフルセットを分解する十分な時間がＡＤＣにないため、製造者会社は、ＡＤＣ出力がいかなる欠落コードも確実に含まないようにするために、意図的にＡＤＣクロックレートを下げることができる。

アナログ画像センサデータのデジタルコードへの変換等のいくつかの事例では、これらの欠落コードは、デジタルコードで表される利用可能な色の数を減少させる場合がある。これにより、異なる画素間の色の移行がよりシャープになり、かつよりスムーズでなくなる場合がある。加えて、撮像システムでは、画像センサが取り込んだ詳細レベルが増加するにつれて、ノイズ閾値が増加し得る。したがって、より大きな画像信号入力は、画質に悪影響を及ぼさずに、処理された画像における追加のノイズに対応することができ得る。
したがって、より速いクロックレートでＡＤＣを動作させると同時に、いくつかのビットが分解されていなくても欠落コードを減少させる必要性がある。

特許請求の範囲に記載の手段によって、従来技術の課題を解決する。

本発明の実施形態における例示的ブロック図である。 本発明の異なる実施形態における例示的ブロック図である。 本発明のある実施形態における例示的プロセスを示す図である。 トライアル周期毎に２つのＬＳＢが未分解であり、それにより欠落コードをもたらすときの、Ｖ_ＩＮの出力コードに対する例示的相関を示す図である。 図３Ａの使用事例におけるランダムディザの適用を示す図である。 ある実施形態における、図３Ａに示す生デジタル出力に加えられたガウス形状ディザを示す図である。 処理済みＡＤＣ出力信号における未分解ビットを置換するためにディザが使用され得るある実施形態を示す図である。 図５Ａにおいて使用される入力に基づいて、ディザが使用されない例示的出力を示す図である。 本発明の実施形態が使用され得る例示的デバイスを示す図である。

ある実施形態では、分解能検出器は、ＡＤＣの生デジタル出力における未分解ビットを識別するために使用され得る。検出器は、ＡＤＣにより適切に分解されたビットと、時間制限または他の理由により分解が成功しなかったビットとを区別し得る。分解が成功しなかった各ビットは、分類され、かつ未分解ビットと呼ばれ得る。

サンプリングサイクルにおいて検出された任意の未分解ビットが存在する場合、そのサイクルにおいて未分解ビットを説明するＡＤＣの処理済みデジタル出力を生成するために、ディザが、生デジタル出力に組み込まれ得る。ディザは、例えば、処理済みデジタル出力コードにおける任意の欠落コードを排除するために、ＡＤＣの生デジタル出力に加えられ得るか、またはディザは、処理済みデジタル出力を生成するために、生デジタル出力における未分解ビットと置き換わり得る。

ディザの大きさは、識別された未分解ビットの重要性に比例して変動し得る。例えば、ビットｍがＡＤＣによって未分解である場合、少なくとも２＾（ｍ＋１）−１ＡＤＣコードの大きさを有するディザが、この未分解ビットｍを説明するために生成され得る。いくつかの実施形態では、ディザの大きさは、２＾（ｍ＋１）−１ＡＤＣコードを上回るように選択され得る。少なくとも２＾（ｍ＋１）−１ＡＤＣコードの大きさを有するディザを選択することによって、処理済みＡＤＣ出力が、十分なサンプルサイズを与えられた欠落コードを含有しないことが確実になり得る。ディザの大きさが２＾（ｍ＋１）−１ＡＤＣコードを下回る場合、サンプルサイズに関係なく、少なくとも１つのＡＤＣコードが依然として処理済みＡＤＣ出力から欠落し得る。ディザは、ランダムに生成されたデータまたは疑似ランダムに生成されたデータを含み得る。ディザは、一様分布関数、ガウス分布関数、三角分布関数、または他の分布関数等の、特定の分布関数を満たすように選択され得る。

未分解ビットの重要性は、分解能検出器によって決定され得、分解能検出器は、未分解のままの各サイクルにおける特定のビットを識別し得る。前述のように、ディザは、例えば、最終の処理済みＡＤＣ出力を生成するように、任意の欠落コードを補充するため、また生デジタル出力における未分解ビットの代替として使用されるために、ＡＤＣの生デジタル出力に加えられ得る。

上述のように、未分解ビットを識別するための分解能検出器と、未分解ビットを説明するためのディザとの両方を使用することによって、Ｎビットのうちのいくつかが分解されない場合であっても、より高速のサンプリング速度で動作するＮビットＡＤＣにおけるＮビット線形性が可能になり得る。さらに、ディザはＡＤＣにより適切に分解されたビットのＡＤＣ出力コードに影響を及ぼさずに、単に、未分解ビットを説明するために、選択的に加えられ得る。

また、分解能検出器は、ビットエラーも検出し得る。例えば、差動ＳＡＲ ＡＤＣにおいて、ＡＤＣは、２つの信号線のうちの各々について別々のデジタルコードを出力し得る。理想的には、正極側のＤＡＣに適用される出力コードは、負極側のＤＡＣに適用されるものとは反対の極性を有するべきである。したがって、両方のＤＡＣが、特定のビットに適用される同じコードを有する場合、エラーが推測され、ビットには、未分解としてフラグが付けられ得る。

また、分解能検出器は、フラッシュＡＤＣにおいてビットエラーを検出し得る。例えば、フラッシュＡＤＣでは、ＡＤＣは、分解されたビットを識別するために、サーモメータコードを出力し得る。サーモメータコードは、ＡＤＣにおける静的または動的比較器エラーにより引き起こされ得るバブルを含み得る。例えば、３ビットフラッシュＡＤＣの出力コードが「１０１１０００」である場合、分解能検出器は、一番左の「０」が誤りであることと、潜在的に、一番右の「１」も誤りであることとを検出し得る。次に、これらのビットの全ては、ディザに置換され得る。

図１Ａは、本発明のある実施形態の第１の例示的ブロック図１００を示す。アナログ電圧１１０は、外部クロック信号１２５に連結され得るＮビットＡＤＣ１２０に入力され得る。ＡＤＣ１２０のデジタル出力１２８は、ＡＤＣの出力１２８をディザ１４５と組み合わせ得る加算器回路１５０に連結され得る。ディザ生成器１４０は、適切に分解されなかった生 ＡＤＣ出力１２８におけるデジタルビット１３５を識別する分解能検出器１３０に応答して、ディザ１４５を生成し得る。

また、ＡＤＣ１２０は、ビットがＡＤＣ１２０によって適切に分解されたか否かに関するフラグ信号１２７または他の標示も出力し得る。フラグ信号１２７は、ＡＤＣ１２０が特定のビットを分解する時間が十分になかった場合、またはビットが不正確に分解された場合にＡＤＣ１２０によって出力され得る。フラグ信号１２７は、ＡＤＣコード１２８とともに、分解能検出器１３０に送信され得、分解能検出器１３０は、適切に分解されなかった生 ＡＤＣ出力における特定のビットを識別するために使用され得る。

特定の未分解ビットが識別されると、分解能検出器１３０は、ビットの重要性に比例してディザ１４５を生成するために、障害信号１３５をディザ生成器１４０に送信し得る。例えば、ある実施形態では、ビットｍが、分解能検出器１３０によって未分解と識別されると、ディザ生成器は、ディザ１４５の２＾（ｍ＋１）−１コードを生成し得る。ディザを生成するために、異なるスケーリング関数および分布関数を使用してもよい。例えば、一様分布関数、三角分布関数、またはガウス式分布関数を使用してもよい。

図１Ｂは、本発明のある実施形態の第２の例示的ブロック図１７０を示す。本例では、トライアルが完了し、かつビットの分解が成功するたびに、ＡＤＣ１２０は、ビット分解能トライアル完了信号１３１を計数器１３２に出力し得る。いくつかの事例では、フラグ信号１２７も、トライアルが成功して完了したか否かを示してもよく、これらの事例では、フラグ信号１２７も、ビットトライアル完了信号１３１として使用されてもよい。シフトレジスタまたは他の計数回路を含み得る計数器１３２は、成功して完了したトライアルの数を数え、そのカウント１３３を比較器１３６に出力し得る。比較器１３６は、計数器１３２からのカウント１３３を、トライアルの各々が成功して完了した場合に分解されるべきだったビット１３４の総期待数と比較し得る。いくつかの事例では、ビットの総数１３４は、ＡＤＣ出力コード１２８から計算されてもよいが、他の事例では、ビットの総数１４１は、既定されるか、またはメモリデバイスまたは他のソースから入手されてもよい。

計数器１３２からのカウント１３３をビットの総数１３４と比較した後、比較器１３６は、未分解ビット１３７の量を出力し得る。次に、出力された未分解ビット１３７の数は、ディザ生成器１４０によって使用され、ＡＤＣ 生出力コード１２８に加えられ得る１５０対応する数のディザコード１４５を生成し得る。いくつかの事例では、計数器１３２および／または比較器１３６は、分解能検出器１３０の一部として含まれてもよいが、他の事例では、分解能検出器１３０から分離されてもよい。

ＡＤＣ１２０は、並列比較器を使用してビットを分解してもよい。入力信号がコードステップに近い場合、比較器のうちの１つは、残りの比較器よりもゆっくりと分解し得るため、これにより変動信号変換時間がもたらされ得る。各比較器は、比較器がその決定を完了することができたか否かを示すフラグを含み得る。比較器が、割り当てられた時間内に決定を下すことができない場合、デジタルビットは、ディザと置換され得るか、またはディザは、出力コード１６０に加えられ得る。

図２は、逐次近似レジスタ（ＳＡＲ）ＡＤＣを使用する本発明のある実施形態における、未分解デジタルビットを識別し、かつディザを加えるか否かを決定するための例示的プロセスを示す。図２は、ＡＤＣの１つの変換サイクルを示す。ボックス２０１において、ＮビットＳＡＲ ＡＤＣは、アナログ信号のサンプリングを開始し、トライアル周期中にその信号をデジタルコードに変換し得る。トライアル周期毎に、ＡＤＣは、サンプリングされた信号を、最上位ビットで始まり最下位ビットまで進むデジタルビットに分解し得る。

ボックス２０３において、分解能検出器は、ビット計数器を表す変数ｍを、ＡＤＣが分解可能な最上位ビットＮに設定し得る。次に、インジケータ、この場合では、この最上位ビットＮのフラグフィールドは、ビットＮの分解がまだ成功していないことを示すように設定され得る（図面において、これは、例示的な値１で示される）。

ボックス２０４は、特定の変換サイクルのデジタルビットの分解のためのトライアル周期が終了したか否かを決定するための論理を示す。論理は、所定のサイクルにおいてビットを分解するために割り当てられた周期が終了した場合に、プロセスフローを中断するように構成され得る。ビットを分解するためのトライアル周期が終了した場合、ボックス２０４は、例えば、ビット分解能プロセスにおける中断を示す（プロセスをボックス２１１に向け直すことによって）。この論理は、ボックス２０３、２０５、および２０７に示す論理等の他のプロセスから独立し得る。これにより、ビット分解能プロセスから独立して、いかなる時にもトライアル周期の終了がトリガされることを可能にすることができる。トライアル周期の終了がトリガされると、プロセスは、すぐにボックス２１１に戻り、ディザが加えられるべきか否か、および加えられるべきであれば、どの大きさのディザを加えるべきかを決定し得る。

この最上位ビットＮのフラグフィールドが、ビットＮの分解がまだ成功していないことを示すと（ボックス２０３のように）、ボックス２０５において、ＡＤＣは、ビットＮの分解を開始し得る。

ビットＮの分解が成功すると、ボックス２０７において、フラグフィールドは、適宜変更され得る（例えば、図面では、フラグは、１から０に変更される）。ビットの分解が成功する前にトライアル周期が終了する場合、フラグは、変更されず、ボックス２１３において、ビットＮのためにスケーリングされた適切なディザが加えられ得る。

ボックス２０９において、分解される任意の残りのビットが存在するか否かについて決定され得る。分解されるビットが残っていない場合、ボックス２１１において、全てのフラグビットは、全てのビットが分解されたことを示すために、この事例では０になる。トライアルの終了時に、分解される残りのビットが存在する場合、ボックス２１１において、これらの残りの未分解ビットのうち、分解される最上位ビットが、ディザの大きさを決定するために選択され得る。また、この選択されたビットのためのフラグも、選択されたビットが前に完了していない場合、選択されたビットの分解がまだ成功していないことを示すように設定され得る。

ボックス２０５において、ＡＤＣは、選択されたビットの分解を開始し得、ボックス２０７において、選択されたビットの分解が成功すると、フラグは変更され得る。ボックス２１０において、分解される次のビットのフラグは、次のビットがまだ分解されていないことを示すために、この場合、１に設定され得る。次に、プロセスは、ビットの各々が分解されるまで、またはトライアル周期が終了するまで繰り返し得る。

ビットの全てが分解されると、またはトライアル周期が終了すると、ボックス２１１において、ビットの各々のフラグフィールドは、ビットの全ての分解が成功したか否かを決定するために確認され得る。

ビットの全ての分解が成功した場合、ボックス２１２において、ディザは加えられ得ず、生デジタルＡＤＣ出力は、最終かつ処理済みのＡＤＣ入力を表し得る。

ビットのうちの少なくとも１つの分解が成功しなかった場合、ボックス２１３において、ディザが加えられ得る。ディザは、分解が成功しなかったビットの重要性に応じてスケーリングされ得る。例えば、ある実施形態では、ビットｍが分解能検出器によって未分解であると識別される場合、ディザ生成器は、ディザの２＾（ｍ＋１）−１コードを生成し得る。ディザは、生 ＡＤＣ出力に加えられてもよく、またはディザは、適切に分解しなかったビットの置換として使用されてもよい。

図３Ａは、トライアル周期毎に２つのＬＳＢが未分解であり、それにより欠落コードをもたらすときの、４ビット出力コードに対するＶ_ＩＮの例示的相関を示す。図３Ｂは、図３Ａの使用事例における、図３Ａに示す欠落コードを排除するランダムディザの適用を示す。

２つの最下位ビットが分解されることができなかったため、図３Ａに示すように、生デジタル出力は、１６の値のうち４つの値のみに制限される（出力コード０、４、８、および１２）。これを補正するために、２ビット一様ディザが加えられ、ＡＤＣコードのフルセットが図３Ｂに示すように生成されることを可能にし得る。

実際は、異なる変換動作により、未分解ＬＳＢの数は変動し得る。いくつかのトライアル周期では、ＡＤＣビットのフルセットが分解されてもよく、分解されないビットが存在しなくてもよい。他の周期では、異なる数のＬＳＢが未分解であってもよい。上述のように、未分解であり得るビットの可能性および数は、決定点近くのサンプリングされた値の数が増加するにつれて増加し得る。

図４に示す別の実施形態では、正または負であり得るガウス形状のディザが、図３Ａに示す生デジタル出力に加えられ得る。図面に示すように、ガウスディザは、未分解ビットおよび欠落コードを上回る大きさを有し得る。これにより、より大きいコードステップ間によりスムーズな移行がもたらされ得る。

図５Ａは、処理済みＡＤＣ出力信号における未分解ビットを置換するためにディザが使用され得るある実施形態を示す。図５Ａに示すように、ある実施形態において、アナログ入力信号５０１は、ＡＤＣへの入力として使用され得る。本例では、ＡＤＣは、異なるサンプリングサイクル用の、異なる数のビットを分解することができ得る。本図面は、２０００のサンプリングサイクルの各組に分解されなかったビットの数５０２を示す。例えば、図面に示すように、２０００のサンプリングサイクルの第１の組において、全てのビットが分解され、次に、２０００のサンプリングサイクルの次の組において１つのビットが未分解であり、次に、２０００のサンプリングサイクルの次の組において未分解のビットは無く、次に、２つのビットが未分解であり、そして同じように続く。本図面は、２０００のサンプリングサイクルの各組における未分解ビットの一貫した数を示すが、多くの実施形態において、未分解ビットの数は、サンプリングサイクルによって変動してもよい。

本例では、各サンプリングサイクルにおける未分解ビットは、例えば、式中ビットｍが最上位未分解ビットである関数２＾（ｍ＋１）−１に従って、最大未分解ビットの重要性に比例する大きさを有するディザと置換され得る。処理済み出力５０３は、未分解ビットを置換するディザと組み合わされた生 ＡＤＣ出力を含み得る。出力５０３に示すように、未分解ビットの数が１から８に増加するにつれて、未分解ビットを置換するように加えられるディザの大きさも増加する。したがって、処理済みＡＤＣ出力５０３の異なるセグメントは、ディザを含まなくてもよく（全てのビットの分解が成功したとき）、または未分解ビットの数に比例してディザを含んでもよい（少なくとも１つのビットが未分解のままのとき）。

比較として、図５Ｂは、図５Ａと同じ入力信号５１１および未分解ビット５１２を有するＡＤＣの例示的デジタル出力５１３を示すが、これにはディザは加えられていない。図５Ｂに示すように、欠落コードの数は、未分解ビットの数とともに増加する。

図６は、本発明の実施形態が使用され得る例示的デバイスを示す。例えば、本発明の実施形態は、画像取り込みデバイスから入手したアナログ信号を処理するデバイスにおいて使用され得る。これらの処理デバイスは、デジタルカメラ６１０、コンピュータデバイス６２０、および通信デバイス６３０を含んでもよく、これらの各々は、画像センサまたは他のソースから入手したアナログ信号を処理し得る。デジタルカメラデバイス６１０は、静止カメラおよびビデオカメラの両方を含み得る。

前述の説明は、例示および説明の目的で提示されている。この説明は、包括的はなく、本発明の実施形態を、開示される正確な形式に限定するものではない。修正および変形は、上記教示を考慮して可能であり、または、本発明と一致する実践実施形態から得られてもよい。例えば、説明した実施形態のうちのいくつかは、最終ＡＤＣ出力信号を生成するために、生成されたディザコードを、ＡＤＣの出力に加えてもよいが、他の実施形態では、生成されたディザは、欠落ビットの代わりにＡＤＣ出力に加えられてもよい。他の実施形態では、ディザ生成器は、多数の過去のサンプルを格納してもよく、過去のサンプルは、平均化され、後続の損失ビットが検出されるときに同様のディザを加えるように使用されてもよい。いくつかの実施形態では、ＡＤＣ出力に加えられるディザは、負の値および／または正の値を含んでもよい。

１２０……ＡＤＣ
１３０……分解能検出器
１４０……ディザ生成器
１５０……加算器

Claims (29)

1. アナログ−デジタル変換器（ＡＤＣ）からの出力コードの未分解部分を識別することと、
   前記未分解のコード部分を補正するために、前記ＡＤＣ出力コードにディザを加えることと、
   を含む、方法。
2. 前記出力コードの前記未分解部分は、分解されない前記出力コードの一部分である、請求項１に記載の方法。
3. 前記出力コードの前記未分解部分は、不正確に分解される前記出力コードの一部分である、請求項１に記載の方法。
4. 前記ＡＤＣ出力に含まれる前記ディザの大きさは、前記未分解のコード部分の重要性に比例する、請求項１に記載の方法。
5. 前記ディザの前記大きさは、前記未分解のコード部分における少なくとも各分解不可能コード値を包含するように選択される、請求項４に記載の方法。
6. 前記ディザは、適切に分解された部分の前記出力コードに影響を及ぼさずに、前記未分解のコード部分を補正するように加えられるだけである、請求項１に記載の方法。
7. 前記未分解のコード部分は、前記ディザを前記ＡＤＣ出力に加えるように、前記ディザと置換される、請求項１に記載の方法。
8. 前記ＡＤＣ出力に加えられる前記ディザを生成することをさらに含む、請求項１に記載の方法。
9. 前記ディザは、疑似ランダムに生成される、請求項８に記載の方法。
10. 前記ディザは、分布関数に従って生成される、請求項８に記載の方法。
11. 前記分布関数は、ガウス分布関数である、請求項１０に記載の方法。
12. 前記分布関数は、一様分布関数である、請求項１０に記載の方法。
13. 前記分布関数は、三角分布関数である、請求項１０に記載の方法。
14. 前記生成されたディザは、少なくとも（２^{（ｍ＋１）}−１）ＡＤＣコードの大きさを有し、ｍは、前記未分解のコード部分における未分解ビットの重要性を表す、請求項８に記載の方法。
15. 前記出力コードの前記未分解部分を識別するために、ビットを分解することを開始するときに第１の値にフラグを設定することと、前記ビットの分解が完了したときに前記フラグを第２の値に設定することと、をさらに含む、請求項１に記載の方法。
16. 前記出力コードの前記未分解部分を識別するために、分解される前記ビットの重要性を識別することをさらに含む、請求項１５に記載の方法。
17. アナログ画像信号を画像取り込みデバイスから前記ＡＤＣに供給することと、
    前記未分解のコード部分を補正するために前記加えられたディザを有する前記ＡＤＣ出力から、デジタル画像出力を生成することと、
    を含む、請求項１に記載の方法。
18. アナログ信号をデジタルコードに変換するためのアナログ−デジタル変換器（ＡＤＣ）と、
    前記ＡＤＣの出力における未分解ビットを識別するための分解能検出配置と、
    前記未分解ビットを補正するために前記ＡＤＣ出力にディザを含めるためのディザ配置と、
    を備える、回路。
19. 前記分解能検出配置は、前記未分解ビットの重要性を識別し、前記ディザ配置は、前記未分解ビットの前記識別された重要性に比例して、前記ディザを生成する、請求項１８に記載の回路。
20. 前記分解能検出配置は、分解されたビットの数を数えるための計数器と、分解されたビットの前記数えられた数と、ビットの総数とを比較し、かつ前記未分解ビットを識別するために未分解ビットの量を計算するための比較器と、を含む、請求項１８に記載の回路。
21. 前記ディザ配置は、前記ディザを前記ＡＤＣ出力に含めるために、前記ディザを前記ＡＤＣ出力に加える、請求項１８に記載の回路。
22. 前記ディザ配置は、前記ディザを前記ＡＤＣ出力に含めるために、前記ＡＤＣ出力における前記未分解ビットを、前記ディザと置換する、請求項１８に記載の回路。
23. 前記分解能検出配置は、差動逐次近似レジスタ（ＳＡＲ）ＡＤＣにおける真補数制御信号を比較し、反対ではない極性を有する前記真補数制御信号における対応するビットを未分解ビットとして指定する、請求項１８に記載の回路。
24. 前記分解能検出配置は、フラッシュＡＤＣのサーモメータコード出力におけるバブルを識別し、前記バブルに関連付けられたビットを前記未分解ビットとして指定する、請求項１８に記載の回路。
25. 前記ＡＤＣは、ビット分解状態信号を前記分解能検出配置に送信し、その信号から、前記分解能検出配置は、前記未分解ビットを識別する、請求項１８に記載の回路。
26. 前記分解能検出配置は、前記未分解ビットの重要性に比例してディザを含めるために、前記ディザ配置に信号を送信する、請求項１８に記載の回路。
27. 画像取り込みデバイスをさらに備え、前記画像取り込みデバイスは、アナログ画像信号を前記ＡＤＣに供給し、前記ＡＤＣ、前記分解能検出配置、および前記ディザ配置は、デジタル画像出力を生成する、請求項１８に記載の回路。
28. 前記画像取り込みデバイスは、デジタルカメラである、請求項２７に記載の回路。
29. 前記画像取り込みデバイスは、コンピュータデバイスに含まれる、請求項２７に記載の回路。