JP2014515828A5

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Publication number: JP2014515828A5
Application number: JP2014505284A
Authority: JP
Filing date: 2012-04-12
Publication date: 2015-05-28
Anticipated expiration: 2032-04-12

Description

図３は、アナログベースバンド回路２１２を更に詳細に図示する。アナログベースバンド回路２１２は、システム２００のためのアナログ平均化及びデジタル化を実行する。アナログベースバンド回路２１６は概して、同相又はＩチャネル３０１、直交又はＱチャネル３０３、クロック回路３０５、及び出力回路３１４を含む。これらのチャネル３０１及び３０３の各々は概して及びそれぞれ、低雑音アンプ（ＬＮＡ）３０２−１及び３０２−２、平均化器３０４−１及び３０４−２、増幅器３０６−１及び３０６−２、及びＡＤＣ３０８−１及び３０８−２を含む。クロック回路３０５は概して、クロック生成器３１０（これはＡＤＣクロック信号ＡＤＣＣＬＫ［Ｌ］及びクリア信号ＣＬＲ［Ｌ］を生成することができる）及びＤＬＬ３１２（これはサンプルクロック信号ＳＡＭＰＬＥＣＬＫ［Ｌ］を生成することができる）を含む。

平均化器３０４−１及び３０４−２（これらは図４及び図５において更に詳細に見ることができる）は概して、スイッチドキャパシタバンク４０２−１〜４０２−Ｒを含み、各バンクが幾つかのブランチ５０２−１〜５０２−Ｊを有する。例えば及び図５に示すように、各ブランチ（これは４０２で示す）はＪ個のブランチを有する。ベースバンド信号ＢＢＱ及びＢＢＩと同様、ブランチ５０２−１〜５０２−Ｊは差動信号を受け取るように配されるが、ブランチ５０２−１〜５０２−Ｊは、シングルエンド信号を受け取るように配されてもよい。これらのブランチ５０２−１〜５０２−Ｊは概して及びそれぞれ、サンプルスイッチＳｌ−１〜ＳＩ−Ｊ及びＳ５−１〜Ｓ５−Ｊ、キャパシタＣｌ−１〜ＣＩ−Ｊ及びＣ２−１〜Ｃ２−Ｊ、クリアスイッチＳ３−１〜Ｓ３−Ｊ及びＳ４−１〜Ｓ４−Ｊ、及び出力スイッチＳ２−１〜Ｓ２−Ｊ及びＳ６−１〜Ｓ６−Ｊを含む。サンプルスイッチＳｌ−１〜Ｓｌ−Ｊ及びＳ５−１〜Ｓ５−Ｊは各々概して、それぞれ、ブランチサンプル信号ＳＡＭＰＬＥ１〜ＳＡＭＰＬＥＬを受け取るようにＤＬＬ３１４のタップに結合される（ここで、サンプルクロック信号ＳＡＭＰＬＥＣＬＫ［Ｌ］は概して、クロック信号ＳＡＭＰＬＥ１〜ＳＡＭＰＬＬで構成される）。また、クリア信号ＣＬＲ［Ｌ］（これは概して、ブランチクリア信号ＣＬＲ１〜ＣＬＲＬを含む）は、キャパシタＣｌ−１〜Ｃｌ−Ｊ及びＣ２−１〜Ｃ２−Ｊを放電するためスイッチＳ３−１〜Ｓ３−Ｊ及びＳ４−１〜Ｓ４−Ｊを作動させることができ、一方、出力スイッチＳ２−１〜Ｓ２−Ｊ及びＳ６−１〜Ｓ６−Ｊは、ＡＤＣクロック信号ＡＤＣＣＬＫ［Ｌ］（これは概して、ブランチ読み出し信号ＡＤＣＣＬＫ１〜ＡＤＣＣＬＫＬを含む）により作動される。

Claims

方法であって、
複数のトランシーバを有するフェーズドアレイからテラヘルツ放射の複数の放射パルスを生成する工程であって、各放射パルスが、走査範囲内に前記フェーズドアレイにより受信されるようにターゲットにより反射されるように構成され、前記走査範囲が複数のサンプリング期間を有するデジタル化ウィンドウを含む、前記生成する工程と、
各放射パルスに対して組み合わせ信号を生成するために、前記トランシーバの各々からの出力信号を組み合わせる工程と、
デジタル化ウィンドウ内に各サンプリング期間に対して平均化された信号を生成するために、前記複数の放射パルスのための前記デジタルウィンドウ内に各サンプリング期間内で前記組み合わされた信号を平均化する工程と、
前記デジタル化ウィンドウ内に各サンプリング期間に対して前記平均化された信号をデジタル化する工程と、
を含む、方法。
請求項１に記載の方法であって、
前記デジタル化ウィンドウが複数のサンプリングインスタントを更に含み、
前記平均化する工程が、
各サンプリングインスタントで複数のスイッチの少なくとも１つを作動させることと、
前記作動されたスイッチに関連付けられるキャパシタを充電することと、
を更に含む、方法。
請求項２に記載の方法であって、
前記デジタル化ウィンドウが、複数のデジタル化ウィンドウからの第１のデジタル化ウィンドウを更に含み、
前記方法が、
前記第１のデジタル化ウィンドウに対して、前記生成、組み合わせ、平均化及びデジタル化する工程を実行する工程と、
前記ターゲットが存在するか否かに基づいて走査し続けるか否かを判定する工程と、
前記ターゲットが存在しない場合に、前記実行する工程を反復する工程と、
を更に含む、方法。
請求項２に記載の方法であって、
前記デジタル化ウィンドウが、複数のデジタル化ウィンドウからの第１のデジタル化ウィンドウを更に含み、
前記方法が、前記複数のデジタル化ウィンドウの各デジタル化ウィンドウに対して、前記生成、組み合わせ、平均化及びデジタル化する工程を実行する工程を更に含む、方法。
装置であって、
ローカル発振器信号とパルス信号とを生成するローカル発振器と、
複数のトランシーバであって、各トランシーバが前記ローカル発振器から前記ローカル発振器信号とパルス信号とを受け取り、各トランシーバが複数の送信サイクルの各送信サイクルに対して出力信号を提供する、前記複数のトランシーバと、
前記トランシーバからの各出力信号から組み合わされた信号を生成し、アナログベースバンド回路を含むレシーバ回路要素であって、前記アナログベースバンド回路が、複数の平均化された信号を生成するためにデジタル化ウィンドウ内に複数のサンプリング期間に対して前記組み合わされた信号を平均化し、前記複数の平均化された信号をデジタル信号に変換する、前記レシーバ回路要素と、
を含む、装置。
請求項５に記載の装置であって、
前記デジタル化ウィンドウが複数のサンプリングインスタントを更に含み、
前記アナログベースバンド回路が、
各サンプリングインスタントで複数のスイッチの少なくとも１つを作動させる手段と、
前記作動されたスイッチに関連付けられるキャパシタを充電するための手段と、
を更に含む、装置。
請求項６に記載の装置であって、
前記デジタル化ウィンドウが、複数のデジタル化ウィンドウからの第１のデジタル化ウィンドウを更に含み、
前記装置が、
前記第１のデジタル化ウィンドウに対して、生成、組み合わせ、平均化及びデジタル化することを実行するための手段と、
前記ターゲットが存在するか否かに基づいて走査し続けるか否かを判定するための手段と、
前記ターゲットが存在しない場合に前記実行することを反復するための手段と、
を更に含む、装置。
装置であって、
ローカル発振器信号とパルス信号とを生成するローカル発振器と、
前記ローカル発振器に結合される分配ネットワークと、
複数のトランシーバであって、各トランシーバが、前記ローカル発振器信号と前記パルス信号とを受け取るように前記分配ネットワークに結合される、前記複数のトランシーバと、
レシーバ回路要素と、
を含み、
レシーバ回路要素が、
各トランシーバに結合される加算回路と、
前記加算回路に結合されるアナログベースバンド回路と、
を有し、
前記アナログベースバンド回路が、複数の平均化された信号を生成するためにデジタル化ウィンドウ内に複数のサンプリング期間に対して前記組み合わされた信号を平均化し、前記複数の平均化された信号をデジタル信号に変換する、装置。
請求項８に記載の装置であって、
前記アナログベースバンド回路が、
クロック回路と、
前記加算回路に結合される低雑音アンプ（ＬＮＡ）と、
前記ＬＮＡと前記クロック回路とに結合される平均化器と、
前記ＬＮＡと前記クロック回路とに結合されるアナログデジタルコンバータ（ＡＤＣ）と、
前記ＡＤＣに結合される出力回路と、
を更に含む、装置。
請求項９に記載の装置であって、
前記ベースバンド回路が、前記平均化器と前記ＬＮＡとの間に結合される増幅器を更に含む、装置。
請求項９に記載の装置であって、
前記平均化器が、各々が前記ＬＮＡに結合され、各々が複数のブランチを含む、複数のスイッチドキャパシタバンクを更に含み、
前記各ブランチが、
前記ＬＮＡに結合され、前記クロック回路により制御される第１のスイッチと、
前記第１のスイッチに結合されるキャパシタと、
前記第１のスイッチと前記キャパシタとに結合され、前記クロック回路により制御される第２のスイッチと、
を含む、装置。
請求項１１に記載の装置であって、
前記クロック回路が、
複数のタップを有する遅延ロックループ（ＤＬＬ）であって、各タップが、前記スイッチドキャパシタバンクの少なくとも１つからの前記ブランチの少なくとも１つからの前記第１のスイッチを制御するように結合される、前記ＤＬＬと、
前記ＡＤＣと、前記スイッチドキャパシタバンクの各々の前記ブランチの各々からの各第２のスイッチとに結合されるクロック生成器と、
を更に含む、装置。
請求項８に記載の装置であって、
前記アナログベースバンド回路が、同相チャネルと直交チャネルとを更に含む、装置。
請求項１３に記載の装置であって、
前記同相チャネルと直交チャネルの各々が、
クロック回路と、
前記加算回路に結合されるＬＮＡと、
前記ＬＮＡと前記クロック回路とに結合される平均化器と、
前記ＬＮＡと前記クロック回路とに結合されるＡＤＣと、
前記ＡＤＣに結合される出力回路と、
を更に含む、装置。
請求項１４に記載の装置であって、
前記同相チャネルと直交チャネルの各々が、前記平均化器と前記ＬＮＡとの間に結合される増幅器を更に含む、装置。
請求項１４に記載の装置であって、
各平均化器が、各々が前記ＬＮＡに結合され、各々が複数のブランチを含む、複数のスイッチドキャパシタバンクを更に含み、
前記各ブランチが、
前記ＬＮＡに結合され、前記クロック回路により制御される第１のスイッチと、
前記第１のスイッチに結合されるキャパシタと、
前記第１のスイッチと前記キャパシタとに結合され、前記クロック回路により制御される第２のスイッチと、
を含む、装置。
請求項１６に記載の装置であって、
前記クロック回路が、
複数のタップを有する遅延ロックループ（ＤＬＬ）であって、各タップが、前記スイッチドキャパシタバンクからの少なくとも１つ前記ブランチからの少なくとも１つからの前記第１のスイッチを制御するように結合される、前記ＤＬＬと、
前記ＡＤＣと、前記スイッチドキャパシタバンクの各々の前記ブランチの各々からの各第２のスイッチとに結合されるクロック生成器と、
を含む、装置。