JP2014515828A - テラヘルツフェーズドアレイシステムのためのアナログベースバンド回路 - Google Patents
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Abstract
ターゲットの位置を判定するための方法が提供される。フェーズドアレイシステム（２００）において、テラヘルツ放射の幾つかの放射パルスが、（典型的に）連続するサイクルでフェーズドアレイ（２０４）（これは、幾つかのトランシーバ（２０６−１〜２０６−Ｎを有する）から発せられる。これらの放射パルスは概して、走査範囲（これは、幾つかのサンプリング期間を備えたデジタル化ウィンドウを含む）内でフェーズドアレイにより受信されるようターゲットにより反射されるように構成される。その後、トランシーバ（２０６−１−２０６−Ｎ）の各々からの出力信号が、各サイクルに対し組み合わされた信号を生成するため組み合わされる。放射パルスに対するデジタル化ウィンドウ内の各サンプリング期間における組み合わされた信号は、デジタル化ウィンドウ内の各サンプリング期間に対し平均化された信号を生成するため平均化される。これらの平均化された信号がその後デジタル化される。
Description
本発明は、概してフェーズドアレイに関し、更に特定して言えば、「オンチップ」テラヘルツフェーズドアレイシステムに関連する。
フェーズドアレイシステムは一般的になってきており、幾つかの用途がある。フェーズドアレイシステムのための最も一般的な用途はレーダーシステム（即ち、パルスレーダー及びドップラーシフトレーダー）である。実際、フェーズドアレイレーダーは、機械的掃引レーダーシステムの前世代の殆どを置き換えてきている。これは、機械的構成要素がエレクトロニクスで置き換えられているため及び掃引レートがずっと高いために、摩耗に起因する故障尤度が一層低いためである。
図１は、従来のフェーズドアレイシステム１００の基本的機能性を図示するブロック図である。システム１００は概して、信号生成器１０２、位相シフタ１０４−１〜１０４−Ｋ、ラジエータ１０６−１〜１０６−Ｋを含むフェーズドアレイ１０６、及び方向コントローラ１０８を含む。オペレーションにおいて、信号生成器１０２は、送信されるべき信号（即ち、パルスレーダーのためのパルス）を提供する。所望の方向に基づいて、方向コントローラ１０８は、制御信号を位相シフタ１０４−１〜１０４−Ｋに提供し、これにより、フェーズドアレイ内のラジエータ１０６−１〜１０６−Ｋの各々に提供される信号の位相が変わる。ラジエータ１０６−１〜１０６−Ｋを介して送信される信号は概して互いに位相が異なるため、放射された信号の建設的及び破壊的干渉が所望の方向のビームを形成する。
しかし、これらの従来のシステムは、従来の無線周波数（ＲＦ）の周波数範囲に制限されている。例えば、従来のレーダーのための周波数範囲は、３ＭＨｚ（ＨＦ帯域レーダー用）から１１０ＧＨｚ（Ｗ帯域レーダー用）の間である。これらの比較的低い周波数範囲を利用する理由は、歴史的に、テラヘルツ周波数範囲（これは概して０．１ＴＨｚ〜１０ＴＨｚである）でのコヒーレント放射のコンパクトな半導体ソースが利用可能ではなかったことにある。概して、マイクロ波範囲のエレクトロニクス及び発振器は、増大する周波数と共に電力利得を使い果たし、典型的なブロードバンド赤外線黒体ソースはこの領域内の利用可能な電力を失い始める。しかし、テラヘルツ放射の利用はその独自の特性のため非常に望ましい。即ち、テラヘルツ放射は、それが電気的に生成され得る点で一層低い周波数放射（即ち、マイクロ波）の特性を、また、これが光学系を用いて制御され得る点で一層高い周波数放射（即ち、可視光）を有する。
今日、一般的なタイプのテラヘルツソースは２つある。即ち、インコヒーレントソース及びコヒーレントソースである。インコヒーレントソースは概してブロードバンドインコヒーレントサーマルソースであり、これは、非常に粗悪な変換効率（１Ｗレーザーパルスが、ｎＷ〜ｍＷ範囲のブロードバンドエネルギーを生成する）を被る、超短フェムト秒パルスレーザー励起光導電性アンテナ、非線形エレクトロプティカルクリスタル、又は非線形送信ラインを含む。コヒーレントソースは概してナローバンド連続波（ＣＷ）コヒーレントソースであり、これは、ダイオード増倍マイクロ波発振器、二酸化炭素レーザーポンプメタノール又はシアン酸を用いるガスレーザー、差混合による光学的ダウンコーバート、及び半導体量子レーザー処理を含む。ただし、これらのコヒーレントソースは概して、大量の電力を消費し、コンパクトではなく、特殊な材料を必要とし、更に／又は高価である。
従って、テラヘルツ放射のコンパクトな、即ち、集積回路に統合される、ソースが求められている。
従来の回路の幾つかの例は下記文献である。
Williams, "Filling the THz Gap," doi:10.1088/0034-4885/69/2/R01 Heydari et al, "Low-Power mm- Wave Components up to 104GHz in90nm CMOS," ISSCC 2007, pp. 200-201, February 2007, San Francisco, CA LaRocca et al., "Millimeter- Wave CMOS Digital ControlledArtificial Dielectric Differential Mode Transmission Lines for ReconfigurableICs," IEEE MTT-S IMS, 2008 Scheir et al, "A 52 GHz Phased-Array Receiver Front-End in 90nm Digital CMOS" JSSC Dec. 2008, pp. 2651-2659 Straayer et al. "A Multi-Path Gated Ring Oscillator TDC WithFirst-Order Noise Shaping," IEEE J. of Solid State Circuits, Vol. 44, No.4, April 2009, pp. 1089-1098 Huang, "Injection-Locked Oscillators with High-Order-DivisionOperation for Microwave/Millimeter-wave Signal Generation," Dissertation,October 9, 2007 Cohen et al., "A bidirectional TX/RX four element phased-arrayat 60HGz with RF-IF conversion block in 90nm CMOS processes," 2009 IEEERadio Freq. Integrated Circuits Symposium, pp. 207-210 Koh et al., "A Millimeter-Wave (40-65GHz) 16-ElementPhased-Array Transmitter in 0.18-μιη SiGe BiCMOS Technology," IEEE J. ofSolid State Circuits, Vol. 44, No. 5, May 2009, pp. 1498-1509 York et al., "Injection- and Phase-locking Techniques for BeamControl," IEEE Transactions on Microwave Theory and Techniques, Vol. 46,No. 11, Nov. 1998, pp. 1920-1929 York et al., "Injection- and Phase-locking Techniques for BeamControl," IEEE Transactions on Microwave Theory and Techniques, Vol. 46,No. 11, Nov. 1998, pp. 1920-1929 Buckwalter et al., "An Integrated SubharmonicCoupled-Oscillator Scheme for a 60-GHz Phased Array Transmitter," IEEETransactions on Microwave Theory and Techniques, Vol. 54, No. 12, Dec. 2006,pp. 4271-4280 ＰＣＴ公報ＷＯ２００９０２８７１８
Williams, "Filling the THz Gap," doi:10.1088/0034-4885/69/2/R01 Heydari et al, "Low-Power mm- Wave Components up to 104GHz in90nm CMOS," ISSCC 2007, pp. 200-201, February 2007, San Francisco, CA LaRocca et al., "Millimeter- Wave CMOS Digital ControlledArtificial Dielectric Differential Mode Transmission Lines for ReconfigurableICs," IEEE MTT-S IMS, 2008 Scheir et al, "A 52 GHz Phased-Array Receiver Front-End in 90nm Digital CMOS" JSSC Dec. 2008, pp. 2651-2659 Straayer et al. "A Multi-Path Gated Ring Oscillator TDC WithFirst-Order Noise Shaping," IEEE J. of Solid State Circuits, Vol. 44, No.4, April 2009, pp. 1089-1098 Huang, "Injection-Locked Oscillators with High-Order-DivisionOperation for Microwave/Millimeter-wave Signal Generation," Dissertation,October 9, 2007 Cohen et al., "A bidirectional TX/RX four element phased-arrayat 60HGz with RF-IF conversion block in 90nm CMOS processes," 2009 IEEERadio Freq. Integrated Circuits Symposium, pp. 207-210 Koh et al., "A Millimeter-Wave (40-65GHz) 16-ElementPhased-Array Transmitter in 0.18-μιη SiGe BiCMOS Technology," IEEE J. ofSolid State Circuits, Vol. 44, No. 5, May 2009, pp. 1498-1509 York et al., "Injection- and Phase-locking Techniques for BeamControl," IEEE Transactions on Microwave Theory and Techniques, Vol. 46,No. 11, Nov. 1998, pp. 1920-1929 York et al., "Injection- and Phase-locking Techniques for BeamControl," IEEE Transactions on Microwave Theory and Techniques, Vol. 46,No. 11, Nov. 1998, pp. 1920-1929 Buckwalter et al., "An Integrated SubharmonicCoupled-Oscillator Scheme for a 60-GHz Phased Array Transmitter," IEEETransactions on Microwave Theory and Techniques, Vol. 54, No. 12, Dec. 2006,pp. 4271-4280
従って、本発明の例示の一実施例は或る方法を提供する。この方法は、複数のトランシーバを有するフェーズドアレイからテラヘルツ放射の複数の放射パルスを生成すること、各放射パルスに対し組合せ信号を生成するため、トランシーバの各々からの出力信号を組み合わせること、デジタル化ウィンドウ内の各サンプリング期間に対し平均化された信号を生成するため、複数の放射パルスのためのデジタルウィンドウ内の各サンプリング期間内の組み合わされた信号を平均化すること、及びデジタル化ウィンドウ内の各サンプリング期間に対し平均化された信号をデジタル化することを含む。各放射パルスは、走査範囲内のフェーズドアレイにより受信されるようターゲットにより反射されるように構成され、走査範囲は、複数のサンプリング期間を有するデジタル化ウィンドウを含む。
本発明の別の例示の実施例に従って、デジタル化ウィンドウは複数のサンプリングインスタントを更に含み、平均化する工程は、各サンプリングインスタントで複数のスイッチの少なくとも１つを作動させること、及び作動されたスイッチに関連付けられるキャパシタを充電することを更に含む。
本発明の別の例示の実施例に従って、デジタル化ウィンドウは、複数のデジタル化ウィンドウからの第１のデジタル化ウィンドウを更に含み、この方法は、第１のデジタル化ウィンドウに対し、生成、組み合わせ、平均化、及びデジタル化する工程を実行すること、ターゲットが存在するか否かに基づいて走査し続けるか否かを判定すること、及びターゲットが存在しない場合、前述の実行する工程を反復することを更に含む。
本発明の別の例示の実施例に従って、デジタル化ウィンドウは、複数のデジタル化ウィンドウからの第１のデジタル化ウィンドウを更に含み、この方法は、複数のデジタル化ウィンドウの各デジタル化ウィンドウに対し、生成、組み合わせ、平均化、及びデジタル化する工程を実行することを更に含む。
本発明の別の例示の実施例に従って或る装置が提供される。この装置は、ローカル発振器信号及びパルス信号を生成するローカル発振器、複数のトランシーバ、及びトランシーバからの各出力信号から組み合わされた信号を生成し、且つ、アナログベースバンド回路を含むレシーバ回路要素を含む。各トランシーバはローカル発振器からローカル発振器信号及びパルス信号を受け取り、各トランシーバは複数の送信サイクルの各送信サイクルに対し出力信号を提供する。アナログベースバンド回路は、複数の平均化された信号を生成するためデジタル化ウィンドウ内の複数のサンプリング期間に対し組み合わされた信号を平均化し、且つ、複数の平均化された信号をデジタル信号に変換する。
本発明の別の例示の実施例に従って、デジタル化ウィンドウは、複数のサンプリングインスタントを更に含み、アナログベースバンド回路は、各サンプリングインスタントで複数のスイッチの少なくとも１つを作動させる手段、及び作動されたスイッチに関連付けられるキャパシタを充電するための手段を更に含む。
本発明の別の例示の実施例に従って、デジタル化ウィンドウは、複数のデジタル化ウィンドウからの第１のデジタル化ウィンドウを更に含み、この方法は、第１のデジタル化ウィンドウに対し、生成、組み合わせ、平均化、及びデジタル化する前述の工程を実行するための手段、ターゲットが存在するか否かに基づいて走査し続けるか否かを判定するための手段、及びターゲットが存在しない場合、前述の実行する工程を反復するための手段を更に含む。
本発明の別の例示の実施例に従って、或る装置が、ローカル発振器信号及びパルス信号を生成するローカル発振器、ローカル発振器に結合される分配ネットワーク、複数のトランシーバ、及びレシーバ回路要素を含む。各トランシーバは、ローカル発振器信号及びパルス信号を受け取るように分配ネットワークに結合される。レシーバ回路要素は、各トランシーバに結合される加算回路と、加算回路に結合されるアナログベースバンド回路とを有する。アナログベースバンド回路は、複数の平均化された信号を生成するためデジタル化ウィンドウ内の複数のサンプリング期間に対し組み合わされた信号を平均化し、複数の平均化された信号をデジタル信号に変換する。
本発明の別の例示の実施例に従って、アナログベースバンド回路は、クロック回路、加算回路に結合される低雑音アンプ（ＬＮＡ）、ＬＮＡ及びクロック回路に結合される平均化器、ＬＮＡ及びクロック回路に結合されるアナログデジタルコンバータ（ＡＤＣ）、及びＡＤＣに結合される出力回路を更に含む。
本発明の別の例示の実施例に従って、ベースバンド回路は、平均化器とＬＮＡとの間に結合される増幅器を更に含む。
本発明の別の例示の実施例に従って、平均化器は、各々ＬＮＡに結合され、各々複数のブランチを含む複数のスイッチドキャパシタバンクを更に含む。複数のブランチは、ＬＮＡに結合され、クロック回路により制御される第１のスイッチ、第１のスイッチに結合されるキャパシタ、及び第１のスイッチ及びキャパシタに結合され、クロック回路により制御される第２のスイッチを含む。
本発明の別の例示の実施例に従って、クロック回路は、複数のタップを有する遅延ロックループ（ＤＬＬ）、及びＡＤＣとスイッチドキャパシタバンクの各々のブランチの各々からの各第２のスイッチとに結合されるクロック生成器を更に含む。各タップは、スイッチドキャパシタバンクのうち少なくとも１つからのブランチのうち少なくとも１つからの第１のスイッチを制御するように結合される。
本発明の別の例示の実施例に従って、アナログベースバンド回路は、同相チャネル及び直交チャネルを更に含む。
本発明の別の例示の実施例に従って、同相及び直交チャネルの各々は、クロック回路、加算回路に結合されるＬＮＡ、ＬＮＡ及びクロック回路に結合される平均化器、ＬＮＡ及びクロック回路に結合されるＡＤＣ、及びＡＤＣに結合される出力回路を更に含む。
本発明の別の例示の実施例に従って、同相及び直交チャネルの各々は、平均化器とＬＮＡとの間に結合される増幅器を更に含む。
本発明の別の例示の実施例に従って、各平均化器は、各々ＬＮＡに結合され、各々複数のブランチを含む、複数のスイッチドキャパシタバンクを更に含む。複数のブランチは、ＬＮＡに結合され、クロック回路により制御される第１のスイッチ、第１のスイッチに結合されるキャパシタ、及び第１のスイッチ及びキャパシタに結合され、クロック回路により制御される第２のスイッチを含む。
本発明の別の例示の実施例に従って、クロック回路は、複数のタップを有する遅延ロックループ（ＤＬＬ）、及びＡＤＣとスイッチドキャパシタバンクの各々のブランチの各々からの各第２のスイッチとに結合されるクロック生成器を更に含む。各タップは、スイッチドキャパシタバンクからの少なくとも１つのブランチからの少なくとも１つからの第１のスイッチを制御するように結合される。
例示の実施例を添付の図面を参照して説明する。
図２は、本発明の例示の一実施例に従ったフェーズドアレイシステム２００を図示する。フェーズドアレイシステム２００は概して、ローカル発振器（ＬＯ）２０２、フェーズドアレイ２０４、分配ネットワーク２０８、遅延ロックループ（ＤＬＬ）パルス生成器２１４、レシーバ回路要素２１６、及びコントローラ２１８を含む。フェーズドアレイ２０４は概して、各々ラジエータ（即ち、パッチアンテナ、ボンドワイヤ八木・宇田アンテナ、オンパッケージダイポール、又はループアンテナ）を含むアレイに配される幾つかのトランシーバ２０６−１〜２０６−Ｎを含む。分配ネットワーク２０８は概してバッファ又は増幅器を含む。また、レシーバ回路要素２１６は概して、加算回路要素２１０及びアナログベースバンド回路２１２を含む。トランシーバ２０６−１〜２０６−Ｎ、ローカル発振器２０２、分配ネットワーク２０８、及び加算回路２１０の各々は、米国特許公報番号ＵＳ２０１２／００６２２８６発明の名称「テラヘルツ位相アレイシステム」に更に詳細に記載されている。
米国特許公報番号ＵＳ２０１２／００６２２８６
オペレーションにおいて、フェーズドアレイシステム２００（これは概して集積回路又はＩＣに組み込まれる）は、テラヘルツ周波数範囲（これは概して０．１ＴＨｚ〜１０ＴＨｚである）で動作する短距離レーダーシステムを形成し得る。これを達成するため、ローカル発振器２０２は、およそ数十〜数百ギガヘルツ（即ち、４０ＧＨｚ、５０ＧＨｚ、６７ＧＨｚ、及び１００ＧＨｚ）であるローカル発振器信号を生成し、クロック信号ＲＸＣＬＫを受け取る。分配ネットワーク２０８はその後、トランシーバ２０６−１〜２０６−Ｎの各々により受信した信号が実質的に同相となるように、ローカル発振器信号をトランシーバ２０６−１〜２０６−Ｎの各々に提供する。コントローラ２１８は、制御信号をアレイ２０４に提供し、これは、テラヘルツ周波数放射のビームを方向づけるためトランシーバ２０６−１〜２０６−Ｎを互いに対し位相調節する。トランシーバ２０６−１〜２０６−Ｎは、反射された放射をターゲットから逆に受けることができ、これは、加算回路要素２１０に供給される。加算回路要素２１０の出力は、アナログベースバンド回路２１２によりデジタル信号に変換され、アナログベースバンド回路２１２はそのタイミングをＤＬＬパルス生成器２１４から受け取る。
概して、このフェーズドアレイシステム２００は幾つかの異なる種類の動作モードを有する。即ち、パルス的、連続的、及びステップ的周波数である。パルス動作モードでは、テラヘルツ放射のパルスが、ターゲットに対して方向付けられる。連続的動作モードは、連続的に生成されたビームを用いる。最終的に、ステップド周波数によりテラヘルツビームの周波数が変更され得、これは、ローカル発振器（即ち２０２）のバンクを用いることにより達成され得る。パルスド動作モードでは、特に、システム２００の範囲は下記数式により決められる。
ここで、Ｒは測定され得る距離又は範囲であり、σはターゲットのレーダー断面（通常は物理的断面に等しくない）であり、Ｓ／Ｎは中間周波数ＩＦフィルタ出力（エンベロープ検出器入力）での単一パルスＳＮＲであり、ｋＴＢはレシーバ帯域幅Ｂ（Ｂ≒ｌ／パルス幅）における有効入力ノイズ電力であり、Ｆはレシーバのノイズ図（得られたパラメータ）であり、Ｐはピークトランスミッタ電力であり、Ｇはアンテナ電力利得であり、λは放射（即ち、２００ＧＨｚで、≒１．５ｍｍ）の波長であり、ｎはレシーバにおけるパルスの積分（マルチパルス平均化）の数であり、Ｅ（ｎ）は積分の効率である。
システム２００を含む、モノリシックに集積された低電力ＩＣでは、この範囲は概して１メートルより小さい。そのため、テラヘルツ周波数範囲では、利用可能な電力の不足があり、これは低減された感度となり、テラヘルツシステムより制約が少ない他の周波数範囲システムが利用可能であり、テラヘルツ範囲における送信及び受信は、利用可能な帯域幅の大きな増加があるとき通常魅力的となることが明らかとなるはずである。しかし、このような大きな帯域幅（即ち、>１０ＧＨｚ）を送信すること、受信すること、及びデジタル化することは、アナログデジタルコンバータ（ＡＤＣ）性能要件に少なくとも部分的に起因して、問題となり得る。
しかし、これらの課題はシステム２００において対処される。特に、システム２００は概して、ターゲット動きに起因するコヒーレント性損失を低減するようにテラヘルツレーダーの増大したパルス繰り返し周波数（ＰＲＦ）を用いる。高ＰＲＦの利用により、受信のための利用可能な全時間の小さな部分（サブセット）がデジタル化され得、このサブセットを急速に走査することにより、フル受信インタバルを生成することが可能であり、ＡＤＣの非常に高いサンプリング周波数に対するオーバーヘッドが低減される。高ＰＲＦは更に、概してそれが所望の受信インタバルを非常に速くデジタル化することが可能であることを確実にすることもできる。また、信号電力の不足のため、殆どの信号は、パルス受信のベースバンド平均化を含むべきであり、システム２００において或る平均化は、ＡＤＣ及びデジタル化変換レートがＰＲＦに等しくなるよう低減されるようにアナログドメインにおいて実行され、これは、容易に管理可能なタスクである。
図３は、アナログベースバンド回路２１６を更に詳細に図示する。アナログベースバンド回路２１６は、システム２００のためのアナログ平均化及びデジタル化を実行する。アナログベースバンド回路２１６は概して、同相又はＩチャネル３０１、直交又はＱチャネル３０３、クロック回路３０５、及び出力回路３１４を含む。これらのチャネル３０１及び３０３の各々は概して及びそれぞれ、低雑音アンプ（ＬＮＡ）３０２−１及び３０２−２、平均化器３０４−１及び３０４−２、増幅器３０６−１及び３０６−２、及びＡＤＣ３０８−１及び３０８−２を含む。クロック回路３０５は概して、クロック生成器３１０（これはＡＤＣクロック信号ＡＤＣＣＬＫ［Ｌ］及びクリア信号ＣＬＲ［Ｌ］を生成することができる）及びＤＬＬ３１２（これはサンプルクロック信号ＳＡＭＰＬＥＣＬＫ［Ｌ］を生成することができる）を含む。
オペレーションにおいて、ベースバンド入力信号ＢＢＩ及びＢＢＱ及びＤＬＬクロック信号ＲＸＤＬＬから、デジタル出力信号ＲＸＤＡＴＡ及びクロック信号ＡＤＣＣＬＫＯＵＴが生成される。典型的に、ＢＢＩ及びＢＢＱは（図示するように）差動信号であるが、シングルエンドであってもよい。これらのＩ及びＱベースバンド信号ＢＢＩ及びＢＢＱ（これらは、概して加算回路要素２１０から受信される）はそれぞれ、増幅器３０２−１及び３０２−２により増幅される。高帯域幅をデジタル化することが困難であるため（上述のように）、ＡＤＣ３０８−１及び３０８−２のための性能要件は、ＬＮＡ３０２−１及び３０２−１の出力を平均化器３０４−１及び３０４−２で平均化することによって低減され得る。
平均化器３０８−１及び３０８−２（これらは図４及び図５において更に詳細に見ることができる）は概して、スイッチドキャパシタバンク４０２−１〜４０２−Ｒを含み、各バンクが幾つかのブランチ５０２−１〜５０２−Ｊを有する。例えば及び図５に示すように、各ブランチ（これは４０２で示す）はＪ個のブランチを有する。ベースバンド信号ＢＢＱ及びＢＢＩと同様、ブランチ５０２−１〜５０２−Ｊは差動信号を受け取るように配されるが、ブランチ５０２−１〜５０２−Ｊは、シングルエンド信号を受け取るように配されてもよい。これらのブランチ５０２−１〜５０２−Ｊは概して及びそれぞれ、サンプルスイッチＳｌ−１〜ＳＩ−Ｊ及びＳ５−１〜Ｓ５−Ｊ、キャパシタＣｌ−１〜ＣＩ−Ｊ及びＣ２−１〜Ｃ２−Ｊ、クリアスイッチＳ３−１〜Ｓ３−Ｊ及びＳ４−１〜Ｓ４−Ｊ、及び出力スイッチＳ２−１〜Ｓ２−Ｊ及びＳ６−１〜Ｓ６−Ｊを含む。サンプルスイッチＳｌ−１〜Ｓｌ−Ｊ及びＳ５−１〜Ｓ５−Ｊは各々概して、それぞれ、ブランチサンプル信号ＳＡＭＰＬＥ１〜ＳＡＭＰＬＥＬを受け取るようにＤＬＬ３１４のタップに結合される（ここで、サンプルクロック信号ＳＡＭＰＬＥＣＬＫ［Ｌ］は概して、クロック信号ＳＡＭＰＬＥ１〜ＳＡＭＰＬＬで構成される）。また、クリア信号ＣＬＲ［Ｌ］（これは概して、ブランチクリア信号ＣＬＲ１〜ＣＬＲＬを含む）は、キャパシタＣｌ−１〜Ｃｌ−Ｊ及びＣ２−１〜Ｃ２−Ｊを放電するためスイッチＳ３−１〜Ｓ３−Ｊ及びＳ４−１〜Ｓ４−Ｊを作動させることができ、一方、出力スイッチＳ２−１〜Ｓ２−Ｊ及びＳ６−１〜Ｓ６−Ｊは、ＡＤＣクロック信号ＡＤＣＣＬＫ［Ｌ］（これは概して、ブランチ読み出し信号ＡＤＣＣＬＫ１〜ＡＤＣＣＬＫＬを含む）により作動される。
図６は、アナログベースバンド回路２１６（及びシステム２００）のオペレーションの一例を図示する。典型的に、コントローラ２３０は、フェーズドアレイ２０４から発せられるテラヘルツ放射のビームを方向付けするためトランシーバ２０６−１〜２０６−Ｎ（この例の場合）の各々のための位相シフトを調節する。この発せられた放射は、（ターゲットから）反射された放射がトランシーバ２０６−１〜２０６−Ｎにより受信され得るように、ターゲットに対して方向付けられ得るパルスの形式である。これらの送信されるパルスＴＸＰｕｌｓｅは（例えば）各々約１．５ｃｍの距離に対応し得る約１００ｐｓの幅とし得、時間Ｔ０及びＴＰＲＩ（これはパルス繰り返しインタバルである）の間で、少なくとも曖昧でない（unambiguous）範囲又は期間６０２（これはリセット及び検出のためのサンプル時間を可能にする）により互いに分離され得る。この曖昧でない範囲６０２は、例えば、９．９ｎｓ又は１．４８５ｍとし得、これは１００ＭＨｚパルス周波数に対応し得る。この曖昧でない範囲６０２内に、最小及び最大ターゲット距離間の走査範囲６０４と、用いられていない範囲６０７及び６０８とがある。最小ターゲット距離は概して遠距離（ｆａｒ ｆｉｅｌｄ）条件により決まり、例えば約３ｃｍとし得、一方、最大ターゲット距離は概してターゲットにより反射される利用可能な電力、及びトランシーバ２０４−１〜２０４−Ｎの感度により制限される（これは例えば約２４ｃｍとし得る）。走査範囲６０４は、多数の範囲セル（簡潔にするため図６には示していない）に分割され得、範囲セルは、各々送信されるパルスＴＸＰｕｌｓｅ（即ち、１００ｐｓ）とほぼ同じ幅を有し、範囲セルのセット（即ち４個）がデジタル化ウィンドウ６０６に配され得、（例えば）約４００ｐｓの総幅を有する。デジタル化ウィンドウ６０６により、反射された及び受信された放射がデジタル化され得る。また、走査範囲６０４に続くセットアップ期間６１０を、アナログ送信のためのセットアップ時間として用いることができる。
全範囲にわたるフルカバレッジは、デジタル化ウィンドウ６０６を（図示するように）移動することにより達成され得る。しかし、このフルカバレッジを提供するためには２つの走査パターン、ロックステップ走査及びフル走査、を用いることができる。ロックステップ走査では、走査は、各範囲グループ（デジタル化ウィンドウ６０６）で停止し、全てのデータを収集し、制御ループ（即ち、コントローラ２１８内）が、ターゲット存在に基づいて前に移動するか否かを判定する。フル走査では、デジタル化ウィンドウはフル走査範囲６０４にわたって移動し、ターゲット検出は走査範囲６０４の複数の通過後に成される。
図７は、デジタル化ウィンドウ６０６の構造及びオペレーションを更に詳細に示す。上述のように、デジタル化ウィンドウ６０６は概して、範囲セルのセットで構成され、この例では、ウィンドウ６０６に４個の範囲セル７０４−１〜７０４−４がある。範囲セル７０４−１〜７０４−４の各々はその後、サンプリングインスタント（即ち、７０６）に更に区分され得る。この例では、範囲セル７０４−１〜７０４−４毎に４個（トータルで１６個）のサンプリングインスタントがある。各サンプリングインスタント（即ち、７０６）は概してブランチ（即ち、５０２−１）に関連付けられるため、この例では、４個のトランシーバ（即ち、２０６−１〜２０６−４）、各々４個のブランチ（即ち、５０２−１〜５０２−４）を備えた４個のスイッチドキャパシタバンク（即ち、４０２−１〜４０２−４）、１６個のブランチサンプル信号（即ち、ＳＡＭＰＬＥ１〜ＳＡＭＰＬＥ１６）、及び１６個のダンプブランチ信号（即ち、ＳＡＭＰＬＥ１〜ＳＡＭＰＬＥ１６）があると仮定され得る。また、サンプリングインスタント（即ち、６０８）は、例えば２５ｐｓ、互いに分離され得る。
デジタル化ウィンドウ６０６の間、ベースバンド信号ＢＢＩ及びＢＢＱの平均化が実行される。各ブランチ４０２−１〜４０２−４に対しサンプルスイッチＳｌ−１〜Ｓｌ−４及びＳ５−１〜Ｓ５−４を作動させるように、（図７の例では）ブランチサンプル信号ＳＡＭＰＬＥ１〜ＳＡＭＰＬＥ１６は、デジタル化ウィンドウ６０６内で各連続するサンプリングインスタント（即ち、６０８）でアサートされる。この例では、これらのブランチサンプル信号ＳＡＭＰＬＥ１〜ＳＡＭＰＬＥ１６、サブ範囲セル又はサンプリング期間（即ち、サンプリングインスタント間の時間であり、約２５ｐｓとし得る）の各々と実質的に同一の期間アサートされる。このプロセスはその後、（概して連続するサイクルで）送信されるパルスＴＸＰｕｌｓｅの所定の数（即ち、１６）にわたって反復され、そんため、各キャパシタＣｌ−１〜ＣＩ−４が、各ブランチ４０２−１〜４０２−４に対し、反復されたサイクルの各々の間同じサブ範囲セル又は同じサンプリング期間を測定するようにする。これにより、各ブランチ４０２−１〜４０２−４に対しキャパシタＣｌ−１〜Ｃｌ−４が、所定の数のサイクルにわたってそのサブ範囲セル又はサンプリング期間に対してその増幅されたベースバンド信号（即ち、ＢＢＩ又はＢＢＱ）を「平均化する」ことが可能となる。所定の数のサイクルの終了に続いて、ＡＤＣクロック信号ＡＤＣＣＬＫ［Ｌ］（これは、概してサンプル信号ＳＡＭＰＬＥＣＬＫ［Ｌ］と同期化される）は、各ブランチ４０２−１〜４０２−４に対し出力スイッチＳ２−１〜Ｓ２−４及びＳ６−１〜Ｓ６−４を作動させるようにアサートされ得、それにより、ＡＤＣ３０８−１及び３０８−２が、各ブランチ４０２−１〜４０２−４に対しキャパシタＣｌ−１〜Ｃｌ−４の各々から平均化された電圧を読み出し及びデジタル化することができるようになる。ＡＤＣ３０８−１及び３０８−２が、各ブランチ４０２−１〜４０２−４に対しキャパシタＣｌ−１〜Ｃｌ−４の各々から平均化された電圧を読み出すと、ブランチクリア信号ＣＬＲ１〜ＣＬＲ１６は、各ブランチ４０２−１〜４０２−４に対しキャパシタＣｌ−１〜Ｃｌ−４及びＣ２−１〜Ｃ２−４を放電するため各ブランチ４０２−１〜４０２−４に対しクリアスイッチＳ３−１〜Ｓ３−４６及びＳ４−１〜Ｓ４−４を作動させるようにアサートされる。
当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。
Claims (17)
- 方法であって、
複数のトランシーバを有するフェーズドアレイからテラヘルツ放射の複数の放射パルスを生成することであって、各放射パルスが、走査範囲内の前記フェーズドアレイにより受信されるようターゲットにより反射されるように構成され、前記走査範囲が複数のサンプリング期間を有するデジタル化ウィンドウを含むこと、
各放射パルスに対し組合せ信号を生成するため、前記トランシーバの各々からの出力信号を組み合わせること、
デジタル化ウィンドウ内の各サンプリング期間に対し平均化された信号を生成するため、前記複数の放射パルスのための前記デジタルウィンドウ内の各サンプリング期間内の前記組み合わされた信号を平均化すること、及び
前記デジタル化ウィンドウ内の各サンプリング期間に対し前記平均化された信号をデジタル化すること、
を含む、方法。 - 請求項１に記載の方法であって、前記デジタル化ウィンドウが複数のサンプリングインスタントを更に含み、
前記平均化する工程が、
各サンプリングインスタントで複数のスイッチのうち少なくとも１つを作動させること、及び
前記作動されたスイッチに関連付けられるキャパシタを充電すること、
を更に含む、方法。 - 請求項２に記載の方法であって、前記デジタル化ウィンドウが、複数のデジタル化ウィンドウからの第１のデジタル化ウィンドウを更に含み、
前記方法が、
前記第１のデジタル化ウィンドウに対し、生成、組み合わせ、平均化、及びデジタル化する前記工程を実行すること、
前記ターゲットが存在するか否かに基づいて走査し続けるか否かを判定すること、及び
前記ターゲットが存在しない場合、実行する前記工程を反復すること、
を更に含む、方法。 - 請求項２に記載の方法であって、
前記デジタル化ウィンドウが、複数のデジタル化ウィンドウからの第１のデジタル化ウィンドウを更に含み、
前記方法が、前記複数のデジタル化ウィンドウの各デジタル化ウィンドウに対し、生成、組み合わせ、平均化、及びデジタル化する前記工程を実行することを更に含む、方法。 - 装置であって、
ローカル発振器信号及びパルス信号を生成するローカル発振器、
複数のトランシーバであって、各トランシーバが前記ローカル発振器から前記ローカル発振器信号及びパルス信号を受け取り、各トランシーバが複数の送信サイクルの各送信サイクルに対し出力信号を提供する、前記複数のトランシーバ、及び
前記トランシーバからの各出力信号から組み合わされた信号を生成し、且つ、アナログベースバンド回路を含むレシーバ回路要素であって、前記アナログベースバンド回路が、複数の平均化された信号を生成するためデジタル化ウィンドウ内の複数のサンプリング期間に対し前記組み合わされた信号を平均化し、且つ、前記複数の平均化された信号をデジタル信号に変換する、前記レシーバ回路要素、
を含む、装置。 - 請求項５に記載の装置であって、前記デジタル化ウィンドウが複数のサンプリングインスタントを更に含み、
前記アナログベースバンド回路が、
各サンプリングインスタントで複数のスイッチのうち少なくとも１つを作動させる手段、及び
前記作動されたスイッチに関連付けられるキャパシタを充電するための手段、
を更に含む、装置。 - 請求項６に記載の装置であって、
前記デジタル化ウィンドウが、複数のデジタル化ウィンドウからの第１のデジタル化ウィンドウを更に含み、
前記方法が、
前記第１のデジタル化ウィンドウに対し、生成、組み合わせ、平均化、及びデジタル化する前記工程を実行するための手段、
前記ターゲットが存在するか否かに基づいて走査し続けるか否かを判定するための手段、及び
前記ターゲットが存在しない場合、前記実行する工程を反復するための手段、
を更に含む、装置。 - 装置であって、
ローカル発振器信号及びパルス信号を生成するローカル発振器、
前記ローカル発振器に結合される分配ネットワーク、
複数のトランシーバであって、各トランシーバが、前記ローカル発振器信号及び前記パルス信号を受け取るように前記分配ネットワークに結合される、前記複数のトランシーバ、及び
レシーバ回路要素、
を含み、
レシーバ回路要素が、
各トランシーバに結合される加算回路と、
前記加算回路に結合されるアナログベースバンド回路と、
を有し、
前記アナログベースバンド回路が、複数の平均化された信号を生成するためデジタル化ウィンドウ内の複数のサンプリング期間に対し前記組み合わされた信号を平均化し、前記複数の平均化された信号をデジタル信号に変換する、
装置。 - 請求項８に記載の装置であって、前記アナログベースバンド回路が、
クロック回路、
前記加算回路に結合される低雑音アンプ（ＬＮＡ）、
前記ＬＮＡ及び前記クロック回路に結合される平均化器、
前記ＬＮＡ及び前記クロック回路に結合されるアナログデジタルコンバータ（ＡＤＣ）、及び
前記ＡＤＣに結合される出力回路、
を更に含む、装置。 - 請求項９に記載の装置であって、前記ベースバンド回路が、前記平均化器と前記ＬＮＡとの間に結合される増幅器を更に含む、装置。
- 請求項９に記載の装置であって、前記平均化器が、各々前記ＬＮＡに結合され、各々複数のブランチを含む、複数のスイッチドキャパシタバンクを更に含み、
前記複数のブランチが、
前記ＬＮＡに結合され、前記クロック回路により制御される第１のスイッチ、
前記第１のスイッチに結合されるキャパシタ、及び
前記第１のスイッチ及び前記キャパシタに結合され、前記クロック回路により制御される第２のスイッチ、
を含む、装置。 - 請求項１１に記載の装置であって、前記クロック回路が、
複数のタップを有する遅延ロックループ（ＤＬＬ）であって、各タップが、前記スイッチドキャパシタバンクのうち少なくとも１つからの前記ブランチのうち少なくとも１つからの前記第１のスイッチを制御するように結合される、前記ＤＬＬ、及び
前記ＡＤＣ及び前記スイッチドキャパシタバンクの各々の前記ブランチの各々からの各第２のスイッチに結合されるクロック生成器、
を更に含む、装置。 - 請求項８に記載の装置であって、前記アナログベースバンド回路が、同相チャネル及び直交チャネルを更に含む、装置。
- 請求項１３に記載の装置であって、前記同相及び直交チャネルの各々が、
クロック回路、
前記加算回路に結合されるＬＮＡ、
前記ＬＮＡ及び前記クロック回路に結合される平均化器、
前記ＬＮＡ及び前記クロック回路に結合されるＡＤＣ、及び
前記ＡＤＣに結合される出力回路、
を更に含む、装置。 - 請求項１４に記載の装置であって、前記同相及び直交チャネルの各々が、前記平均化器と前記ＬＮＡとの間に結合される増幅器を更に含む、装置。
- 請求項１４に記載の装置であって、各平均化器が、各々前記ＬＮＡに結合され、各々複数のブランチを含む、複数のスイッチドキャパシタバンクを更に含み、
前記複数のブランチが、
前記ＬＮＡに結合され、前記クロック回路により制御される第１のスイッチ、
前記第１のスイッチに結合されるキャパシタ、及び
前記第１のスイッチ及び前記キャパシタに結合され、前記クロック回路により制御される第２のスイッチ、
を含む、装置。 - 請求項１６に記載の装置であって、前記クロック回路が、
複数のタップを有する遅延ロックループ（ＤＬＬ）であって、各タップが、前記スイッチドキャパシタバンクからの少なくとも１つ前記ブランチからの少なくとも１つからの前記第１のスイッチを制御するように結合される、前記ＤＬＬ、及び
前記ＡＤＣ及び前記スイッチドキャパシタバンクの各々の前記ブランチの各々からの各第２のスイッチに結合されるクロック生成器、
を更に含む、装置。
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