JP2014512063A - データセンシングのための方法、装置、およびシステム - Google Patents

Abstract

本開示は、データセンシングのための方法および装置を含む。１つのかかる方法は、多くの異なるセンシング電圧を使用して多くのメモリセルで多くの連続検知動作を実行すること、多くの連続検知動作の内の引き続く検知動作間で状態を変更する多くのメモリセルの量を決定すること、および引き続く検知動作間で状態を変更する多くのメモリセルの決定された量に少なくとも部分的に基づいて、多くの連続検知動作の内の１つに相当するハードデータを出力するかどうかを決定することを含む。
【選択図】図２

Description

本開示は、概して半導体メモリ装置、半導体メモリ方法、および半導体メモリシステムに関し、さらに詳細にはデータセンシングのための方法、装置、およびシステムに関する。

メモリ装置は、通常、コンピュータまたは他の電子機器の内部半導体、集積回路および／または外部取り外し可能装置として提供される。とりわけ、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期型ランダムアクセスメモリ（ＳＤＲＡＭ）、相変化ＲＡＭ（ＰＣＲＡＭ）、およびフラッシュメモリを含む多くの異なるタイプのメモリがある。

フラッシュメモリ装置は、揮発性メモリおよび不揮発性メモリとして広範囲の電子用途に活用できる。通常、フラッシュメモリ装置は、高記憶密度、高信頼性、および低電力消費を可能にするワントランジスタメモリセルを使用する。フラッシュメモリのための用途は、他の電子装置の中でも、ソリッドステートドライブ（ＳＳＤ）、パーソナルコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、デジタルカメラ、携帯電話、ＭＰ３プレーヤー等のポータブルミュージックプレーヤーおよびムービープレーヤー用のメモリを含む。プログラムコード、ユーザデータ等のデータ、および／または基本入出力システム（ＢＩＯＳ）等のシステムデータは、通常フラッシュメモリ装置に記憶される。

２つの共通したタイプのフラッシュメモリアレイアーキテクチャは、それぞれの基本的なメモリセル構成が配列される論理形式のためにそのように呼ばれる「ＮＡＮＤ」アーキテクチャおよび「ＮＯＲ」アーキテクチャである。ＮＡＮＤアレイアーキテクチャは、アレイの「行」の各メモリセルの制御ゲートが、一般に技術では「ワードライン」と呼ばれるアクセスラインに結合される（およびいくつかの場合にはアクセスラインを形成する）ように、メモリセルのそのアレイをマトリックスに配列する。ただし、各メモリセルは、そのドレインによって（一般に、技術ではたとえばビット線等のデジット線と呼ばれる）データラインに直接的に結合されない。代わりに、アレイのメモリセルは、共通ソースとデータラインとの間でソースからドレインに直列にともに結合され、この場合一般に特定のデータラインに結合されるメモリセルは「列」と呼ばれる。

ＮＡＮＤアレイアーキテクチャのメモリセルは、たとえば所望される等ターゲット状態にプログラミングできる。たとえば、電荷はメモリセルの電荷蓄積構造上に配置または電荷蓄積構造から除去して、多くのプログラミング状態の内の１つにセルを入れることができる。たとえば、シングルレベルセル（ＳＬＣ）は、たとえば１または０の２つの状態を表すことができる。また、フラッシュメモリセルは、たとえば、１１１１、０１１１、００１１、１０１１、１００１、０００１、０１０１、１１０１、１１００、０１００、００００、１０００、１０１０、００１０、０１１０、および１１１０等の２つ以上の状態も記憶できる。かかるセルは、マルチレベルセル（ＭＬＣ）と呼ばれることがある。各セルは複数のビット等の複数の数字を表すことができるので、ＭＬＣは、メモリセルの数を増加しなくても、より高密度のメモリの製造を可能にできる。たとえば、４つの数字を表すことができるセルは１６のプログラミングされた状態を有することがある。

読取り動作および／またはプログラム検証動作等のセンシング動作は、フラッシュメモリセルの状態を決定するためにセンシング電圧を使用できる。しかしながら、読取り外乱、プログラム外乱等の多くのメカニズム、および／または電荷漏れ等の電荷損失によって、メモリセルの閾値電圧（Ｖｔ）等の電荷蓄積構造上に蓄えられている電荷が変化することがある。蓄積された電荷が変化した結果、たとえば蓄積されている電荷の変化が発生する前に使用されたセンシング電圧等の以前に使用されたセンシング電圧は、メモリセルの正確なおよび／または信頼性があるセンシングを提供できなくなる。すなわち、以前に使用されたセンシング電圧は、以後のセンシング動作中に使用されるとき、メモリセルの誤ったセンシングにつながることがある。たとえば、以前のセンシング電圧を使用することによって、メモリセルが、たとえばセルがプログラミングされたターゲット状態とは異なる状態等のターゲット状態以外の状態にあるという決定につながることがある。

本開示の１つまたは複数の実施形態にかかる少なくとも１つのメモリシステムを含むコンピューティングシステムの機能ブロック図である。 本開示の１つまたは複数の実施形態にかかる多くの閾値電圧分布およびセンシング電圧を表すグラフである。 本開示の１つまたは複数の実施形態にかかる多くの閾値電圧分布およびセンシング電圧を表すグラフである。

本開示は、データセンシングのための方法、装置およびシステムを含む。１つのかかる方法は、多くの異なるセンシング信号を使用して多くのメモリセルで多くの検知動作を実行することと、検知動作間で検知された状態を変更するメモリセルの量を決定すること、検知動作間で検知された状態を変更する多くのメモリセルの決定された量に少なくとも部分的に基づいて多くのセルに関連する第１のデータを出力するのか、それとも多くのセルに関連する第２のデータを出力するのかを決定することを含む。

１つまたは複数の実施形態は、多くの検知動作の内の１つの動作と、状態を変更する多くの検知動作の内の別の動作との間で状態を変更する量を決定すること、および決定された量が閾値未満であるという決定に応えて第１のデータを出力することを含むことがあり、第１のデータは検知動作の内の一方の間に検知されたデータ、または検知動作の内の他方の間に検知されたデータのどちらかに相当する。また、１つまたは複数の実施形態は、メモリセルの決定された量が閾値を超えている場合に第２のデータを出力することを含むこともある。

１つまたは複数の実施形態では、第１のデータはハードデータだけ、またはハードデータおよび第１の量のソフトデータを含むことがあり、第２のデータはハードデータ、ソフトデータ、またはハードデータおよび第２の量のソフトデータを含むことがある。

メモリセルと関連するソフトデータは、本明細書にさらに説明されるように、たとえば、メモリセルがプログラミングされたターゲット状態を表すＶｔ分布内のメモリセルの閾値電圧（Ｖｔ）の場所を示すことがある。さらに、ソフトデータは、本明細書にさらに説明されるように、メモリセルのＶｔが、メモリセルがプログラミングされたターゲット状態に相当するかどうかの可能性を示すことができる。対照的に、本明細書にさらに説明されるように、メモリセルの実際のデータ状態に相当するデータはハードデータと呼ばれる。

本開示の１つまたは複数の実施形態では、ソフトデータは、高度ＥＣＣが多くのメモリセルから読み取られたデータを訂正するために必要とされるときだけに、メモリ装置からメモリ装置にとって外部のコントローラに提供できる。たとえば、本明細書に説明される実施形態にかかる連続読取りから、たとえばソフトデータなしで標準的なＥＣＣを介して訂正可能なビットの量が決定される場合、多くのメモリセルと関連するハードデータが外部コントローラに提供され、多くのメモリセルと関連するソフトデータは外部コントローラに提供されない。いくつかの以前の手法では、ハードデータおよびソフトデータは、読取りのたびにその後にコントローラに提供される。他の手法はハードデータだけを提供し、したがって高度ＥＣＣは使用することができず、たとえばより多くのデータエラーがあり、その結果標準的なＥＣＣを使用してデータを訂正できない等、信頼性がより低くなる。

本開示の以下の発明を実施するための形態では、本開示の一部を形成し、本開示の多くの実施形態がどのようにして実践され得るのかを実例として示す添付図面が参照される。これらの実施形態は、当業者が本開示の実施形態を実践できるようにするほど詳細に説明されており、他の実施形態が活用され得ること、および本開示の範囲から逸脱することなくプロセス、電気的な、および／または構造上の変更が加えられてよいことが理解されるべきである。

本明細書で示されるように、「多くの」何かは１つまたは複数のかかるものを指すことがある。たとえば、多くのメモリ装置は、１つまたは複数のメモリ装置を指すことがある。さらに、特に図面の参照数字に関して、本明細書に使用される指示子「Ｎ」および「Ｍ」は、そのように示された多くの特定の特長を、本開示の多くの実施形態とともに含むことができることを示す。

本明細書の図は、１つまたは複数の最初の数字が図面図番号に相当し、残りの数字が図面中の要素または構成要素を識別する番号付け慣例に従う。異なる図の間の類似する要素または構成要素は、類似する数字を使用することによって特定され得る。たとえば、１００は図１の要素「００」を参照してよく、類似要素は図３では３００と参照されてよい。理解されるように、本明細書中の多様な実施形態に示される要素は、本開示の多くの追加の実施形態を提供するために追加、交換、および／または排除できる。さらに、理解されるように、図中に提供される要素の比率および相対的な尺度は、本発明の実施形態を示すことを目的としており、制限的な意味で解釈されるべきではない。

図１は、本開示の１つまたは複数の実施形態にかかる少なくとも１つのメモリシステム１０４を含むコンピューティングシステム１００の機能ブロック図である。図１に示されている実施形態では、メモリシステム１０４は、コントローラ１０８および１つまたは複数のメモリ装置１１０−１、．．．、１１０−Ｎを含むことがある。この例では、コントローラ１０８は１つまたは複数のメモリ装置１１０−１、．．．、１１０−Ｎに対して外部である。メモリ装置１１０−１、．．．、１１０−Ｎは、たとえば、メモリ装置にフォーマットされたファイルシステムとともにメモリシステムに記憶ボリュームを提供できる。コントローラ１０８は、たとえばハードウェア、ファームウェア、および／またはソフトウェア等の制御回路網を含むことがある。１つまたは複数の実施形態では、コントローラ１０８は、物理インタフェースおよびメモリ装置１１０−１、．．．、１１０−Ｎを含むプリント回路基板に結合される特定用途向け集積回路（ＡＳＩＣ）である場合がある。

コントローラ１０８は、誤り訂正符号（ＥＣＣ）構成要素１１２を含むことがある。ＥＣＣ構成要素１１２は、ハードウェア、ファームウェアおよび／またはソフトウェアを含むことがあり、たとえばデータのエラーを訂正するためにデータに対してＥＣＣ動作を実行できる。たとえば、閾値電圧シフトに起因するメモリセルの状態のエラーは、ＥＣＣによって訂正できる。ＥＣＣ動作は、ハードデータだけに基づいてエラーを訂正するために使用される標準的なＥＣＣ動作、およびエラーを訂正するためにソフトデータを使用できる高度ＥＣＣ動作を含むことがある。標準的なＥＣＣおよび／または高度ＥＣＣが使用されるのかどうかは、誤ったビットの量等、たとえばエラーとなっているセルの数に依存することがある。メモリ装置１１０−１、．．．、１１０−Ｎは、カウントフェイルビット回路網１１４−１、．．．、１１４−Ｎを含むことがある。カウントフェイルビット回路網１１４−１、．．．、１１４−Ｎは、たとえば、第１のセンシング電圧を使用して多くのメモリセルで実行される第１のセンシング動作と、第２のセンシング電圧を使用して多くのメモリセルで実行される第２のセンシング動作との間で、状態０から状態１に変更する等、状態を変更するメモリセルの量を決定するために使用できる。カウントフェイルビット回路網１１４−１、．．．、１１４−Ｎによって決定される連続センシング動作間で状態を変更するメモリセルの量は、たとえばハードデータだけまたはハードデータおよび第１の量のソフトデータ等の第１のデータを出力するかどうか、それともたとえばハードデータ、ソフトデータ、またはハードデータおよび第２の量のソフトデータ等の第２のデータを出力するのかを決定するために使用できる。

図１に示されるように、ホスト１０２は、メモリシステム１０４に結合できる。ホスト１０２は、他のホストシステムの中でも、ラップトップコンピュータ、パーソナル計算、デジタルカメラ、デジタル記録装置およびデジタル再生装置、携帯電話、ＰＤＡ，メモリカード読み取り装置、インタフェースハブである場合があり、たとえばプロセッサ等のメモリアクセス装置を含むことがある。当業者は、「プロセッサ」が並行処理システム等の１つまたは複数のプロセッサ、多くのコプロセッサ等を意味することがあることを理解する。

１つまたは複数の実施形態では、物理ホストインタフェースは、標準化されたインタフェースの形をとることがある。たとえば、メモリシステム１０４が、コンピューティングシステム１００でのデータ記憶に使用されるとき、物理ホストインタフェースは、他のコネクタおよびインタフェースの中でも、シリアルＡＴＡ（ＳＡＴＡ）、周辺構成要素相互接続エクスプレス（ＰＣＩｅ）、またはユニバーサルシリアルバス（ＵＳＢ）である場合がある。ただし、一般には、物理ホストインタフェースは、メモリシステム１０４と、物理ホストインタフェースにとって互換性があるレセプタを有するホスト１０２との間で制御信号、アドレス信号、データ信号、および他の信号を受け渡すためのインタフェースを提供する場合がある。

コントローラ１０８は、メモリ装置１１０−１、．．．、１１０−Ｎと通信して、他の動作の中でもデータを読み取る、書き込む、および消去することができる。コントローラ１０８は、１つまたは複数の集積回路および／または離散構成要素であってよい回路網を有することがある。メモリコントローラは、メモリ装置１１０−１、．．．、１１０−ＮのＩ／Ｏ接続（図１では不図示）を選択的に結合して、適切なときに適切なＩ／Ｏ接続で適切な信号を受信できるだろう。同様に、ホスト１０２とメモリシステム１０４との間の通信プロトコルは、メモリ装置１１０−１、．．．、１１０−Ｎのアクセスに必要とされるものとは異なってよい。コントローラ１０８は、ホストから受信されたコマンドを、メモリ装置１１０−１、．．．、１１０−Ｎに対する所望されるアクセスを達成するために適切なコマンドに変換できるだろう。

メモリ装置１１０−１、．．．、１１０−Ｎは、たとえば、不揮発性メモリセル等のメモリセルの１つまたは複数のアレイを含むことがある。たとえば、アレイはＮＡＮＤアーキテクチャのフラッシュアレイである場合がある。実施形態は、特定のタイプのメモリ装置に制限されない。たとえば、メモリ装置は、とりわけ、ＲＡＭ、ＲＯＭ、ＤＲＡＭ、ＳＤＲＡＭ、ＰＣＲＡＭ、ＰＲＡＭ、およびフラッシュメモリを含むことがある。

メモリ装置１１０−１、．．．、１１０−Ｎは、グループ化できる多くのメモリセルを含むことがある。本明細書に使用されるように、グループは、ページ、ブロック、平面、ダイ、アレイ全体、またはメモリセルの他のグループ等の１つまたは複数のメモリセルを含むことがある。たとえば、いくつかのメモリアレイは、メモリセルのブロックを作り上げるメモリセルの多くのページを含むことができる。多くのブロックは、メモリセルの平面内に含むことができる。メモリセルの多くの平面は、ダイの上に含むことができる。例として、１２８ＧＢのメモリ装置は、１ページあたり４３１４バイトのデータ、１ブロックあたり１２８ページ、１平面あたり２０４８ブロック、および１装置あたり１６平面を含むことができる。

メモリ装置では、１物理ページは、たとえばともにまたはメモリセルの機能グループとして書き込まれるおよび／または読み取られるセルの数等、書込みおよび／または読取りの単位を指すことがある。偶数ページおよび奇数ページは、別々の書込み動作および／または読取り動作で書き込む、および／または読み取ることができる。マルチレベルセル（ＭＬＣ）を含む実施形態の場合、物理ページは、たとえばデータの上部ページおよび下部ページに論理的に分割できる。たとえば、１つのメモリセルは、１つまたは複数のビットをデータの上部ページに、１つまたは複数のビットをデータの下部ページに寄与できる。したがって、データの上部ページおよび下部ページは、論理上部ページおよび論理下部ページがともに同じ物理ページの一部であるので、１つの書込みおよび／または読取り動作の一部として書き込むおよび／または読み取ることができる。

図１の実施形態は、本開示の実施形態を不明瞭にしないために示されていない追加の回路網を含むことがある。たとえば、メモリシステム１０４は、Ｉ／Ｏ回路網を通るＩ／Ｏ接続で提供されるアドレス信号をラッチするためのアドレス回路網を含むことがある。アドレス信号は、メモリ装置１１０−１、．．．、１１０−Ｎにアクセスするために、行デコーダおよび列デコーダによって受信、復号できる。アドレス入力接続の数が、メモリ装置１１０−１、．．．、１１０−Ｎの密度およびアーキテクチャに依存することが当業者によって理解されるだろう。

一般に、コントローラ１０８は、たとえばＰＣＩｅバスから等ホスト１０２から受信されたコマンドパケットを、ホスト‐メモリ変換回路網用のコマンド命令に変換すること、およびメモリ応答を、要求側ホストへの伝送用のホストシステムコマンドに変換することに関与している。

１つまたは複数の実施形態では、データは１度に１ページ、メモリ装置に書き込むことができる。メモリ装置の各ページは多くの物理セクタを有することがあり、各物理セクタはＬＢＡと関連することがある。例として、物理ページはデータの８個の物理セクタを有することがある。ただし、実施形態は、１物理ページあたりの特定数のメモリアレイに制限されない。

図２は、本開示の１つまたは複数の実施形態にかかる多くの閾値電圧分布およびセンシング電圧を表すグラフである。図２に示されている例は、たとえば２状態等の１ビットメモリセルを表す。ただし、本開示の実施形態は、１ビットメモリセルのこの例に制限されない。

図２に示されるように、閾値電圧（Ｖｔ）分布２２０および２２１は、それぞれたとえばＬ０およびＬ１等の、メモリセルをプログラミングできる２つの状態を表す。状態Ｌ０はデータ０に相当することがあり、状態Ｌ１はデータ１に相当することがある。ただし、実施形態はこれらのデータ割当てに制限されない。曲線２２２は、Ｖｔ分布２２０および２２１の合計を表すことができる。

Ｖｔ分布２２０および２２１は、対応する状態にプログラミングされる多くのメモリセルを表すことができ、その状態ではＶｔ分布曲線の高さはＶｔ分布内で特定の電圧にプログラミングされたセルの数を平均で示している。たとえばＬ０のＶｔ分布曲線２２０の幅が、データ０に相当する電圧の範囲を表す等、Ｖｔ分布曲線の幅は、特定の状態を表す電圧の範囲を示す。

多くのセンシング電圧が図２に示されている。かかるセンシング電圧は、他のセンシング電圧の中で、プログラム検証電圧およびプログラム読取り電圧を含むことがある。図２に示される例では、電圧レベル２２３−１（Ｒ１）、２２３−２（Ｒ２）、および２２３−３（Ｒ３）は、読取り電圧等、センシング動作中に状態Ｌ０と状態Ｌ１を区別するために使用できるセンシング電圧を表す。ＮＡＮＤストリング内の選択されたメモリセルで実行されるセンシング動作では、ストリングの未選択メモリセルは、導電状態となるようにパス電圧でバイアスをかけることができる。

メモリセルの検知された状態は、多くのメカニズムのため、経時的に、たとえばシフトする等変化することがある。たとえば、メモリセルのフローティングゲート等の電荷蓄積構造が経時的に電荷を失うことがある。かかる電荷損失によって、セルのＶｔは、例えば減少する等変化することがある。さらに、メモリセルが継時的にプログラミング動作および／またはセンシング動作を経るにつれて、プログラム外乱メカニズムおよび／または読取り外乱メカニズムによってセルのＶｔが、たとえば上昇する等変化することがある。当業者によって理解されるように、他にメカニズムによっても、メモリセルの検知された状態が継時的に変化することがある。

いくつかの例では、Ｖｔ変化はメモリセルの検知された状態を改変することがある。たとえば、メモリセルがたとえばデータ１等のＬ１のターゲット状態にプログラミングされていた場合、電荷損失によってメモリセルのＶｔはＲ３未満のレベルまで、またはおそらくたとえばデータ０等の状態Ｌ０に相当するＶｔ分布２２０内のレベルまで減少することがある。

したがって、かかるＶｔ変化が、たとえば読取り電圧Ｒ１、Ｒ２、およびＲ３等の図２に示されているセンシング電圧を使用してメモリセルで実行されるセンシング動作の間に誤ったデータが検知されることにつながる場合がある。たとえば、図２に示されているセンシング動作を使用してセンシング動作を実行することが、メモリセルが、セルがプログラミングされたターゲット状態以外の状態を表すという決定につながることがある。たとえば、Ｌ１のターゲット状態にプログラミングされ、電荷損失を経たメモリセルで実行されるセンシング動作は、読取り電圧Ｒ３がセンシング動作で使用される場合にＬ０のようなセルの状態を検知することがある。つまり、読取り電圧Ｒ３を使用すると、データ１を記憶するようにプログラミングされたセルが、データ０を記憶するとして誤って検知されることになる場合がある。

このようにして、Ｖｔ変化が発生する前に実行されるセンシング動作の間に使用されるセンシング電圧は、たとえば電荷損失等のＶｔの変化を経たメモリセルの正確なおよび／または信頼できる検知をもはや提供し得ない。したがって、メモリセルと関連するハードデータおよび／またはソフトデータを決定して、Ｖｔ分布のＶｔ変化を説明することが有利となることがある。

図２に示されるように、読取り電圧Ｒ１および読取り電圧Ｒ２を使用して多くのメモリセルを読み取ることができる。メモリ装置上のカウントフェイルビット回路網は、読取り電圧Ｒ１および読取り電圧Ｒ２を使用した連続読取り動作間で状態を変更したメモリセル２２４−１（Ｃ_１２）の量を決定するために使用できる。たとえばＣ_１２等、連続読取り動作間で状態を変更するメモリセルの量は、セル数対閾値電圧の第１の導関数を表す曲線の極小の近似値を求めるために使用できる。セル数対閾値電圧の第１の導関数を表す曲線の極小は、たとえばより高いセンシング電圧またはより低いセンシング電圧等、再び読み取られるときに状態を変更するだろうセルの数を最小限に抑える検知信号を決定するために使用できる。

１つまたは複数の実施形態では、メモリセルＣ_１２の量は、標準的なＥＣＣを介して訂正可能なメモリセルの閾値量に比較できる。メモリセルＣ_１２の量が標準的なＥＣＣを介して訂正可能なメモリセルの閾値量以下である場合、Ｒ１またはＲ２での読取りに相当するデータがメモリセルと関連するハードデータとして外部コントローラに出力される。メモリセルの量が閾値以下であるので、ＥＣＣ構成要素１１２等のＥＣＣ構成要素がデータ内部の誤ったビットを訂正できる。

メモリセルＣ_１２の量が標準的なＥＣＣを介して訂正可能なメモリセルの閾値量を超えている場合、読取り電圧Ｒ３を使用して別の読取りが実行される。メモリ装置でのカウントフェイルビット回路網は、読取り電圧Ｒ２および読取り電圧Ｒ３を使用して読取り動作間で状態を変更したメモリセル２２４−２（Ｃ_２３）の量を決定するために使用できる。メモリセルＣ_２３の量が標準的なＥＣＣを介して訂正可能なメモリセルの閾値量以下である場合、Ｒ２またはＲ３での読取りに相当するデータがメモリセルと関連するハードデータとして外部コントローラに出力される。

１つまたは複数の実施形態では、２つの読取り電圧を使用して連続読取り動作間で状態を変更したメモリセルの量が、標準的なＥＣＣを介して訂正可能なメモリセルの閾値量を超える場合、異なる読取り電圧を使用して２つの連続読取り動作間で状態を変更するメモリセルの量が標準的なＥＣＣを介して訂正可能なメモリセルの閾値量以下になるまで、別の読取りが異なる読取り電圧を使用して実行される。

１つまたは複数の実施形態では、たとえばメモリセルのどれも状態を変更しなかった等、２つの読取り電圧を使用して連続読取り動作間で状態を変更したメモリセルの量がゼロである場合、２つの読取り電圧の内の一方に相当するデータが、メモリセルと関連するハードデータとしてコントローラに出力される。

１つまたは複数の実施形態では、２つの読取り電圧を使用して連続読取り動作間で状態を変更したメモリセルの量、および／またはデータの状態を決定するために使用される読取り電圧に相当するデータは、装置のキャッシュ内等、メモリ装置に記憶できる。２つの読取り電圧を使用して連続読取り動作間で状態を変更したメモリセルの量、およびデータの状態を決定するために使用される読取り電圧に相当するデータは、読取り電圧の一方に相当するデータがメモリセルに関連するハードデータとして外部コントローラに出力されるまでメモリ装置に記憶できる。

図３は、本開示の１つまたは複数の実施形態にかかる多くの閾値電圧分布およびセンシング電圧を表すグラフである。図３に示されている例は、たとえば２状態等の１ビットメモリセルを表す。ただし、本開示の実施形態は、当業者によって理解されるように、１ビットメモリセルのこの例に制限されない。

図３に示されるように、閾値電圧（Ｖｔ）分布３２５および３２６は、それぞれたとえばＬ０およびＬ１等の、メモリセルをプログラミングできる２つの状態を表す。状態Ｌ０はデータ０に相当することがあり、状態Ｌ１はデータ１に相当することがある。ただし、実施形態はこれらのデータ割当てに制限されない。曲線３２７は、Ｖｔ分布３２５および３２６の合計を表すことができる。

多くのセンシング電圧が図３に示されている。かかるセンシング電圧は、他のセンシング電圧の中で、プログラム検証電圧およびプログラム読取り電圧を含むことがある。図３に示される例では、電圧レベル３２８−１（Ｒ１）、３２８−２（Ｒ２）、３２８−３（Ｒ３）、３２８−４（Ｒ４）および３２８−５（Ｒ５）は、読取り電圧等、センシング動作中に状態Ｌ０と状態Ｌ１を区別するために使用できるセンシング電圧を表す。読取り電圧Ｒ１、Ｒ２、Ｒ３、Ｒ４、およびＲ５は、２００ｍＶ未満の等しい増分で分離できる。たとえば、Ｒ１は１．０Ｖであり、Ｒ２は１．１Ｖであり、Ｒ３は１．２Ｖであり、Ｒ４は１．３Ｖであり、Ｒ５は１．４Ｖである。ただし、実施形態は、等しい増分によって分離されるセンシング電圧を使用することに、および／または２００ｍＶ未満の増分に制限されない。

図３に示され、以下に説明されるように、読取り電圧およびカウントフェイルビット回路網は、メモリセルと関連するハードデータおよび／またはソフトデータを決定して、たとえばＶｔ分布のＶｔ変更を説明するために使用できる。メモリセルと関連するハードデータおよび／またはソフトデータは、たとえばメモリ装置のキャッシュ内等、読取りごとにメモリ装置に記憶することができ、次いで（標準的なＥＣＣ動作がエラーを訂正するために使用できる場合）たとえばハードデータだけを出力するのか、それとも（より高度なＥＣＣ動作がエラーを訂正するために使用できる場合）たとえばハードデータおよびソフトデータを出力するのかが決定されると、外部コントローラに送信される。多くのメモリセルが、読取り電圧Ｒ１および読取り電圧Ｒ２を使用して読み取ることができる。メモリ装置のカウントフェイルビット回路網は、読取り電圧Ｒ１および読取り電圧Ｒ２を使用して連続読取り動作間で状態を変更したメモリセル３２９−１（Ｃ_１２）の量を決定するために使用できる。

１つまたは複数の実施形態では、電圧Ｒ１でおよび読取り電圧Ｒ２での連続読取り動作間で状態を変更したメモリセルＣ_１２の量は、標準的なＥＣＣを介して訂正可能なメモリセルの閾値量と比較できる。メモリセルＣ_１２の量が標準的なＥＣＣによって訂正可能なメモリセルの閾値量以下である場合、Ｒ１またはＲ２での読取りに相当するデータがメモリセルと関連するハードデータとして外部コントローラに出力される。

メモリセルＣ_１２の量が標準的なＥＣＣを介して訂正可能なメモリセルの閾値量を超えている場合、読取り電圧Ｒ３を使用して別の読取りが実行される。メモリ装置でのカウントフェイルビット回路網は、読取り電圧Ｒ２で、および読取り電圧Ｒ３での連続読取り動作間で状態を変更したメモリセル３２９−２（Ｃ_２３）の量を決定するために使用できる。メモリセルＣ_２３の量が標準的なＥＣＣを介して訂正可能なメモリセルの閾値量以下である場合、Ｒ２またはＲ３での読取りに相当するデータがメモリセルと関連するハードデータとして外部コントローラに出力される。

メモリセルＣ_２３の量が標準的なＥＣＣを介して訂正可能なメモリセルの閾値量を超えている場合、読取り電圧Ｒ４を使用して別の読取りが実行される。メモリ装置でのカウントフェイルビット回路網は、読取り電圧Ｒ３および読取り電圧Ｒ４での連続読取り動作間で状態を変更したメモリセル３２９-３（Ｃ_３４）の量を決定するために使用できる。メモリセルＣ_３４の量が標準的なＥＣＣを介して訂正可能なメモリセルの閾値量以下である場合、Ｒ３またはＲ４での読取りに相当するデータがメモリセルと関連するハードデータとして外部コントローラに出力される。

メモリセルＣ_３４の量が標準的なＥＣＣを介して訂正可能なメモリセルの閾値量を超えている場合、読取り電圧Ｒ５を使用して別の読取りが実行される。メモリ装置でのカウントフェイルビット回路網は、読取り電圧Ｒ４で、および読取り電圧Ｒ５での連続読取り動作間で状態を変更したメモリセル３２９-４（Ｃ_４５）の量を決定するために使用できる。メモリセルＣ_４５の量が標準的なＥＣＣを介して訂正可能なメモリセルの閾値量以下である場合、Ｒ４またはＲ５での読取りに相当するデータがメモリセルと関連するハードデータとして外部コントローラに出力される。

メモリセルＣ_４５の量が標準的なＥＣＣを介して訂正可能なメモリセルの閾値量を依然として超えている場合、状態を変更したメモリセルの最低量と関連する読取り動作の内の１つに相当するデータが、メモリセルと関連するハードデータとして外部コントローラに出力される。たとえば、Ｒ３に相当するデータが、メモリセルと関連するハードデータとして外部コントローラに出力できるだろう。残りの読取りの内の１つまたは複数に相当するデータは、メモリセルと関連するソフトデータとして外部コントローラに出力できる。たとえば、Ｒ１、Ｒ２、Ｒ４、および／またはＲ５での読取りに相当するデータは、メモリセルと関連するソフトデータとして外部コントローラに出力できるだろう。ソフトデータは、高度なＥＣＣ動作を実行するために外部コントローラによって使用できる。

１つまたは複数の実施形態では、たとえば５回の読取り動作等の多くの読取り動作を実行することができ、連続読取り動作間で状態を変更するメモリセルの量の数を決定できる。連続読取り動作間で状態を変更するメモリセルの量は、標準的なＥＣＣを介して訂正可能な閾値量に、および／または読取り動作間で状態を変更したメモリセルの以前の決定された量に比較できる。たとえばハードデータだけ、またはハードデータおよびソフトデータ等、読取り電圧に基づいてメモリセルと関連するハードデータおよび／またはソフトデータを出力する決定は、上述されたようにこの比較を介して下すことができる。

このようにして、本開示の１つまたは複数の実施形態では、ソフトデータは、高度ＥＣＣが使用されるまたは多くのメモリセルから読み取られたデータを訂正するために必要とされる可能性があるときにだけ、メモリ装置からメモリ装置にとって外部のコントローラに選択的に提供できる。たとえば、本明細書に説明される実施形態にかかる連続読取りから、たとえばソフトデータなしで標準的なＥＣＣを介して訂正可能なビットの量が決定される場合、多くのメモリセルと関連するソフトデータは必ずしも外部コントローラに提供されない。

本開示は、データセンシングのための方法および装置を含む。１つのかかる方法は、多くの異なるセンシング電圧を使用して多くのメモリセルで多くの連続検知動作を実行すること、多くの連続検知動作の内の引き続く検知動作間で状態を変更する多くのメモリセルの量を決定すること、および引き続く検知動作間で状態を変更する多くのメモリセルの決定された量に少なくとも部分的に基づいて、多くの連続検知動作の内の１つに相当するハードデータを出力するかどうかを決定することを含む。

特定の実施形態が本明細書で示され、説明されてきたが、当業者は同じ結果を達成するために計算された構成が、示されている特定の実施形態に代わることができることを理解するだろう。本開示は、本開示の多くの実施形態の適応または変形を対象とすることを目的としている。上記説明が、制限的な様式ではなく示されている様式で行われたと理解されるべきである。上記の実施形態、および本明細書に詳細に説明されていない他の実施形態の組合せは、上記説明を検討すると当業者に明らかであろう。本開示の多くの実施形態の範囲は、上記の構造および方法が使用される他の用途を含む。したがって、本開示の多くの実施形態の範囲は、添付特許請求の範囲に関して、かかる特許請求の範囲が権利がある同等物の全範囲と共に決定されるべきである。

上記発明を実施するための形態では、いくつかの特長は、開示を合理化するために単一の実施形態にまとめて分類されている。この開示方法は、本開示の開示されている実施形態が、各請求項に明示的に列挙されるよりも多い特長を使用しなければならないという意図を反映するとして解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、本発明の主題は、単一の開示された実施形態のすべての特長にあるわけではない。したがって、続く特許請求の範囲は、発明を実施するための形態の中に本明細書によって組み込まれ、続く特許請求の範囲は、発明を実施するための形態の中に本書によって組み込まれ、各請求項は別個の実施形態としてそれ自体で成立している。

Claims (38)

1. 多くの異なる検知信号を使用して多くのメモリセルで多くの検知動作を実行することと、
   前記検知動作間で検知された状態を変更する前記メモリセルの量を決定することと、
   前記検知動作間で検知された状態を変更する前記多くのメモリセルの前記決定された量に少なくとも部分的に基づいて、前記多くのメモリセルに関連する第１のデータを出力するのか、それとも前記多くのメモリセルに関連する第２のデータを出力するのかを決定することと
   を含む、データを検知するための方法。
2. 量を決定することが、前記多くの検知動作の内の１つの動作と状態を変更する前記多くの検知動作の内の別の動作との間で状態を変更する量を決定することを含み、前記決定された量が閾値未満であるという決定に応えて前記第１のデータを出力することとをさらに含み、前記第１のデータが、前記検知動作の内の一方の間に検知されたデータ、または前記検知動作の内の他方の間に検知されたデータのどちらかに相当する、請求項１に記載の方法。
3. 前記メモリセルの前記決定された量が前記閾値を超えている場合に前記第２のデータを出力することを含む、請求項２に記載の方法。
4. 前記多くのメモリセルで前記多くの検知動作を実行することが、２００ｍＶ未満の増分で多くの異なるセンシング電圧で前記メモリセルを検知することを含む、請求項１から３のいずれか１項に記載の方法。
5. 前記多くのメモリセルで前記多くの検知動作を実行することが、前記多くの異なるセンシング電圧間で等しい増分を有するセンシング電圧で検知することを含む、請求項１から３のいずれか１項に記載の方法。
6. 前記第１のデータを出力することが、外部コントローラにハードデータを出力することを含む、請求項２に記載の方法。
7. 前記第２のデータを出力することが、ソフトデータを使用して高度ＥＣＣ動作を実行する外部コントローラに前記ソフトデータを出力することを含む、請求項３に記載の方法。
8. 前記第１のデータを前記第２のデータで訂正するために高度ＥＣＣを使用することをさらに含む、請求項３に記載の方法。
9. 前記方法が、前記第２のデータを出力する前に前記メモリセルを含むメモリ装置に前記第２のデータを記憶することをさらに含む、請求項３に記載の方法。
10. 前記第１のデータを訂正するために標準的なＥＣＣを使用することをさらに含む、請求項２に記載の方法。
11. 第１のセンシング電圧で多くのメモリセルを検知することと、第２のセンシング電圧で前記多くのメモリセルを検知することとの間で、第１の状態から第２の状態に変化するメモリセルの第１の量を決定することと、
    前記第２のセンシング電圧で前記多くのメモリセルを検知することと、第３のセンシング電圧で前記多くのメモリセルを送信することとの間で、前記第１の状態から前記第２の状態に変化するメモリセルの第２の量を決定することと、
    メモリセルの前記第２の量がメモリセルの前記第１の量を超えているときに、前記第１のセンシング電圧または前記第２のセンシング電圧のどちらかに相当するハードデータ、および前記第１のセンシング電圧または前記第２のセンシング電圧の他方、および／または前記第３のセンシング電圧に相当するソフトデータを出力することと
    を含む、データを検知するための方法。
12. 前記方法が、前記第３のセンシング電圧で前記多くのメモリセルを検知することと、第４のセンシング電圧で前記多くのメモリセルを検知することとの間で、前記第１の状態から前記第２の状態に変化するメモリセルの第３の量を決定することと、
    前記第４のセンシング電圧で前記多くのメモリセルを検知することと、第５のセンシング電圧で前記多くのメモリセルを検知することとの間で前記第１の状態から前記第２の状態に変化するメモリセルの第４の量を決定することをさらに含み、前記第１のセンシング電圧または前記第２のセンシング電圧のどちらかに相当するハードデータを出力することが、第３の量および前記第４の量も前記第１の量を超えているときに、前記第１のセンシング電圧または前記第２のセンシング電圧のどちらかに相当する前記ハードデータを出力することをさらに含む、請求項１１に記載の方法。
13. 前記ソフトデータを出力することが、前記第４のセンシング電圧および／または第５のセンシング電圧に相当するソフトデータを出力することも含む、請求項１２に記載の方法。
14. ハードデータおよびソフトデータを出力することが、外部コントローラにハードデータおよびソフトデータを出力することを含む、請求項１１から１３のいずれか１項に記載の方法。
15. ソフトデータを使用して前記ハードデータを訂正するために高度ＥＣＣ動作を使用することをさらに含む、請求項１１から１３のいずれか１項に記載の方法。
16. 第１のセンシング電圧を使用して第１のセンシング動作を実行して、多くのメモリセルのそれぞれの状態を決定することと、
    第２のセンシング電圧を使用して第２のセンシング動作を実行して、前記多くのメモリセルのそれぞれの前記状態を決定することと、
    決定された状態が、前記第１のセンシング動作と前記第２のセンシング動作との間で変化する前記多くのメモリセルの第１の量を決定することと、
    閾値量を超える前記多くのセルの前記決定された第１の量に応えて、
    前記多くのメモリセルで第３のセンシング動作を実行することと、
    決定された状態が、前記第２のセンシング動作と前記第３のセンシング動作との間で変化する前記多くのメモリセルの第２の量を決定することと、
    前記閾値量を超えない前記多くのセルの前記決定された第１の量に応えて、前記第１のセンシング動作または前記第２のセンシング動作の内の１つに相当するハードデータだけを出力することと
    を含む、データを検知するための方法。
17. 前記閾値量を超える前記多くのセルの前記決定された第２の量に応えて、
    前記多くのメモリセルで第４のセンシング動作を実行することと、
    決定された状態が、前記第３のセンシング動作と前記第４のセンシング動作との間で変化する前記多くのメモリセルの第３の量を決定することと、
    前記閾値量を超えない前記多くのセルの前記決定された第２の量に応えて、前記第２のセンシング動作または前記第３のセンシング動作の内の１つに相当するハードデータだけを出力することと
    を含む、請求項１６に記載の方法。
18. 前記閾値量を超える前記多くのセルの前記決定された第３の量に応えて、
    前記多くのメモリセルで第５のセンシング動作を実行することと、
    決定された状態が、前記第４のセンシング動作と前記第５のセンシング動作との間で変化する前記多くのメモリセルの第４の量を決定することと、
    前記閾値量を超えない前記多くのセルの前記決定された第３の量に応えて、前記第３のセンシング動作または前記第４のセンシング動作の内の１つに相当するハードデータだけを出力することと
    請求項１７に記載の方法。
19. 前記閾値量を超える前記多くのセルの前記決定された第４の量に応えて、
    前記第１の量、前記第２の量、前記第３の量、および前記第４の量の内の最少量に相当する前記センシング動作の内の１つに相当するハードデータを出力することと
    請求項１８に記載の方法。
20. 前記閾値量を超える前記多くのセルの前記決定された第４の量に応えて、
    前記ハードデータに相当する前記センシング動作以外の前記センシング動作の内の少なくとも１つに相当するソフトデータを出力すること
    請求項１８に記載の方法。
21. 前記閾値量が、第１のタイプのＥＣＣ動作によって訂正可能な前記メモリセルの量に相当し、第２のタイプのＥＣＣ動作が、前記閾値量を超えるセルの量を訂正するために必要とされる、請求項１６に記載の方法。
22. メモリセルのアレイと、
    前記アレイに結合され、
    多くのメモリセルで実行される多くの連続検知動作の内の検知動作間で状態を変更する前記アレイの前記多くの前記メモリセルの量を決定し、
    少なくとも部分的に前記決定された量に応えて、前記多くのセルと関連する第１のデータまたは前記多くのセルと関連する第２のデータを出力する
    ように構成される回路網と
    を備える装置。
23. 前記回路網が、前記多くの連続検知動作の内の前記１つ以外の前記多くの連続検知動作に相当するソフトデータを出力するように構成される、請求項２２に記載の装置。
24. 前記ソフトデータが、前記ハードデータに相当する前記検知動作から前記センシング電圧を囲む等しい増分でセンシング電圧を含む、前記多くの連続検知動作に相当する、請求項２３に記載の装置。
25. 前記ハードデータおよび前記ソフトデータが、前記メモリ装置と関連する外部コントローラに出力される、請求項２３に記載の装置。
26. データが標準的なＥＣＣによって訂正可能であるときに、前記ハードデータが出力される、請求項２２から２５のいずれか１項に記載の装置。
27. データが高度ＥＣＣによって訂正可能であるときに、前記ソフトデータが出力される、請求項２３に記載の装置。
28. メモリセルのアレイと、
    前記アレイに結合され、
    第１のセンシング電圧および第２のセンシング電圧で多くのメモリセルを検知するときに、第１の状態から第２の状態に変化するメモリセルの第１の量を決定し、
    前記第２のセンシング電圧および第３のセンシング電圧で前記多くのメモリセルを検知するときに、前記第１の状態から前記第２の状態に変化するメモリセルの第２の量を決定し、
    前記第３のセンシング電圧および第４のセンシング電圧で前記多くのメモリセルを検知するときに、前記第１の状態から前記第２の状態に変化するメモリセルの第３の量を決定し、
    前記第４のセンシング電圧および第５のセンシング電圧で前記多くのメモリセルを検知することきに、前記第１の状態から前記第２の状態に変化するメモリセルの第４の量を決定する
    ように構成される回路網と
    を備える装置。
29. 前記回路網が、前記第１の量、前記第２の量、前記第３の量、または前記第４の量が以前の量を超えているときに、前記第１のセンシング電圧、前記第２のセンシング電圧、前記第３のセンシング電圧、前記第４のセンシング電圧、または前記第５のセンシング電圧に相当するハードデータを出力するように構成される、請求項２８に記載の装置。
30. 前記回路網が、前記第１のセンシング電圧、前記第２のセンシング電圧、前記第３のセンシング電圧、前記第４のセンシング電圧および／または前記第５のセンシング電圧に相当するソフトデータを出力するように構成される、請求項２８に記載の方法。
31. 前記ソフトデータが、外部コントローラに出力される前に前記メモリセルに記憶される、請求項３０に記載の装置。
32. 前記ソフトデータが、高度ＥＣＣで前記外部コントローラによって使用される、請求項３１に記載の装置。
33. 前記回路網がカウントフェイルビット回路網を含む、請求項２８から３２のいずれか１項に記載の装置。
34. メモリセルのアレイと、
    前記アレイに結合され、
    決定された状態が、第１のセンシング動作と第２のセンシング動作との間で変化する前記アレイの多くの前記メモリセルの第１の量を決定し、
    閾値量を超える前記多くのセルの前記決定された第１の量に応えて、決定された状態が前記第２のセンシング動作と第３のセンシング動作との間で変化する前記多くのメモリセルの第２の量を決定し、
    閾値量を超えない前記多くのセルの前記決定された第１の量に応えて、前記多くのメモリセルと関連するハードデータだけを出力する
    ように構成される回路網と
    を備える装置。
35. 前記回路網が、第１のセンシング電圧を使用して前記第１のセンシング動作を実行して、前記多くのメモリセルのそれぞれの前記状態を決定し、第２のセンシング電圧を使用して前記第２のセンシング動作を実行して、前記多くのメモリセルのそれぞれの前記状態を決定するように構成される、請求項３４に記載の装置。
36. 前記回路網が、前記閾値量を超える前記多くのセルの前記決定された第２の量に応えて、決定された状態が前記第２のセンシング動作と第３のセンシング動作との間で変化する前記多くのメモリセルの第３の量を決定し、閾値量を超える前記多くのセルの前記決定された第３の量に応えて、決定された状態が前記第４のセンシング動作と第５のセンシング動作との間で変化する前記多くのメモリセルの第４の量を決定するように構成される、請求項３５に記載の装置。
37. 前記回路網が、前記閾値量を超える前記多くのセルの前記決定された第４の量に応えて、前記第１のセンシング動作、前記第２のセンシング動作、前記第３のセンシング動作、前記第４のセンシング動作、および前記第５のセンシング動作の内の少なくとも１つに使用されるセンシング電圧に相当するソフトデータを出力するように構成される、請求項３６に記載の装置。
38. 前記ソフトデータが、外部コントローラに出力される前に、および前記ソフトデータが高度ＥＣＣ動作で前記外部コントローラによって使用される場合に、前記メモリ装置に記憶される、請求項３７に記載の装置。

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