JP6134389B2 - 誤り訂正に基づくデフォルト読み出し信号の設定 - Google Patents

Description

本開示は、全般的に、半導体メモリおよび方法に関し、より具体的には、誤り訂正に基づいてデフォルト読み出し信号を設定することに関連する装置および方法に関する。

メモリデバイスは、典型的に、コンピュータまたは他の電子デバイスの中に、内部半導体集積回路として提供される。揮発性および不揮発性メモリを含む、多くの異なる種類のメモリがある。揮発性メモリは、そのデータ（例えば、ホストデータ、誤りデータ等）を維持するために電力を必要とする可能性があり、数ある中でも、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、およびシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）が挙げられる。不揮発性メモリは、給電されていないときに、記憶されたデータを保持することによって持続的なデータを提供することができ、数ある中でも、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ、リードオンリーメモリ（ＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、消去可能プログラマブルＲＯＭ（ＥＰＲＯＭ）、ならびに相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗性ランダムアクセスメモリ（ＲＲＡＭ）、および磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）等の抵抗変化型メモリが挙げられる。

メモリデバイスは、互いに組み合わせて、ソリッドステートドライブ（ＳＳＤ）等のメモリシステムの記憶容量を形成することができる。ソリッドステートドライブは、数ある種々の種類の不揮発性および揮発性メモリの中でも、不揮発性メモリ（例えば、ＮＡＮＤ型フラッシュメモリおよびＮＯＲ型フラッシュメモリ）を含むことができ、および／または揮発性メモリ（例えば、ＤＲＡＭおよびＳＲＡＭ）を含むことができる。

ソリッドステートドライブは、性能、サイズ、重量、耐久性、動作温度範囲、および電力消費に関して、ハードドライブに勝る利点を有することができるので、ＳＳＤは、コンピュータのための主記憶容量として、ハードディスクドライブの代わりに使用することができる。例えば、ＳＳＤは、可動部品が少ないため、磁気ディスクドライブと比較したときに優れた性能を有することができ、磁気ディスクドライブと関連付けられるシークタイム、待ち時間、および他の電気機械的な遅延を回避し得る。

メモリは、広範囲にわたる電子的用途のための揮発性および不揮発性データ記憶装置として利用される。不揮発性メモリは、ラップトップコンピュータ、ポータブルメモリスティック、デジタルカメラ、携帯電話等のポータブル電子デバイス、ＭＰ３プレーヤー等のポータブル音楽プレーヤー、ムービープレーヤー、および他の電子デバイスで使用され得る。メモリセルは、アレイに配設することができ、アレイは、メモリデバイスで使用される。

本開示のいくつかの実施形態に従う、少なくとも１つのメモリシステムを含むコンピューティングシステムの形態の装置のブロック図である。 本開示のいくつかの実施形態に従う、不揮発性メモリアレイの一部分の概略図である。 本開示のいくつかの実施形態に従う、メモリアーキテクチャのブロック図である。 本開示のいくつかの実施形態に従う、例示的な２ビットメモリセルと関連付けられる閾値電圧分布図である。 いくつかの以前の手法による、隣接するデータ状態と関連付けられる２つの閾値電圧分布のプロットである。 本開示のいくつかの実施形態に従う、閾値電圧分布および誤り確率分布を組み合わせたプロットである。 本開示のいくつかの実施形態に従う、複数の離散的読み出し信号によって、複数のデータのページを読み出すことと関連付けられる誤り数のプロットである。 本開示のいくつかの実施形態に従う、複数の離散的読み出し信号によって、複数のデータのページを読み出すことと関連付けられる誤り数のプロットである。

本開示は、誤り訂正に基づいてデフォルト読み出し信号を設定することに関連する装置および方法を含む。いくつかの方法は、第１の離散的読み出し信号によって、一群のメモリセルからデータのページを読み出すことと、第１の離散的読み出し信号によって読み出したときに、データのページの少なくとも１つの符号語の誤り訂正を行うこととを含むことができる。方法は、第１の離散的読み出し信号とは異なる第２の離散的読み出し信号によって、一群のメモリセルのデータのページを読み出すことと、第２の離散的読み出し信号によって読み出したときに、データのページの少なくとも１つの符号語の誤り訂正を行うこととを含むことができる。第１および第２の離散的読み出し信号の１つは、それぞれの誤り訂正に少なくとも部分的に基づいて、デフォルト読み出し信号として設定することができる。

本開示の以下の発明を実施するための形態では、本明細書の一部を形成し、本開示の１つ以上の実施形態がどのように実践され得るのかを例として示す、添付の図面を参照する。これらの実施形態は、当業者が本開示の実施形態を実践することを可能にするように十分な詳細が説明され、他の実施形態が利用され得ること、および本開示の範囲を逸脱することなく、過程の、電気的な、および／または構造的な変更が行われ得ることを理解されたい。本明細書で使用されるとき、指示子「Ｂ」、「Ｃ」、「Ｎ」、「Ｍ」、および「Ｐ」は、特に図中の参照番号に関して、そのように指定される特定の特徴をいくつか含むことができることを示す。本明細書で使用されるとき、「いくつかの」特定のものは、そのようなものの１つ以上を指すことができる（例えば、いくつかのメモリデバイスは、１つ以上のメモリデバイスを指すことができる）。

本明細書中の図面は、上位の桁が、図面の図番号に対応し、残りの桁は、図面の中の要素または構成要素を識別するという、番号規則に従う。異なる図面間の同様な要素または構成要素は、同様な数字の使用によって識別され得る。例えば、５５０は、図５の要素「５０」を参照し得、同様な要素は、図６において６５０として参照され得る。認識されるように、本明細書の種々の実施形態に示される要素は、本開示のいくつかの追加的な実施形態を提供するように、追加、交換、および／または削除することができる。加えて、認識されるように、図面の中に提供される要素の比率および相対尺度は、本発明の特定の実施形態を例示することを意図しており、限定の意味で解釈されるべきではない。

図１は、本開示のいくつかの実施形態に従う、少なくとも１つのメモリシステム１０４を含むコンピューティングシステム１０１の形態の装置のブロック図である。本明細書で使用されるとき、メモリシステム１０４、コントローラ１０８、またはメモリデバイス１１０はまた、別に「装置」ともみなされ得る。メモリシステム１０４は、例えば、ソリッドステートドライブ（ＳＳＤ）とすることができ、また、ホストインターフェース１０６、コントローラ１０８（例えば、プロセッサおよび／または他の制御回路）、およびメモリシステム１０４のための記憶容量を提供する、いくつかのメモリデバイス１１０−１、．．．、１１０−Ｃ（例えば、ＮＡＮＤ型フラッシュデバイス等のソリッドステートメモリデバイス）を含むことができる。メモリシステム１０４は、単一のメモリデバイスとすることができる。

図１で例示されるように、コントローラ１０８は、ホストインターフェース１０６に連結され、複数のチャネルを介してメモリデバイス１１０−１、．．．、１１０−Ｃに連結され、また、メモリシステム１０４とホスト１０２との間でデータを送るために使用することができる。インターフェース１０６は、標準インターフェースの形態とすることができる。例えば、メモリシステム１０４がコンピューティングシステム１０１でデータを記憶するために使用されるとき、インターフェース１０６は、数ある他のコネクタおよびインターフェースの中でも、シリアルアドバンストテクノロジーアタッチメント（ＳＡＴＡ）、周辺機器相互接続エクスプレス（ＰＣＩｅ）、またはユニバーサルシリアルバス（ＵＳＢ）とすることができる。しかしながら、全般に、インターフェース１０６は、メモリシステム１０４と、インターフェース１０６のための互換レセプタを有するホスト１０２との間で、制御、アドレス、データ、および他の信号を渡すためのインターフェースを提供することができる。

ホスト１０２は、数ある種々の他のタイプのホストの中でも、パーソナルラップトップコンピュータ、デスクトップコンピュータ、デジタルカメラ、携帯電話、またはメモリカードリーダ等の、ホストシステムとすることができる。ホスト１０２は、システムマザーボードおよび／またはバックプレーンを含むことができ、また、いくつかのメモリアクセスデバイス（例えば、いくつかのプロセッサ）を含むことができる。ホスト１０２はまた、メモリシステム１０４が（例えば、オンダイコントローラを有する）メモリデバイスである場合等に、メモリコントローラとすることもできる。

コントローラ１０８は、数ある他の動作の中でも、データの読み出し、書き込み、および消去を制御するために、（いくつかの実施形態では、単一のダイ上のいくつかのメモリアレイとすることができる）いくつかのメモリデバイス１１０−１、．．．、１１０−Ｃと通信することができる。いくつかの実施形態において、コントローラ１０８は、いくつかのメモリデバイス１１０のいずれかまたは全てと同じダイまたは異なるダイ上にあり得る。

具体的に例示されていないが、いくつかの実施形態において、コントローラ１０８は、コントローラ１０８をメモリデバイス１１０−１、．．．、１１０−Ｃに連結する各チャネルのための離散メモリチャネルコントローラを含むことができる。コントローラ１０８は、例えば、いくつかのメモリデバイス１１０−１、．．．、１１０−Ｃへのアクセスを制御するための、および／もしくはホスト１０２とメモリデバイス１１０−１、．．．、１１０−Ｃとの間のデータ転送を促進するための、ハードウェアおよび／またはファームウェア（例えば、１つ以上の集積回路）および／またはソフトウェアの形態のいくつかの構成要素を含むことができる。

図１で例示されるように、コントローラ１０８は、誤り訂正回路１１２と、誤り訂正メモリ１１４とを含むことができる。例えば、誤り訂正回路１１２としては、数ある他のタイプの誤り訂正回路の中でも、Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇｈｅｍ（ＢＣＨ）誤り訂正回路、およびＲｅｅｄ Ｓｏｌｏｍｏｎ誤り訂正回路を含む群の１つ等の、代数的誤り訂正回路が挙げられる。誤り訂正メモリ１１４としては、揮発性（例えば、ＤＲＡＭ、ＳＲＡＭ等）および／または不揮発性（例えば、フラッシュ、ＭＲＡＭ等）メモリが挙げられる。いくつかの実施形態において、誤り訂正メモリ１１４は、メモリデバイス１１０−１、．．．、１１０−Ｃによって提供することができる。誤り訂正回路１１２および誤り訂正メモリ１１４のそれぞれは、特殊用途向け集積回路（ＡＳＩＣ）等の離散的構成要素とすることができ、または構成要素は、必ずしもコントローラ１０８の他の部分とは別の離散的物理形態を有するとは限らない、コントローラ１０８内の回路によって提供される機能を反映し得る。図１ではコントローラ１０８内の構成要素として例示されるが、誤り訂正回路１１２および誤り訂正メモリ１１４のそれぞれは、コントローラ１０８の外部とすることができ、またはコントローラ１０８内に位置するいくつかの構成要素およびコントローラ１０８の外部に位置するいくつかの構成要素を有することができる。

誤り訂正回路１１２は、データのページに対する誤りの誤り訂正許容数を有することができる。すなわち、ページが、誤り訂正回路１１２の誤りの誤り訂正許容数よりも少ない誤りを有する場合、データのページを訂正することができる。ページがより多くの誤りを有する場合、訂正不能な誤りを報告することができる。誤り訂正回路１１２は、データのページ（または符号語、ここで、データのページは、１つの符号語、１つを超える符号語、もしくは全てよりも少ない符号語を含むことができる）あたりのビット誤りの閾値数まで訂正することができる。符号語は、誤り訂正データによって符号化される、ある量のデータとすることができる。誤り訂正回路１１２は、符号語単位で動作するように構成することができる。しかしながら、アプリケーション固有またはデバイス固有の構成に応じて、誤り訂正回路は、（ビット数に関するページ長さと符号語長さとの間の相互作用に応じて）データのページに対する誤り訂正許容量を有すると言うことができる。

コントローラ１０８はまた、いくつかのトリム設定１１６も含むことができる。トリム設定１１６はそれぞれ、メモリデバイス１１０−１、．．．、１１０−Ｃに対するデフォルト読み出し信号を設定することができる。例えば、トリム設定は、メモリのページ、ブロック、プレーン、ダイ、チャネル、論理ユニット、および／または他のユニットに対するデフォルト読み出し信号を設定することができる。いくつかの実施形態において、コントローラ１０８は、複数の離散的読み出し信号によって、複数のダイの１つの中の一群のメモリセル（例えば、メモリセルの物理ページ）からデータを読み出すように構成することができる。コントローラは、特定のダイに対するデフォルト読み出し信号として、複数の読み出し信号の１つを設定するように、トリム設定１１６を調整することができる。コントローラ１０８は、メモリの各ページ、ブロック、プレーン、ダイ、チャネル、論理ユニット、および／または他のユニットに対するトリム設定１１６を含むことができ、またはコントローラ１０８は、一群のメモリのユニットに対するトリム設定１１６を記憶することができる。例えば、第１のトリム設定１１６は、第１のダイに対するデフォルト読み出し信号を設定することができ、一方で、第２のトリム設定１１６は、第２のダイおよび第３のダイに対するデフォルト読み出し信号を設定することができる。個々のメモリのユニットに対するトリム設定１１６は、個々のメモリのユニットからのデータの読み出しおよび読み出したデータの誤り訂正に少なくとも部分的に基づいて、または他のメモリのユニットからのデータの読み出しおよび読み出したデータの誤り訂正に少なくとも部分的に基づいて調整することができる（例えば、第１のダイの中の一群のメモリセルからのデータの読み出しおよび誤り訂正は、第１のダイの中のいくつかの群のメモリセルおよび第２のダイの中のいくつかの群のメモリセルに対するデフォルト読み出し信号を提供することができる）。コントローラ１０８は、各メモリユニット（例えば、ダイ）に対して１つのトリム設定１１６を有することができ、またはコントローラは、メモリユニットの数よりも少ないトリム設定１１６を含むことができる。

いくつかのメモリデバイス１１０−１、．．．、１１０−Ｃは、いくつかのメモリセル（例えば、不揮発性メモリセル）のアレイを含むことができる。アレイは、例えば、ＮＡＮＤアーキテクチャを有するフラッシュアレイとすることができる。しかしながら、実施形態は、特定のタイプのメモリアレイまたはアレイアーキテクチャに限定されない。本明細書では、全般的に、ＮＡＮＤアーキテクチャの浮遊ゲート型フラッシュメモリセルが参照されるが、実施形態は、そのように限定されない。メモリセルは、例えば、いくつかの物理ページを含むいくつかのブロックにグループ化することができる。いくつかのブロックは、メモリセルのプレーンに含めることができ、アレイは、いくつかのプレーンを含むことができる。一例として、メモリデバイスは、１ページあたり８ＫＢ（キロバイト）のユーザデータ、１ブロックあたり１２８ページのユーザデータ、１プレーンあたり２０４８ブロック、そして、１デバイスあたり１６プレーンを記憶するように構成され得る。

動作中には、例えば、データのページとして、データをメモリ（例えば、システム１０４のメモリデバイス１１０−１、．．．、１１０−Ｃ）に書き込むこと、および／または該メモリから読み出すことができる。よって、データのページは、メモリシステムのデータ転送サイズと称することができる。データは、セクタ（例えば、ホストセクタ）と称されるデータセグメントで、ホスト（ホスト１０２）に／から送ることができる。よって、データのセクターは、ホストのデータ転送サイズと称することができる。

本開示のいくつかの実施形態によれば、コントローラ１０８は、それぞれが異なる大きさを有するそれぞれの複数の離散的読み出し信号によって、メモリアレイの一群のメモリセル（例えば、メモリセルの物理ページ）からデータを複数回読み出すように構成することができる。コントローラ１０８は（例えば、誤り訂正回路１１２を介して）、複数の離散的読み出し信号によって、一群のメモリセルから読み出したデータの誤り訂正を行い、誤り訂正に少なくとも部分的に基づいて、デフォルト読み出し信号として、複数の離散的読み出し信号の１つを設定することができる。各読み出しおよび誤り訂正の後に、コントローラ１０８は、それぞれの読み出し信号によって読み出したデータに対して誤り訂正を行った数を誤り訂正メモリ１１４に記憶することができる。いくつかの実施形態において、コントローラ１０８は、誤り訂正メモリ１１４に記憶された誤り訂正結果に少なくとも部分的に基づいて、最も少ない誤りをもたらす読み出し信号を、デフォルトとして設定することができる。一群のメモリセルから読み出したデータは、（例えば、既知の試験データパターンからの試験データとは対照的に）ユーザデータを含むことができる。そのような実施形態は、試験データの書き込みによって費やされる時間を減少させるのに、および／または試験データの書き込みと関連付けられる多数のプログラム／消去サイクルによるメモリ１１０−１、．．．、１１０−Ｃに対する摩耗を減少させるのに有益であり得る。データは、（別々に書き込まれた試験データではなく、ユーザデータを読み出すことであるが）試験動作として、デフォルト読み出し信号を設定する目的で読み出すことができる。試験動作は、データが読み出されるメモリ装置１１０−１、．．．、１１０−Ｃのアイドル時間中に行うことができる。アイドル時間は、その時間中に、メモリデバイス１１０−１、．．．、１１０−Ｃに関してホストの動作が行われていない時間を含むことができる。

図２は、本開示のいくつかの実施形態に従う、不揮発性メモリアレイの一部分の概略図を例示する。図２の実施形態は、ＮＡＮＤアーキテクチャの不揮発性メモリアレイを例示する。しかしながら、本明細書で説明される実施形態は、この実施例に限定されない。図２で示されるように、メモリアレイ２００は、アクセス線（例えば、ワード線２０５−１、．．．、２０５−Ｎ）と、交差データ線（例えば、ローカルビット線２０７−１、２０７−２、２０７−３、．．．、２０７−Ｍ）とを含む。デジタル環境におけるアドレッシングを容易にするために、ワード線２０５−１、．．．、２０５−Ｎの数、およびローカルビット線２０７−１、２０７−２、２０７−３、．．．、２０７−Ｍの数は、２の累乗とすることができる（例えば、２５６本のワード線×４０９６本のビット線）。

メモリアレイ２００は、ＮＡＮＤストリング２０９−１、２０９−２、２０９−３、．．．、２０９−Ｍを含む。各ＮＡＮＤストリングは、不揮発性メモリセル２１１−１、．．．、２１１−Ｎを含み、それぞれがそれぞれのワード線２０５−１、．．．、２０５−Ｎに通信可能に連結される。各ＮＡＮＤストリング（およびその構成メモリセル）はまた、ローカルビット線２０７−１、２０７−２、２０７−３、．．．、２０７−Ｍとも関連付けられる。各ＮＡＮＤストリング２０９−１、２０９−２、２０９−３、．．．、２０９−Ｍのメモリセル２１１−１、．．．、２１１−Ｎは、ソース選択ゲート（ＳＧＳ）（例えば、電界効果トランジスタ（ＦＥＴ）２１３）とドレイン選択ゲート（ＳＧＤ）（例えば、ＦＥＴ２１９）との間で、ソースからドレインに直列に連結される。各ソース選択ゲート２１３は、ソース選択線２１７上の信号に応じて、それぞれのＮＡＮＤストリングを共通ソース２２３に選択的に連結するように構成され、一方で、各ドレイン選択ゲート２１９は、ドレイン選択線２１５上の信号に応じて、それぞれのＮＡＮＤストリングをそれぞれのビット線に選択的に連結するように構成される。

図２で例示される実施形態において示されるように、ソース選択ゲート２１３のソースは、共通ソース線２２３に連結される。ソース選択ゲート２１３のドレインは、対応するＮＡＮＤストリング２０９−１のメモリセル２１１−１のソースに連結される。ドレイン選択ゲート２１９のドレインは、ドレイン接点２２１−１で、対応するＮＡＮＤストリング２０９−１のビット線２０７−１に連結される。ドレイン選択ゲート２１９のソースは、対応するＮＡＮＤストリング２０９−１の最後のメモリセル２１１−Ｎ（例えば、浮遊ゲートトランジスタ）のドレインに連結される。

いくつかの実施形態において、不揮発性メモリセル２１１−１、．．．、２１１−Ｎの構造物は、ソースと、ドレインと、浮遊ゲートまたは他の電荷蓄積構造と、制御ゲートとを含む。メモリセル２１１−１、．．．、２１１−Ｎは、それぞれ、ワード線２０５−１、．．．、２０５−Ｎに連結される、それらの制御ゲートを有する。ＮＯＲアレイアーキテクチャは、メモリセルのストリングが選択ゲートの間で並列に連結されることを除いて、同じように配置される。さらに、ＮＯＲアーキテクチャは、（例えば、ＮＡＮＤアーキテクチャのように、ページに基づくアクセスとは対照的に）アレイのメモリセルへのランダムアクセスを提供することができる。

選択ワード線（例えば、２０５−１、．．．、２０５−Ｎ）に連結されるいくつかのセル（例えば、サブセットまたは全て）は、１つの群としてともに書き込む、および／または読み出すことができる。ともに書き込まれたおよび／または読み出されたいくつかのセルは、データのページに対応することができる。本明細書で使用されるとき、高レベルの動作の例は、（例えば、コントローラの観点から）書き込み動作または読み出し動作と称されるのに対して、メモリセルに関して、そのような動作は、プログラミングまたは感知と称される。特定のワード線に連結され、それぞれの状態にともにプログラムされる一群のセルは、目標ページと称することができる。プログラミング動作は、選択ワード線に連結された選択セルの閾値電圧（Ｖｔ）を、目標の状態に対応する所望のプログラム電圧レベルまで増加させるために、いくつかのプログラムパルス（例えば、１６Ｖ〜２０Ｖ）を該選択ワード線に印加することを含むことができる。

読み出し動作は、選択セルの状態を判定するために、該選択セルに連結されたビット線の電圧および／または電流の変化を検出することを含むことができる。読み出し動作は、ビット線を予め荷電することと、選択セルが導通し始めたときに放電を感知することとを含むことができる。本開示では、２つの異なるタイプの読み出し動作（例えば、ランピング読み出し信号を使用したものと、複数の離散的読み出し信号を使用したもの）が説明される。

選択セルの状態を感知することは、ランピング読み出し信号（例えば、−２Ｖ〜＋３Ｖ）を選択ワード線に提供し、一方で、非選択セルに蓄積された電荷とは関係なく、非選択セルを導通状態で配置するのに十分な信号（例えば、４．５Ｖ等のパス電圧）を、ストリングの非選択セルに連結されたワード線に提供することを含むことができる。あるいは、選択セルの状態を感知することは、離散的読み出し信号（例えば、−０．０５Ｖ、０．５Ｖ、および２Ｖ）を、選択ワード線、したがって、選択セルの制御ゲートに印加することを含み得る。読み出されるおよび／または検証される選択セルに対応するビット線は、選択ワード線に印加された特定の読み出し信号に応じて、選択セルが導通するかどうかを判定するために感知することができる。例えば、選択セルの状態は、特定の状態と関連付けられる特定の基準電流にビット線電流が到達するワード線電圧によって判定することができる。

本開示のいくつかの実施形態によれば、デフォルト読み出し信号は、メモリセルのストリング２０９−１、２０９−２、２０９−３、．．．、２０９−Ｍ内の場所に基づいて設定することができる。例えば、図２に関して、ソース選択ゲート２１３により近いストリング２０９−１、２０９−２、２０９−３、．．．、２０９−Ｍのエッジに沿ってワード線２０５−１に連結されるメモリセルは、ドレイン選択ゲート２１９により近いストリング２０９−１、２０９−２、２０９−３、．．．、２０９−Ｍのエッジに沿ってワード線２０５−Ｎに連結されるメモリセルとは異なるデフォルトの離散的読み出し信号を有し得る。データは、複数の離散的読み出し信号によって、第１の一群のメモリセルから読み出すことができ、第１の一群のメモリセルを読み出すことは、メモリセルの特定のストリング２０９−１から第１のメモリセル２１１−１を感知することを含む。データは、離散的読み出し信号によって、第２の一群のメモリセルから読み出すことができ、メモリセルの特定のストリング２０９−１から第２のメモリセル２１１−Ｎを感知することを含む。第１の一群のメモリセルから読み出したデータの誤り訂正中に、最も少ない誤り数をもたらす（例えば、返す、生成する等）離散的読み出し信号の第１の１つを、第１のメモリセル２１１−１と同じワード線２０５−１に連結されたメモリセルに対するデフォルト読み出し信号として設定することができる。第２の一群のメモリセルから読み出したデータの誤り訂正中に、最も少ない誤り数をもたらす離散的読み出し信号の第２の１つを、第２のメモリセル２１１−Ｎと同じワード線２０５−Ｎに連結されたメモリセルに対するデフォルト読み出し信号として設定することができる。

メモリセルのストリング２０９−１、２０９−２、２０９−３、．．．、２０９−Ｍ内の場所に基づいてデフォルト読み出し信号を設定することは、メモリセルのストリング２０９−１、２０９−２、２０９−３、．．．、２０９−Ｍ内の各場所（例えば、ワード線）に対する、または一群の場所（例えば、１つを超えるワード線）に対するデフォルト読み出し信号を設定することを含むことができる。例えば、デフォルト読み出し信号を、特定のワード線およびそれに隣接するいくつかのワード線に連結されるメモリセルに対して設定することができる。隣接するワード線は、特定のワード線に直接隣接していてもよく、または、特定のワード線の近位にある閾値数のワード線に含まれるものであってもよい。いくつかの実施形態では、第１のデフォルト読み出し信号を、ストリング２０９−１、２０９−２、２０９−３、．．．、２０９−Ｍ内の特定の場所（例えば、ワード線）に対して設定することができ、第２のデフォルト読み出し信号を、ストリング２０９−１、２０９−２、２０９−３、．．．、２０９−Ｍ内の他の場所（例えば、１つを超える他のワード線）に対して設定することができる。

デフォルト読み出し信号は、奇数ページおよび偶数ページに基づいて設定することができる。メモリセルのページは、ワード線に沿って奇数および偶数に番号付けしたメモリセルに分けることができる。１つ以上の実施形態において、データの「奇数」または「偶数」ページは、データの論理表現とすることができ、ワード線に連結された（「奇数」に番号付けした）メモリセルの半分からのデータが「奇数」ページに記憶され、ワード線に連結された（「偶数」に番号付けした）メモリセルの他の半分からのデータが「偶数」ページに記憶される。例えば、特定のワード線２０５−１ならびにビット線２０７−１、２０７−３および他の奇数に番号付けしたビット線に選択的に連結されたメモリセルは、奇数のデータのページを記憶すると言われ得、一方で、ワード線２０５−１ならびにビット線２０７−２および他の偶数に番号付けしたビット線、および２０７−Ｍに連結されたメモリセルは、偶数のデータのページを記憶すると言われ得る。他の実施例は、図３に関して下で提供される。異なるデフォルト読み出し信号は、上位データのページおよび下位データのページに対する設定とすることができる。

第１の一群のメモリセルからのデータは、複数の離散的読み出し信号によって読み出すことができ、データを読み出すことは、ワード線に連結された複数のメモリセルの第１の部分を感知することを含む。第２の一群のメモリセルからのデータは、離散的読み出し信号によって読み出すことができ、第２の一群のメモリセルからデータを読み出すことは、ワード線に連結されたメモリセルの第２の部分を感知することを含むことができる。第１の一群のメモリセルから読み出したデータの誤り訂正中に、最も少ない誤り数をもたらす離散的読み出し信号の第１の１つを、複数のメモリセルの第１の一部分と同じビット線に連結されたメモリセルに対するデフォルト読み出し信号として設定することができる。第２の一群のメモリセルから読み出したデータの誤り訂正中に、最も少ない誤り数をもたらす離散的読み出し信号の第２の１つを、複数のメモリセルの第２の一部分と同じビット線に連結されたメモリセルに対するデフォルト読み出し信号として設定することができる。

図３は、本開示のいくつかの実施形態に従う、メモリアーキテクチャのブロック図を例示する。図３は、それぞれが２つのプレーン３２０−１、３２０−２、３２０−３、および３２０−４を有する、２つのメモリダイ３１８−１および３１８−２を含む。各プレーンは、いくつかのブロック３２２−１、３２２−２、．．．、３２２−Ｂ）を含む。本明細書で説明されるように、メモリセルのブロックは、１つの消去動作で同時に消去することができる。各ブロックは、いくつかのページ（例えば、ブロック１の３２２−１に含まれる、ページ３２４−１、３２４−２、．．．、３２４−Ｐ）を含む。本明細書で説明されるように、メモリセルのページは、１つの書き込みまたは読み出し動作で、同時に書き込むか、または読み出すことができる。各プレーンは、それぞれ、データレジスタ３２６−１、３２６−２、３２６−３、３２６−４と双方向通信を行う。各データレジスタは、それぞれ、キャッシュレジスタ３２８−１、３２８−２、３２８−３、３２８−４と双方向通信を行う。

データは、書き込み動作中に、データレジスタ３２６−１、３２６−２、３２６−３、３２６−４から、メモリプレーン３２０−１、３２０−２、３２０−３、３２０−４に転送することができる。データは、読み出し動作中に、メモリプレーン３２０−１、３２０−２、３２０−３、３２０−４から、データレジスタ３２６−１、３２６−２、３２６−３、３２６−４に転送することができる。キャッシュレジスタ３２８−１、３２８−２、３２８−３、３２８−４は、３３２で、入力／出力（Ｉ／Ｏ）回路にデータを出力することができ、また、３３０で、Ｉ／Ｏ回路からデータを受け取ることができる。具体的に例示されていないが、各キャッシュレジスタは、別個のＩ／Ｏ経路を有する。キャッシュレジスタ３２８−１、３２８−２、３２８−３、３２８−４は、いくつかのデータサイクルを通して、Ｉ／Ｏ回路とデータを通信することができる。非キャッシュ動作中に、データレジスタ３２６−１、３２６−２、３２６−３、３２６−４、およびキャッシュレジスタ３２８−１、３２８−２、３２８−３、３２８−４は、単一のレジスタとして同時に動作することができる。

キャッシュ動作中に、データレジスタ３２６−１、３２６−２、３２６−３、３２６−４、およびキャッシュレジスタ３２８−１、３２８−２、３２８−３、３２８−４は、パイプライン化された過程で別々に動作することができる。例えば、アレイからの次の順次アクセスは、以前にアクセスされたデータを出力している間にパイプライン化することができる。そのような二重バッファ技法は、読み出しアクセス時間を隠すことを可能にする。データは、最初に、メモリアレイからデータレジスタ３２６−１、３２６−２、３２６−３、３２６−４に転送することができる。キャッシュレジスタ３２８−１、３２８−２、３２８−３、３２８−４が利用可能である（ビジーでない）場合、データは、データレジスタ３２６−１、３２６−２、３２６−３、３２６−４から、キャッシュレジスタ３２８−１、３２８−２、３２８−３、３２８−４に移動させることができる。データがキャッシュレジスタ３２８−１、３２８−２、３２８−３、３２８−４に転送された時点で、データレジスタ３２６−１、３２６−２、３２６−３、３２６−４が利用可能であり、メモリアレイから次の順次ページのロードを開始することができる。

プレーン３２０−１は、ダイ３１８−１上のブロックの半分を表すことができ、一方で、プレーン３２０−２は、他の半分を表すことができる。プレーン３２０−３は、ダイ３１８−２上のブロックの半分を表すことができ、一方で、プレーン３２０−４は、他の半分を表すことができる。１つ以上の実施形態において、プレーンは、奇数および偶数に番号付けしたブロックに分けることができる。１つ以上の実施形態において、データの「奇数」または「偶数」プレーンは、データの論理表現とすることができ、ダイと関連付けられるアクセス線に連結された（「奇数」に番号付けした）メモリセルの半分からのデータユニットが「奇数」プレーンに記憶され、ダイと関連付けられるアクセス線に連結された他の（「偶数」に番号付けした）メモリセルの半分からのデータユニットが「偶数」プレーンに記憶される。実施形態は、１つを超えるプレーンを有する所与のダイ上のブロックの半分を表す特定のプレーンに限定されず、プレーン間の他のブロックの分布が可能である。いずれの実施形態も、特定の数のブロック、プレーン、またはダイを有するメモリデバイスに限定されない。本開示のいくつかの実施形態によれば、デフォルト読み出し信号は、メモリセルのいくつかのダイ３１８−１、３１８−２、いくつかのプレーン３２０−１、３２０−２、３２０−３、３２０−４、いくつかのブロック３２２−１、３２２−２、．．．、３２２−Ｂ、および／またはいくつかのページ３２４−１、３２４−２、．．．、３２４−Ｐに対して設定することができる。

図４は、本開示のいくつかの実施形態に従う、例示的な２ビットメモリセルと関連付けられる閾値電圧分布４３３の図表４３４を例示する。実施形態は、２ビットのデータによってプログラムされるマルチレベルメモリセルに限定されない。本開示の１つ以上の実施形態は、２つを超えるビットおよび／または小数個のビットのデータによってプログラムされる特定のメモリセルを含むことができる。

消去動作４３６の一部として、メモリセルのＶｔは、Ｖｔ分布４３３−１に配置することができる。下位ページプログラミング動作４３８の一部として、１つ以上のプログラミングパルスをメモリセルに印加して、いくつかの中間Ｖｔ分布（例えば、Ｖｔ分布４３３−２および４３３−３）のうちの１つにセルをプログラムすることができる。本実施例において、下位ページプログラミング動作中に、下位ページがデータ「１」でプログラムされるセルは、中間Ｖｔ分布４３３−２にプログラムされ、下位ページがデータ「０」でプログラムされるセルは、中間Ｖｔ分布４３３−３にプログラムされる。続いて、上位ページプログラミング動作４４０の一部として、１つ以上のプログラミングパルスをメモリセルに印加して、中間Ｖｔ分布４３３−２および４３３−３のうちの１つから、それぞれデータ状態１１、０１、１０、および００に対応する、Ｖｔ分布４３３−４、４３３−５、４３３−６、および４３３−７のうちの１つにセルをプログラムする。本実施例において、上位ページプログラミング４４０中に、下位ページがデータ「１」でプログラムされるセルは、Ｖｔ分布４３３−２から、Ｖｔ分布４３３−４または４３３−５のうちの１つにプログラムされる。上位ページプログラミング４４０中に、下位ページがデータ「０」でプログラムされるセルは、Ｖｔ分布４３３−３から、Ｖｔ分布４３３−６または４３３−７のうちの１つにプログラムされる。この２ビットメモリセルの実施例において、データ状態の最下位ビット（図４において四角の中に示される）は、下位データのページに対応し、データ状態の最上位ビット（図４において円の中に示される）は、上位データのページに対応する。一例として、Ｖｔ分布４３３−６にプログラムされるセルは、下位ページデータに対応する「０」および上位ページデータに対応する「１」を有する、データ「１０」を記憶する。しかしながら、実施形態は、２ビットセルに、または図４で例示される特定のデータ値に限定されない。

特定のプログラミング動作について、下位データのページおよび対応する上位データのページは、同じ物理メモリセル（例えば、同じメモリセルの物理ページ）にプログラムされる。認識されるように、２つ以外のいくつかのビットを有するマルチレベルメモリセルをプログラムするための方法を、本明細書の説明から推測することができる。例えば、３ビットメモリセルは、上位データのページで最終状態にプログラムする前に、下位データページおよびいくつかの中間データページでプログラムすることができる。本開示で説明される２ビットセルによる実施形態は、説明の目的のための例示であり、本開示を２ビットメモリセルの動作に限定しない。さらに、「１」および「０」の使用、ならびに「上位」および「下位」という用語の使用は、実施例を例示するために本明細書で使用され、本開示を特定の表記法またはデータ配列に限定するものではない。

図表４３４は、いくつかの読み出し信号（例えば、Ｖｒｅａｄ）４５０−１、４５０−２、４５０−３といった具体例を含む。読み出し信号４５０−２は、データ状態１１および０１とデータ状態１０および００とを区別するために、下位ページの読み出し動作の一部として使用することができる。例えば、下位ページ読み出し信号４５０−２が印加され、それに応じて、特定のメモリセルが導通する場合は、特定のメモリセルが、データ状態１１および０１のうちの１つであり、それは、下位ページビットが１であることを示す。しかしながら、読み出し信号４５０−２が印加され、特定のメモリセルが導通していない場合は、特定のメモリセルが、データ状態１０および００のうちの１つであり、それは、下位ページビットが０であることを示す。第１の上位ページ読み出し信号４５０−１は、データ状態１１と０１とを区別するために使用することができる。第２の上位ページ読み出し信号４５０−３は、データ状態１０と００とを区別するために使用することができる。

本開示のいくつかの実施形態は、読み出し信号４５０−１、４５０−２、４５０−３のうちの１つ以上の大きさを設定するために使用することができる。例えば、下位ページ読み出し信号４５０−２の大きさを設定するために、第１の複数の下位ページの離散的読み出し信号によって、一群のメモリセルを読み出すことができる（例えば、各離散的読み出し信号は、図４で示されるように、読み出し信号４５０−２の範囲で異なる大きさを有する）。読み出し信号４５０−２のデフォルトの大きさを設定するために、データ状態０１と１０との間の大きさを含むことによって、および／またはデータ状態０１および１０の一部分の範囲内である大きさを潜在的に含むことによって、読み出し信号を読み出し信号４５０−２の範囲内とすることができる。

複数の下位ページの離散的読み出し信号、例えば少なくとも１つの符号語を使用して一群のメモリセルから読み出したデータは、誤り訂正を行うことができる。第１の複数の離散的読み出し信号の１つは、誤り訂正に少なくとも部分的に基づいて、下位データのページに対するデフォルト読み出し信号として設定することができる。複数の離散的読み出し信号のそれぞれに対する一群のメモリセルの各読み出しの後の誤り訂正中に誤り訂正を行った数を、（訂正不能な誤りをもたらさない離散的読み出し信号に対して）計数し、比較して、該比較に少なくとも部分的に基づいて、デフォルト読み出し信号として、離散的読み出し信号の１つ（例えば、最も少ない誤り数をもたらす離散的読み出し信号の１つ）を設定することができる。そのような過程は、読み出し信号４５０−１および４５０−３のそれぞれに対するデフォルト読み出し信号の大きさを設定するために、異なる複数の離散的読み出し信号によって繰り返すことができる。例えば、一群のメモリセルからの第１の上位ページデータは、（例えば、読み出し信号４５０−１の範囲内の）第２の複数の離散的読み出し信号のそれぞれによって読み出すことができる。群から読み出した第１の上位ページデータは、それらの各読み出しに対して誤り訂正を行うことができ、第２の複数の離散的読み出し信号の１つを、誤り訂正に少なくとも部分的に基づいて、第１の上位ページに対するデフォルトとして設定することができる。第２の上位ページデータは、（例えば、読み出し信号４５０−３の範囲内の）第３の複数の離散的読み出し信号のそれぞれによって、一群のメモリセルから読み出すことができる。誤り訂正は、その各読み出しに対して行うことができ、第３の複数の離散的読み出し信号の１つを、誤り訂正に少なくとも部分的に基づいて、第２の上位データのページに対するデフォルトとして設定することができる。

データを読み出すことは、下位データのページ、中間データのページ（具体的に例示せず）、または上位データのページ等の、特定のタイプのデータのページを読み出すことを伴い得る。したがって、デフォルト読み出し信号は、特定のページタイプに対して設定することができる。具体的に例示されていないが、上で説明される過程は、中間ページのデータを読み出すためのデフォルト読み出し信号を設定するために繰り返すことができる。図４で例示されるように、上位データのページは、２つの離散的読み出し信号４５０−１および４５０−３によって読み出すことができる。１つを超えるデフォルト読み出し信号を、１つを超える離散的読み出し信号によって読み出されるページタイプに対して設定することができる。異なるデフォルト読み出し信号を、下位ページデータに対するもの以外の、上位ページデータに対して設定することができる。

図５は、いくつかの以前の手法による、隣接するデータ状態と関連付けられる２つの閾値電圧分布のプロット５３４を例示する。プロット５３４は、（例えば、データ状態０に対する）第１の閾値電圧（Ｖｔ）分布および（例えば、データ状態１に対する）第２のＶｔ分布を含む。プロット５３４のｘ軸は、Ｖｔの増加を示し、ｙ軸は、確率（Ｖｔ分布の集団）の増加を示す。そのような情報は、例えば、読み出し動作と関連付けられるソフトデータから収集することができる。例えば、特定のメモリセルに蓄積される電荷をより正確に決定するために、メモリセルのページを読み出すことができ、そして、特定のメモリセルに蓄積されるより正確な電荷を示すことができる電圧ランプを使用することによって、または各特定のデータ状態に対する１つを超える離散的読み出し信号を使用することによって、ソフトデータを取得することができる。このソフトデータは、メモリセルのページを通じて、プロット５３４上の実線５４４をもたらすことができる。すなわち、メモリシステムは、各特定のＶｔレベルによってセルの分布を判定することできるが、このソフトデータだけでは、どのセルがどのデータ状態に対応するのかが明確でない場合がある。すなわち、ソフトデータは、セルに蓄積された電荷をより正確に示すことができるが、セルをどの状態にプログラムするはずであったのかを示すことができない。

破線５４６−０および５４６−１は、それぞれ、第１のデータ状態０および第２のデータ状態１のプロットの残部を例示する（例えば、各セルに蓄積された特定の電荷、およびセルをどのデータ状態にプログラムするはずであったのかを示す、完全な情報が利用可能であった場合）。そのような完全な情報は、試験データを使用して利用可能であり得、ページは、既知の試験データによってプログラムされる。いくつかの以前の手法によれば、読み出し信号は、隣接するデータ状態（ここでは、状態０および状態１）に対するＶｔ分布間の谷間に基づいて設定され得る。図５において、この読み出し信号は、５５０で例示され、状態０と状態１との間の谷間に設定される。破線５４６−０および５４６−１の下側の領域５４８−０および５４８−１は、データ状態０とデータ状態１とを区別するために読み出し信号５５０を使用することによって関連付けられるそれぞれの誤りを例示する。データ状態０とデータ状態１とを区別するために読み出し信号５５０を使用することは、データ状態０にプログラムされたが、データ状態１として読み出される、領域５４８−０によって示されるセルに対する誤りをもたらし、また、データ状態１にプログラムされたが、データ状態０として読み出される、領域５４８−１によって示されるセルに対する誤りをもたらす。隣接するデータ状態に対するＶｔ分布が非対称であるときには、誤りも非対称である（例えば、領域５４８−１よりも領域５４８−０によってより多くの誤りが表される）。そのような事例において、谷間によって定義される読み出し信号を使用することは、異なる読み出し信号によって起こる誤りよりも多くの誤りをもたらす可能性がある。

隣接するデータ状態のＶｔ分布間の谷間に基づいて、デフォルト読み出し信号を設定するのではなく、本開示のいくつかの実施形態は、複数の離散的読み出し信号によって一群のメモリセル（例えば、物理ページ）からデータを読み出し、複数の離散的読み出し信号によって読み出したデータの誤り訂正を行い、そして、最も少ない誤り数をもたらす離散的読み出し信号に少なくとも部分的に基づいて、デフォルト読み出し信号を設定することができる。そのような実施形態は、既知の試験データの使用、または領域５４６−０および５４６−１に関する情報を提供することができる、データ状態とＶｔ分布との相関についての他の知識を必要としない。さらに、ソフトデータを必要とするのではなく、複数の離散的ハード読み出しからの誤りを最小にすることに少なくとも部分的に基づくので、そのような実施形態については、図５で例示されるようなＶｔ分布のプロット５３４を提供するのに十分なソフトデータを収集する必要はない。

図６は、本開示のいくつかの実施形態に従う、閾値電圧分布６３７および誤り確率分布６３９を組み合わせたプロット６３５を例示する。プロット６３５は、それぞれ図５からのデータ状態０および１に対するＶｔ分布の和を表すＶｔ分布６３７を含む。プロット６３５は、所与の大きさの読み出し信号に対する誤り確率分布６３９を含み、大きさは、ｘ軸によって示される。プロット６３５のｘ軸は、Ｖｔの増加および／または読み出し信号の大きさを示し、左側のｙ軸は、確率（Ｖｔ分布の集団）の増加を示し、右側のｙ軸は、誤りの確率の増加を示す。

プロット６３５は、第１の読み出しレベル６５０−１および第２の読み出しレベル６５０−２を例示する。読み出しレベルは、離散的読み出し信号の大きさに対応することができる。例えば、第１の読み出しレベル６５０−１は、第１の離散的読み出し信号の大きさに対応することができ、第２の読み出しレベル６５０−２は、第２の離散的読み出し信号の大きさに対応することができる。第１の読み出しレベル６５０−１は、隣接するデータ状態のＶｔ分布間の谷間でデフォルト読み出しレベルを設定するいくつかの以前の手法に従って設定することができる、読み出しレベルを表す。例示されるように、第１の読み出しレベル６５０−１は、隣接するデータ状態０および１の和のＶｔ分布６３７の最小点に設定される。しかしながら、第２の読み出しレベル６５０−２は、読み出しレベルに起因する誤り数を最小にすることに少なくとも部分的に基づいて、本開示のいくつかの実施形態に従って設定される、読み出しレベルを表す。誤り確率分布６３９に沿って、全ての他の読み出しレベルは、より多くの誤りをもたらすが、読み出しレベル６５０−２は、最も少ない誤り数をもたらし、それ以外の方法で隣接するデータ状態のＶｔ分布間の谷間に読み出しレベル６５０−１を設定することによって提供される読み出しよりも正確な読み出しをもたらす。誤り確率分布６３９は、複数の大きさにわたって読み出しレベルをスイープし、各読み出しレベルによってメモリセルのデータページを読み出し、各読み出しレベルによってデータの誤り訂正を行い、各読み出しレベルに対する誤り数を計数し、そして、そこから推論することによって取得することができる。

図７Ａは、本開示のいくつかの実施形態に従う、離散的読み出し信号によって、複数のメモリのユニットを読み出すことと関連付けられる誤り数のプロット７５２Ａを例示する。プロット７５２Ａは、４つのメモリユニット（例えば、ページＡ、ページＢ、ページＣ、ページＤ）のそれぞれの、読み出し信号の大きさに対する誤り数の分布、および４つのメモリユニットの平均（例えば、Ｐａｖｇ）を含む。プロット７５２Ａのｘ軸は、Ｖｔの増加および／または読み出し信号の大きさを示し、ｙ軸は、誤り確率の増加を示す。プロット７５２Ａは、第１のデータ状態（例えば、データ状態００および／または下位ページ）と関連付けられる読み出しの分布を含む。４つのメモリユニットは、Ｐａｖｇをもたらすために、空間的に平均化することができる。空間的平均化は、（例えば、単純な平均化および大域的最小関数に対して）サンプリングに起因するノイズを最小にすることができる。４つのメモリユニットは、メモリセルのアレイを通して位相的に分布させることができ、メモリシステム（例えば、複数のダイ）を通して位相的に分布させることができ、単一のブロックからのものとすることができ、またはメモリセルの異なるブロックからのものとすることができる。４つのメモリユニットのいずれかの最小値（例えば、谷間）、最小値のそれぞれの平均、またはＰａｖｇの最小値を、デフォルト読み出し信号の大きさとして設定することができる。

図７Ｂは、本開示のいくつかの実施形態に従う、離散的読み出し信号によって、複数のメモリのユニットを読み出すことと関連付けられる誤り数のプロット７５２Ｂを例示する。プロット７５２Ｂは、４つのメモリユニット（例えば、ページＡ、ページＢ、ページＣ、ページＤ）のそれぞれの、読み出し信号の大きさに対する誤り数の分布、および４つのメモリユニットの平均（例えば、Ｐａｖｇ）を含む。プロット７５２Ｂのｘ軸は、Ｖｔの増加および／または読み出し信号の大きさを示し、ｙ軸は、誤り確率の増加を示す。プロット７５２Ｂは、第２のデータ状態（例えば、データ状態０１および／または上位ページ）と関連付けられる読み出しの分布を含む。４つのメモリユニットは、Ｐａｖｇをもたらすために、空間的に平均化することができる。空間的平均化は、（例えば、単純な平均化および大域的最小関数に対する）サンプリングに起因するノイズを最小にすることができる。４つのメモリユニットは、メモリセルのアレイを通して位相的に分布させることができ、メモリシステム（例えば、複数のダイ）を通して位相的に分布させることができ、単一のブロックからのものとすることができ、またはメモリセルの異なるブロックからのものとすることができる。４つのメモリユニットのいずれかの最小値（例えば、谷間）、最小値のそれぞれの平均、またはＰａｖｇの最小値を、デフォルト読み出し信号の大きさとして設定することができる。

本開示のいくつかの実施形態によれば、１つを超える離散的読み出し信号によって一群のメモリセルを読み出すことは、１つのソフト読み出し動作ではなく、別々のハード読み出しを含む。すなわち、異なる離散的読み出し信号によって読み出した各データは、マクロレベルで（例えば、ページおよび／または符号語に基づいて）離散的信号によって読み出したデータに従って誤り数を決定するために、誤り訂正を行うことができるのに対して、ソフト読み出し動作によれば、（ランピング信号とは対照的に、複数の離散的信号を使用するソフト読み出し動作に対する）各連続的読み出しは、メモリセルに蓄積された特定の電荷をより正確に決定するために使用され得る。１つを超える離散的読み出し、各読み出しに対する誤り訂正、およびそれに応じたデフォルト読み出し信号の設定は、任意の特定のメモリセルに蓄積された電荷に関するさらなる詳細を提供するのではなく、むしろ、読み出しレベルがメモリセルのページにわたってより少ない誤りを提供できることに関して、さらなる詳細を提供することができる。

本開示のいくつかの実施形態によれば、１つを超える離散的読み出し信号によって一群のメモリセルを読み出し、各読み出しに対して、離散的読み出し信号のそれぞれによって読み出したデータの誤り訂正を行い、そして、（例えば、誤り訂正による誤り数を最小にするために）デフォルト読み出し信号を設定することは、誤り訂正回路から報告される訂正不能な誤りに基づいて読み出し信号を調整するものとは異なる。例えば、読み出し信号を設定するためのいくつかの以前の手法は、読み出し信号を漸増的に調整することを含む場合があり、その結果、以前は、訂正不能な誤りが報告されなくなるまで、誤り訂正回路からそのような訂正不能な誤りが報告されていた。しかしながら、そのような手法は、単に、誤り訂正を通る任意の他の読み出し信号よりも（結果として生じる誤り数に関して）読み出し信号が良好であるか不良であるかに関して提供される任意の知識を伴わずに、誤り訂正を通る読み出し信号を提供するに過ぎない。さらに、そのような手法は、読み出し信号の漸増的な調整が、誤り確率分布の谷間の遠位にある読み出し信号を設定する傾向があるので（例えば、図６の誤り確率分布６３９を参照されたい）、比較的高い誤り数をもたらす傾向がある読み出し信号を生じる可能性がある。対照的に、本開示のいくつかの実施形態は、単に訂正不能な誤りを回避すること、さらには、隣接するデータ状態の閾値電圧分布間の谷間に基づいて読み出しレベルを設定することに対して結果として生じる誤り数を大幅に低減させる、読み出し信号を設定することができる。

［結論］
本開示は、誤り訂正に基づいてデフォルト読み出し信号を設定することに関連する装置および方法を含む。いくつかの方法は、第１の離散的読み出し信号によって、一群のメモリセルからデータのページを読み出すことと、第１の離散的読み出し信号によって読み出したときに、データのページの少なくとも１つの符号語の誤り訂正を行うこととを含むことができる。方法は、第１の離散的読み出し信号とは異なる第２の離散的読み出し信号によって、一群のメモリセルのデータのページを読み出すことと、第２の離散的読み出し信号によって読み出したときに、データのページの少なくとも１つの符号語の誤り訂正を行うこととを含むことができる。第１および第２の離散的読み出し信号の１つは、それぞれの誤り訂正に少なくとも部分的に基づいて、デフォルト読み出し信号として設定することができる。

本明細書では具体的な実施形態を例示および説明したが、当業者は、同じ結果を達成するように考案された配設を、示された具体的な実施形態に代えることができることを理解するであろう。本開示は、本開示の１つ以上の実施形態の適応または変形を包含することを意図する。上記の説明は、制限の様式ではなく、例示的な様式において行われたものであることが理解されるであろう。上記の実施形態、および本明細書に具体的に説明されない他の実施形態の組み合わせが、上記の説明を検討することによって、当業者には明らかであろう。本開示の１つ以上の実施形態の範囲は、上記の構造および方法が使用される他の用途を含む。したがって、本開示の１つ以上の実施形態の範囲は、添付の特許請求の範囲に加えて、このような特許請求の範囲が権利を与えられる均等物の完全な範囲を参照して決定されなければならない。

前述の発明を実施するための形態では、開示を簡素化するために、いくつかの特徴が単一の実施形態にまとめられている。この開示方法は、本開示の開示される実施形態が、各請求項に明記されるよりも多くの特徴を用いなければならないという意図を反映するものとして解釈されるべきではない。そうではなく、以下の特許請求の範囲が反映するように、発明の主題は、単一の開示される実施形態の全ての特徴に満たない中に存する。したがって、以下の特許請求の範囲が本明細書により発明を実施するための形態に組み入れられ、各特許請求の範囲は個別の実施形態として独立する。

Claims (7)

1. 第１の離散的読み出し信号によって、第１群のメモリセル及び第２群のメモリセルから第１データ及び第２データをそれぞれ読み出すことと、
   前記第１データに含まれる第１の誤り数及び前記第２データに含まれる第２の誤り数を、誤り訂正符号を用いてそれぞれ計数し、前記第１の誤り数及び前記第２の誤り数の平均である第１の平均値を計算することと、
   前記第１の離散的読み出し信号と異なる第２の離散的読み出し信号によって、前記第１群のメモリセル及び前記第２群のメモリセルから第３データ及び第４データをそれぞれ読み出すことと、
   前記第３データに含まれる第３の誤り数及び前記第４データに含まれる第４の誤り数を、前記誤り訂正符号を用いてそれぞれ計数し、前記第３の誤り数及び前記第４の誤り数の平均である第２の平均値を計算することと、
   前記第１の平均値及び前記第２の平均値のうち、より小さい平均値に対応する前記第１の離散的読み出し信号及び前記第２の離散的読み出し信号の一方の離散的読み出し信号をデフォルト読み出し信号として設定することと、
   を含む方法。
2. 前記第１の誤り数及び前記第２の誤り数は、前記誤り訂正符号を用いて訂正出来る誤り数の上限を超えないことを特徴とする請求項１に記載の方法。
3. 前記第１の離散的読み出し信号は第１のデータ読み出し電圧に対応し、前記第２の離散的読み出し信号は前記第１のデータ読み出し電圧とは大きさの異なる第２のデータ読み出し電圧に対応する請求項１に記載の方法。
4. 前記第１群のメモリセル及び前記第２群のメモリセルはコントローラを備えたメモリシステムに含まれるものであって、前記第１、前記第２、前記第３及び前記第４データの読み出し、前記第１及び前記第２の平均値の計算及び前記デフォルト読み出し信号の設定は、前記メモリシステムがアイドル状態のときに実行される請求項１に記載の方法。
5. ホストと、
   前記ホストに接続され、少なくとも第１群のメモリセル、第２群のメモリセル、並びに前記第１群及び第２群のメモリセルを制御するコントローラを備えたメモリシステムと、
   を備えた装置であって、
   前記コントローラは、アイドル時において、
   第１の離散的読み出し信号によって、前記第１群のメモリセルから第１データを読み出すことと、
   前記第１データに含まれる第１の誤り数を、誤り訂正符号を用いて計数することと、
   前記第１の離散的読み出し信号と異なる第２の離散的読み出し信号によって、前記第１群のメモリセルから第２データを読み出すことと、
   前記第２データに含まれる第２の誤り数を、前記誤り訂正符号を用いて計数することと、
   前記第１の離散的読み出し信号によって、前記第２群のメモリセルから第３データを読み出すことと、
   前記第３データに含まれる第３の誤り数を、前記誤り訂正符号を用いて計数することと、
   前記第２の離散的読み出し信号によって、前記第２群のメモリセルから第４データを読み出すことと、
   前記第４データに含まれる第４の誤り数を、前記誤り訂正符号を用いて計数することと、
   前記第１の誤り数及び前記第３の誤り数の平均である第１の平均値を計算することと、
   前記第２の誤り数及び前記第４の誤り数の平均である第２の平均値を計算することと、
   前記第１の平均値及び前記第２の平均値のうち、より小さい平均値に対応する前記第１の離散的読み出し信号及び前記第２の離散的読み出し信号の一方の離散的読み出し信号をデフォルト読み出し信号として設定することと、
   を実行する、装置。
6. 前記第１の離散的読み出し信号は第１のデータ読み出し電圧に対応し、前記第２の離散的読み出し信号は前記第１のデータ読み出し電圧とは異なる大きさの第２のデータ読み出し電圧に対応する請求項５に記載の装置。
7. 前記第１、前記第２、前記第３及び前記第４の誤り数は、前記誤り訂正符号を用いて訂正出来る誤り数の上限を超えないことを特徴とする請求項５に記載の装置。

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