JP6134389B2 - 誤り訂正に基づくデフォルト読み出し信号の設定 - Google Patents

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Description

本開示は、全般的に、半導体メモリおよび方法に関し、より具体的には、誤り訂正に基づいてデフォルト読み出し信号を設定することに関連する装置および方法に関する。
メモリデバイスは、典型的に、コンピュータまたは他の電子デバイスの中に、内部半導体集積回路として提供される。揮発性および不揮発性メモリを含む、多くの異なる種類のメモリがある。揮発性メモリは、そのデータ(例えば、ホストデータ、誤りデータ等)を維持するために電力を必要とする可能性があり、数ある中でも、ランダムアクセスメモリ(RAM)、ダイナミックランダムアクセスメモリ(DRAM)、およびシンクロナスダイナミックランダムアクセスメモリ(SDRAM)が挙げられる。不揮発性メモリは、給電されていないときに、記憶されたデータを保持することによって持続的なデータを提供することができ、数ある中でも、NAND型フラッシュメモリ、NOR型フラッシュメモリ、リードオンリーメモリ(ROM)、電気的消去可能プログラマブルROM(EEPROM)、消去可能プログラマブルROM(EPROM)、ならびに相変化ランダムアクセスメモリ(PCRAM)、抵抗性ランダムアクセスメモリ(RRAM)、および磁気抵抗ランダムアクセスメモリ(MRAM)等の抵抗変化型メモリが挙げられる。
メモリデバイスは、互いに組み合わせて、ソリッドステートドライブ(SSD)等のメモリシステムの記憶容量を形成することができる。ソリッドステートドライブは、数ある種々の種類の不揮発性および揮発性メモリの中でも、不揮発性メモリ(例えば、NAND型フラッシュメモリおよびNOR型フラッシュメモリ)を含むことができ、および/または揮発性メモリ(例えば、DRAMおよびSRAM)を含むことができる。
ソリッドステートドライブは、性能、サイズ、重量、耐久性、動作温度範囲、および電力消費に関して、ハードドライブに勝る利点を有することができるので、SSDは、コンピュータのための主記憶容量として、ハードディスクドライブの代わりに使用することができる。例えば、SSDは、可動部品が少ないため、磁気ディスクドライブと比較したときに優れた性能を有することができ、磁気ディスクドライブと関連付けられるシークタイム、待ち時間、および他の電気機械的な遅延を回避し得る。
メモリは、広範囲にわたる電子的用途のための揮発性および不揮発性データ記憶装置として利用される。不揮発性メモリは、ラップトップコンピュータ、ポータブルメモリスティック、デジタルカメラ、携帯電話等のポータブル電子デバイス、MP3プレーヤー等のポータブル音楽プレーヤー、ムービープレーヤー、および他の電子デバイスで使用され得る。メモリセルは、アレイに配設することができ、アレイは、メモリデバイスで使用される。
本開示のいくつかの実施形態に従う、少なくとも1つのメモリシステムを含むコンピューティングシステムの形態の装置のブロック図である。 本開示のいくつかの実施形態に従う、不揮発性メモリアレイの一部分の概略図である。 本開示のいくつかの実施形態に従う、メモリアーキテクチャのブロック図である。 本開示のいくつかの実施形態に従う、例示的な2ビットメモリセルと関連付けられる閾値電圧分布図である。 いくつかの以前の手法による、隣接するデータ状態と関連付けられる2つの閾値電圧分布のプロットである。 本開示のいくつかの実施形態に従う、閾値電圧分布および誤り確率分布を組み合わせたプロットである。 本開示のいくつかの実施形態に従う、複数の離散的読み出し信号によって、複数のデータのページを読み出すことと関連付けられる誤り数のプロットである。 本開示のいくつかの実施形態に従う、複数の離散的読み出し信号によって、複数のデータのページを読み出すことと関連付けられる誤り数のプロットである。
本開示は、誤り訂正に基づいてデフォルト読み出し信号を設定することに関連する装置および方法を含む。いくつかの方法は、第1の離散的読み出し信号によって、一群のメモリセルからデータのページを読み出すことと、第1の離散的読み出し信号によって読み出したときに、データのページの少なくとも1つの符号語の誤り訂正を行うこととを含むことができる。方法は、第1の離散的読み出し信号とは異なる第2の離散的読み出し信号によって、一群のメモリセルのデータのページを読み出すことと、第2の離散的読み出し信号によって読み出したときに、データのページの少なくとも1つの符号語の誤り訂正を行うこととを含むことができる。第1および第2の離散的読み出し信号の1つは、それぞれの誤り訂正に少なくとも部分的に基づいて、デフォルト読み出し信号として設定することができる。
本開示の以下の発明を実施するための形態では、本明細書の一部を形成し、本開示の1つ以上の実施形態がどのように実践され得るのかを例として示す、添付の図面を参照する。これらの実施形態は、当業者が本開示の実施形態を実践することを可能にするように十分な詳細が説明され、他の実施形態が利用され得ること、および本開示の範囲を逸脱することなく、過程の、電気的な、および/または構造的な変更が行われ得ることを理解されたい。本明細書で使用されるとき、指示子「B」、「C」、「N」、「M」、および「P」は、特に図中の参照番号に関して、そのように指定される特定の特徴をいくつか含むことができることを示す。本明細書で使用されるとき、「いくつかの」特定のものは、そのようなものの1つ以上を指すことができる(例えば、いくつかのメモリデバイスは、1つ以上のメモリデバイスを指すことができる)。
本明細書中の図面は、上位の桁が、図面の図番号に対応し、残りの桁は、図面の中の要素または構成要素を識別するという、番号規則に従う。異なる図面間の同様な要素または構成要素は、同様な数字の使用によって識別され得る。例えば、550は、図5の要素「50」を参照し得、同様な要素は、図6において650として参照され得る。認識されるように、本明細書の種々の実施形態に示される要素は、本開示のいくつかの追加的な実施形態を提供するように、追加、交換、および/または削除することができる。加えて、認識されるように、図面の中に提供される要素の比率および相対尺度は、本発明の特定の実施形態を例示することを意図しており、限定の意味で解釈されるべきではない。
図1は、本開示のいくつかの実施形態に従う、少なくとも1つのメモリシステム104を含むコンピューティングシステム101の形態の装置のブロック図である。本明細書で使用されるとき、メモリシステム104、コントローラ108、またはメモリデバイス110はまた、別に「装置」ともみなされ得る。メモリシステム104は、例えば、ソリッドステートドライブ(SSD)とすることができ、また、ホストインターフェース106、コントローラ108(例えば、プロセッサおよび/または他の制御回路)、およびメモリシステム104のための記憶容量を提供する、いくつかのメモリデバイス110−1、...、110−C(例えば、NAND型フラッシュデバイス等のソリッドステートメモリデバイス)を含むことができる。メモリシステム104は、単一のメモリデバイスとすることができる。
図1で例示されるように、コントローラ108は、ホストインターフェース106に連結され、複数のチャネルを介してメモリデバイス110−1、...、110−Cに連結され、また、メモリシステム104とホスト102との間でデータを送るために使用することができる。インターフェース106は、標準インターフェースの形態とすることができる。例えば、メモリシステム104がコンピューティングシステム101でデータを記憶するために使用されるとき、インターフェース106は、数ある他のコネクタおよびインターフェースの中でも、シリアルアドバンストテクノロジーアタッチメント(SATA)、周辺機器相互接続エクスプレス(PCIe)、またはユニバーサルシリアルバス(USB)とすることができる。しかしながら、全般に、インターフェース106は、メモリシステム104と、インターフェース106のための互換レセプタを有するホスト102との間で、制御、アドレス、データ、および他の信号を渡すためのインターフェースを提供することができる。
ホスト102は、数ある種々の他のタイプのホストの中でも、パーソナルラップトップコンピュータ、デスクトップコンピュータ、デジタルカメラ、携帯電話、またはメモリカードリーダ等の、ホストシステムとすることができる。ホスト102は、システムマザーボードおよび/またはバックプレーンを含むことができ、また、いくつかのメモリアクセスデバイス(例えば、いくつかのプロセッサ)を含むことができる。ホスト102はまた、メモリシステム104が(例えば、オンダイコントローラを有する)メモリデバイスである場合等に、メモリコントローラとすることもできる。
コントローラ108は、数ある他の動作の中でも、データの読み出し、書き込み、および消去を制御するために、(いくつかの実施形態では、単一のダイ上のいくつかのメモリアレイとすることができる)いくつかのメモリデバイス110−1、...、110−Cと通信することができる。いくつかの実施形態において、コントローラ108は、いくつかのメモリデバイス110のいずれかまたは全てと同じダイまたは異なるダイ上にあり得る。
具体的に例示されていないが、いくつかの実施形態において、コントローラ108は、コントローラ108をメモリデバイス110−1、...、110−Cに連結する各チャネルのための離散メモリチャネルコントローラを含むことができる。コントローラ108は、例えば、いくつかのメモリデバイス110−1、...、110−Cへのアクセスを制御するための、および/もしくはホスト102とメモリデバイス110−1、...、110−Cとの間のデータ転送を促進するための、ハードウェアおよび/またはファームウェア(例えば、1つ以上の集積回路)および/またはソフトウェアの形態のいくつかの構成要素を含むことができる。
図1で例示されるように、コントローラ108は、誤り訂正回路112と、誤り訂正メモリ114とを含むことができる。例えば、誤り訂正回路112としては、数ある他のタイプの誤り訂正回路の中でも、Bose−Chaudhuri−Hocquenghem(BCH)誤り訂正回路、およびReed Solomon誤り訂正回路を含む群の1つ等の、代数的誤り訂正回路が挙げられる。誤り訂正メモリ114としては、揮発性(例えば、DRAM、SRAM等)および/または不揮発性(例えば、フラッシュ、MRAM等)メモリが挙げられる。いくつかの実施形態において、誤り訂正メモリ114は、メモリデバイス110−1、...、110−Cによって提供することができる。誤り訂正回路112および誤り訂正メモリ114のそれぞれは、特殊用途向け集積回路(ASIC)等の離散的構成要素とすることができ、または構成要素は、必ずしもコントローラ108の他の部分とは別の離散的物理形態を有するとは限らない、コントローラ108内の回路によって提供される機能を反映し得る。図1ではコントローラ108内の構成要素として例示されるが、誤り訂正回路112および誤り訂正メモリ114のそれぞれは、コントローラ108の外部とすることができ、またはコントローラ108内に位置するいくつかの構成要素およびコントローラ108の外部に位置するいくつかの構成要素を有することができる。
誤り訂正回路112は、データのページに対する誤りの誤り訂正許容数を有することができる。すなわち、ページが、誤り訂正回路112の誤りの誤り訂正許容数よりも少ない誤りを有する場合、データのページを訂正することができる。ページがより多くの誤りを有する場合、訂正不能な誤りを報告することができる。誤り訂正回路112は、データのページ(または符号語、ここで、データのページは、1つの符号語、1つを超える符号語、もしくは全てよりも少ない符号語を含むことができる)あたりのビット誤りの閾値数まで訂正することができる。符号語は、誤り訂正データによって符号化される、ある量のデータとすることができる。誤り訂正回路112は、符号語単位で動作するように構成することができる。しかしながら、アプリケーション固有またはデバイス固有の構成に応じて、誤り訂正回路は、(ビット数に関するページ長さと符号語長さとの間の相互作用に応じて)データのページに対する誤り訂正許容量を有すると言うことができる。
コントローラ108はまた、いくつかのトリム設定116も含むことができる。トリム設定116はそれぞれ、メモリデバイス110−1、...、110−Cに対するデフォルト読み出し信号を設定することができる。例えば、トリム設定は、メモリのページ、ブロック、プレーン、ダイ、チャネル、論理ユニット、および/または他のユニットに対するデフォルト読み出し信号を設定することができる。いくつかの実施形態において、コントローラ108は、複数の離散的読み出し信号によって、複数のダイの1つの中の一群のメモリセル(例えば、メモリセルの物理ページ)からデータを読み出すように構成することができる。コントローラは、特定のダイに対するデフォルト読み出し信号として、複数の読み出し信号の1つを設定するように、トリム設定116を調整することができる。コントローラ108は、メモリの各ページ、ブロック、プレーン、ダイ、チャネル、論理ユニット、および/または他のユニットに対するトリム設定116を含むことができ、またはコントローラ108は、一群のメモリのユニットに対するトリム設定116を記憶することができる。例えば、第1のトリム設定116は、第1のダイに対するデフォルト読み出し信号を設定することができ、一方で、第2のトリム設定116は、第2のダイおよび第3のダイに対するデフォルト読み出し信号を設定することができる。個々のメモリのユニットに対するトリム設定116は、個々のメモリのユニットからのデータの読み出しおよび読み出したデータの誤り訂正に少なくとも部分的に基づいて、または他のメモリのユニットからのデータの読み出しおよび読み出したデータの誤り訂正に少なくとも部分的に基づいて調整することができる(例えば、第1のダイの中の一群のメモリセルからのデータの読み出しおよび誤り訂正は、第1のダイの中のいくつかの群のメモリセルおよび第2のダイの中のいくつかの群のメモリセルに対するデフォルト読み出し信号を提供することができる)。コントローラ108は、各メモリユニット(例えば、ダイ)に対して1つのトリム設定116を有することができ、またはコントローラは、メモリユニットの数よりも少ないトリム設定116を含むことができる。
いくつかのメモリデバイス110−1、...、110−Cは、いくつかのメモリセル(例えば、不揮発性メモリセル)のアレイを含むことができる。アレイは、例えば、NANDアーキテクチャを有するフラッシュアレイとすることができる。しかしながら、実施形態は、特定のタイプのメモリアレイまたはアレイアーキテクチャに限定されない。本明細書では、全般的に、NANDアーキテクチャの浮遊ゲート型フラッシュメモリセルが参照されるが、実施形態は、そのように限定されない。メモリセルは、例えば、いくつかの物理ページを含むいくつかのブロックにグループ化することができる。いくつかのブロックは、メモリセルのプレーンに含めることができ、アレイは、いくつかのプレーンを含むことができる。一例として、メモリデバイスは、1ページあたり8KB(キロバイト)のユーザデータ、1ブロックあたり128ページのユーザデータ、1プレーンあたり2048ブロック、そして、1デバイスあたり16プレーンを記憶するように構成され得る。
動作中には、例えば、データのページとして、データをメモリ(例えば、システム104のメモリデバイス110−1、...、110−C)に書き込むこと、および/または該メモリから読み出すことができる。よって、データのページは、メモリシステムのデータ転送サイズと称することができる。データは、セクタ(例えば、ホストセクタ)と称されるデータセグメントで、ホスト(ホスト102)に/から送ることができる。よって、データのセクターは、ホストのデータ転送サイズと称することができる。
本開示のいくつかの実施形態によれば、コントローラ108は、それぞれが異なる大きさを有するそれぞれの複数の離散的読み出し信号によって、メモリアレイの一群のメモリセル(例えば、メモリセルの物理ページ)からデータを複数回読み出すように構成することができる。コントローラ108は(例えば、誤り訂正回路112を介して)、複数の離散的読み出し信号によって、一群のメモリセルから読み出したデータの誤り訂正を行い、誤り訂正に少なくとも部分的に基づいて、デフォルト読み出し信号として、複数の離散的読み出し信号の1つを設定することができる。各読み出しおよび誤り訂正の後に、コントローラ108は、それぞれの読み出し信号によって読み出したデータに対して誤り訂正を行った数を誤り訂正メモリ114に記憶することができる。いくつかの実施形態において、コントローラ108は、誤り訂正メモリ114に記憶された誤り訂正結果に少なくとも部分的に基づいて、最も少ない誤りをもたらす読み出し信号を、デフォルトとして設定することができる。一群のメモリセルから読み出したデータは、(例えば、既知の試験データパターンからの試験データとは対照的に)ユーザデータを含むことができる。そのような実施形態は、試験データの書き込みによって費やされる時間を減少させるのに、および/または試験データの書き込みと関連付けられる多数のプログラム/消去サイクルによるメモリ110−1、...、110−Cに対する摩耗を減少させるのに有益であり得る。データは、(別々に書き込まれた試験データではなく、ユーザデータを読み出すことであるが)試験動作として、デフォルト読み出し信号を設定する目的で読み出すことができる。試験動作は、データが読み出されるメモリ装置110−1、...、110−Cのアイドル時間中に行うことができる。アイドル時間は、その時間中に、メモリデバイス110−1、...、110−Cに関してホストの動作が行われていない時間を含むことができる。
図2は、本開示のいくつかの実施形態に従う、不揮発性メモリアレイの一部分の概略図を例示する。図2の実施形態は、NANDアーキテクチャの不揮発性メモリアレイを例示する。しかしながら、本明細書で説明される実施形態は、この実施例に限定されない。図2で示されるように、メモリアレイ200は、アクセス線(例えば、ワード線205−1、...、205−N)と、交差データ線(例えば、ローカルビット線207−1、207−2、207−3、...、207−M)とを含む。デジタル環境におけるアドレッシングを容易にするために、ワード線205−1、...、205−Nの数、およびローカルビット線207−1、207−2、207−3、...、207−Mの数は、2の累乗とすることができる(例えば、256本のワード線×4096本のビット線)。
メモリアレイ200は、NANDストリング209−1、209−2、209−3、...、209−Mを含む。各NANDストリングは、不揮発性メモリセル211−1、...、211−Nを含み、それぞれがそれぞれのワード線205−1、...、205−Nに通信可能に連結される。各NANDストリング(およびその構成メモリセル)はまた、ローカルビット線207−1、207−2、207−3、...、207−Mとも関連付けられる。各NANDストリング209−1、209−2、209−3、...、209−Mのメモリセル211−1、...、211−Nは、ソース選択ゲート(SGS)(例えば、電界効果トランジスタ(FET)213)とドレイン選択ゲート(SGD)(例えば、FET219)との間で、ソースからドレインに直列に連結される。各ソース選択ゲート213は、ソース選択線217上の信号に応じて、それぞれのNANDストリングを共通ソース223に選択的に連結するように構成され、一方で、各ドレイン選択ゲート219は、ドレイン選択線215上の信号に応じて、それぞれのNANDストリングをそれぞれのビット線に選択的に連結するように構成される。
図2で例示される実施形態において示されるように、ソース選択ゲート213のソースは、共通ソース線223に連結される。ソース選択ゲート213のドレインは、対応するNANDストリング209−1のメモリセル211−1のソースに連結される。ドレイン選択ゲート219のドレインは、ドレイン接点221−1で、対応するNANDストリング209−1のビット線207−1に連結される。ドレイン選択ゲート219のソースは、対応するNANDストリング209−1の最後のメモリセル211−N(例えば、浮遊ゲートトランジスタ)のドレインに連結される。
いくつかの実施形態において、不揮発性メモリセル211−1、...、211−Nの構造物は、ソースと、ドレインと、浮遊ゲートまたは他の電荷蓄積構造と、制御ゲートとを含む。メモリセル211−1、...、211−Nは、それぞれ、ワード線205−1、...、205−Nに連結される、それらの制御ゲートを有する。NORアレイアーキテクチャは、メモリセルのストリングが選択ゲートの間で並列に連結されることを除いて、同じように配置される。さらに、NORアーキテクチャは、(例えば、NANDアーキテクチャのように、ページに基づくアクセスとは対照的に)アレイのメモリセルへのランダムアクセスを提供することができる。
選択ワード線(例えば、205−1、...、205−N)に連結されるいくつかのセル(例えば、サブセットまたは全て)は、1つの群としてともに書き込む、および/または読み出すことができる。ともに書き込まれたおよび/または読み出されたいくつかのセルは、データのページに対応することができる。本明細書で使用されるとき、高レベルの動作の例は、(例えば、コントローラの観点から)書き込み動作または読み出し動作と称されるのに対して、メモリセルに関して、そのような動作は、プログラミングまたは感知と称される。特定のワード線に連結され、それぞれの状態にともにプログラムされる一群のセルは、目標ページと称することができる。プログラミング動作は、選択ワード線に連結された選択セルの閾値電圧(Vt)を、目標の状態に対応する所望のプログラム電圧レベルまで増加させるために、いくつかのプログラムパルス(例えば、16V〜20V)を該選択ワード線に印加することを含むことができる。
読み出し動作は、選択セルの状態を判定するために、該選択セルに連結されたビット線の電圧および/または電流の変化を検出することを含むことができる。読み出し動作は、ビット線を予め荷電することと、選択セルが導通し始めたときに放電を感知することとを含むことができる。本開示では、2つの異なるタイプの読み出し動作(例えば、ランピング読み出し信号を使用したものと、複数の離散的読み出し信号を使用したもの)が説明される。
選択セルの状態を感知することは、ランピング読み出し信号(例えば、−2V〜+3V)を選択ワード線に提供し、一方で、非選択セルに蓄積された電荷とは関係なく、非選択セルを導通状態で配置するのに十分な信号(例えば、4.5V等のパス電圧)を、ストリングの非選択セルに連結されたワード線に提供することを含むことができる。あるいは、選択セルの状態を感知することは、離散的読み出し信号(例えば、−0.05V、0.5V、および2V)を、選択ワード線、したがって、選択セルの制御ゲートに印加することを含み得る。読み出されるおよび/または検証される選択セルに対応するビット線は、選択ワード線に印加された特定の読み出し信号に応じて、選択セルが導通するかどうかを判定するために感知することができる。例えば、選択セルの状態は、特定の状態と関連付けられる特定の基準電流にビット線電流が到達するワード線電圧によって判定することができる。
本開示のいくつかの実施形態によれば、デフォルト読み出し信号は、メモリセルのストリング209−1、209−2、209−3、...、209−M内の場所に基づいて設定することができる。例えば、図2に関して、ソース選択ゲート213により近いストリング209−1、209−2、209−3、...、209−Mのエッジに沿ってワード線205−1に連結されるメモリセルは、ドレイン選択ゲート219により近いストリング209−1、209−2、209−3、...、209−Mのエッジに沿ってワード線205−Nに連結されるメモリセルとは異なるデフォルトの離散的読み出し信号を有し得る。データは、複数の離散的読み出し信号によって、第1の一群のメモリセルから読み出すことができ、第1の一群のメモリセルを読み出すことは、メモリセルの特定のストリング209−1から第1のメモリセル211−1を感知することを含む。データは、離散的読み出し信号によって、第2の一群のメモリセルから読み出すことができ、メモリセルの特定のストリング209−1から第2のメモリセル211−Nを感知することを含む。第1の一群のメモリセルから読み出したデータの誤り訂正中に、最も少ない誤り数をもたらす(例えば、返す、生成する等)離散的読み出し信号の第1の1つを、第1のメモリセル211−1と同じワード線205−1に連結されたメモリセルに対するデフォルト読み出し信号として設定することができる。第2の一群のメモリセルから読み出したデータの誤り訂正中に、最も少ない誤り数をもたらす離散的読み出し信号の第2の1つを、第2のメモリセル211−Nと同じワード線205−Nに連結されたメモリセルに対するデフォルト読み出し信号として設定することができる。
メモリセルのストリング209−1、209−2、209−3、...、209−M内の場所に基づいてデフォルト読み出し信号を設定することは、メモリセルのストリング209−1、209−2、209−3、...、209−M内の各場所(例えば、ワード線)に対する、または一群の場所(例えば、1つを超えるワード線)に対するデフォルト読み出し信号を設定することを含むことができる。例えば、デフォルト読み出し信号を、特定のワード線およびそれに隣接するいくつかのワード線に連結されるメモリセルに対して設定することができる。隣接するワード線は、特定のワード線に直接隣接していてもよく、または、特定のワード線の近位にある閾値数のワード線に含まれるものであってもよい。いくつかの実施形態では、第1のデフォルト読み出し信号を、ストリング209−1、209−2、209−3、...、209−M内の特定の場所(例えば、ワード線)に対して設定することができ、第2のデフォルト読み出し信号を、ストリング209−1、209−2、209−3、...、209−M内の他の場所(例えば、1つを超える他のワード線)に対して設定することができる。
デフォルト読み出し信号は、奇数ページおよび偶数ページに基づいて設定することができる。メモリセルのページは、ワード線に沿って奇数および偶数に番号付けしたメモリセルに分けることができる。1つ以上の実施形態において、データの「奇数」または「偶数」ページは、データの論理表現とすることができ、ワード線に連結された(「奇数」に番号付けした)メモリセルの半分からのデータが「奇数」ページに記憶され、ワード線に連結された(「偶数」に番号付けした)メモリセルの他の半分からのデータが「偶数」ページに記憶される。例えば、特定のワード線205−1ならびにビット線207−1、207−3および他の奇数に番号付けしたビット線に選択的に連結されたメモリセルは、奇数のデータのページを記憶すると言われ得、一方で、ワード線205−1ならびにビット線207−2および他の偶数に番号付けしたビット線、および207−Mに連結されたメモリセルは、偶数のデータのページを記憶すると言われ得る。他の実施例は、図3に関して下で提供される。異なるデフォルト読み出し信号は、上位データのページおよび下位データのページに対する設定とすることができる。
第1の一群のメモリセルからのデータは、複数の離散的読み出し信号によって読み出すことができ、データを読み出すことは、ワード線に連結された複数のメモリセルの第1の部分を感知することを含む。第2の一群のメモリセルからのデータは、離散的読み出し信号によって読み出すことができ、第2の一群のメモリセルからデータを読み出すことは、ワード線に連結されたメモリセルの第2の部分を感知することを含むことができる。第1の一群のメモリセルから読み出したデータの誤り訂正中に、最も少ない誤り数をもたらす離散的読み出し信号の第1の1つを、複数のメモリセルの第1の一部分と同じビット線に連結されたメモリセルに対するデフォルト読み出し信号として設定することができる。第2の一群のメモリセルから読み出したデータの誤り訂正中に、最も少ない誤り数をもたらす離散的読み出し信号の第2の1つを、複数のメモリセルの第2の一部分と同じビット線に連結されたメモリセルに対するデフォルト読み出し信号として設定することができる。
図3は、本開示のいくつかの実施形態に従う、メモリアーキテクチャのブロック図を例示する。図3は、それぞれが2つのプレーン320−1、320−2、320−3、および320−4を有する、2つのメモリダイ318−1および318−2を含む。各プレーンは、いくつかのブロック322−1、322−2、...、322−B)を含む。本明細書で説明されるように、メモリセルのブロックは、1つの消去動作で同時に消去することができる。各ブロックは、いくつかのページ(例えば、ブロック1の322−1に含まれる、ページ324−1、324−2、...、324−P)を含む。本明細書で説明されるように、メモリセルのページは、1つの書き込みまたは読み出し動作で、同時に書き込むか、または読み出すことができる。各プレーンは、それぞれ、データレジスタ326−1、326−2、326−3、326−4と双方向通信を行う。各データレジスタは、それぞれ、キャッシュレジスタ328−1、328−2、328−3、328−4と双方向通信を行う。
データは、書き込み動作中に、データレジスタ326−1、326−2、326−3、326−4から、メモリプレーン320−1、320−2、320−3、320−4に転送することができる。データは、読み出し動作中に、メモリプレーン320−1、320−2、320−3、320−4から、データレジスタ326−1、326−2、326−3、326−4に転送することができる。キャッシュレジスタ328−1、328−2、328−3、328−4は、332で、入力/出力(I/O)回路にデータを出力することができ、また、330で、I/O回路からデータを受け取ることができる。具体的に例示されていないが、各キャッシュレジスタは、別個のI/O経路を有する。キャッシュレジスタ328−1、328−2、328−3、328−4は、いくつかのデータサイクルを通して、I/O回路とデータを通信することができる。非キャッシュ動作中に、データレジスタ326−1、326−2、326−3、326−4、およびキャッシュレジスタ328−1、328−2、328−3、328−4は、単一のレジスタとして同時に動作することができる。
キャッシュ動作中に、データレジスタ326−1、326−2、326−3、326−4、およびキャッシュレジスタ328−1、328−2、328−3、328−4は、パイプライン化された過程で別々に動作することができる。例えば、アレイからの次の順次アクセスは、以前にアクセスされたデータを出力している間にパイプライン化することができる。そのような二重バッファ技法は、読み出しアクセス時間を隠すことを可能にする。データは、最初に、メモリアレイからデータレジスタ326−1、326−2、326−3、326−4に転送することができる。キャッシュレジスタ328−1、328−2、328−3、328−4が利用可能である(ビジーでない)場合、データは、データレジスタ326−1、326−2、326−3、326−4から、キャッシュレジスタ328−1、328−2、328−3、328−4に移動させることができる。データがキャッシュレジスタ328−1、328−2、328−3、328−4に転送された時点で、データレジスタ326−1、326−2、326−3、326−4が利用可能であり、メモリアレイから次の順次ページのロードを開始することができる。
プレーン320−1は、ダイ318−1上のブロックの半分を表すことができ、一方で、プレーン320−2は、他の半分を表すことができる。プレーン320−3は、ダイ318−2上のブロックの半分を表すことができ、一方で、プレーン320−4は、他の半分を表すことができる。1つ以上の実施形態において、プレーンは、奇数および偶数に番号付けしたブロックに分けることができる。1つ以上の実施形態において、データの「奇数」または「偶数」プレーンは、データの論理表現とすることができ、ダイと関連付けられるアクセス線に連結された(「奇数」に番号付けした)メモリセルの半分からのデータユニットが「奇数」プレーンに記憶され、ダイと関連付けられるアクセス線に連結された他の(「偶数」に番号付けした)メモリセルの半分からのデータユニットが「偶数」プレーンに記憶される。実施形態は、1つを超えるプレーンを有する所与のダイ上のブロックの半分を表す特定のプレーンに限定されず、プレーン間の他のブロックの分布が可能である。いずれの実施形態も、特定の数のブロック、プレーン、またはダイを有するメモリデバイスに限定されない。本開示のいくつかの実施形態によれば、デフォルト読み出し信号は、メモリセルのいくつかのダイ318−1、318−2、いくつかのプレーン320−1、320−2、320−3、320−4、いくつかのブロック322−1、322−2、...、322−B、および/またはいくつかのページ324−1、324−2、...、324−Pに対して設定することができる。
図4は、本開示のいくつかの実施形態に従う、例示的な2ビットメモリセルと関連付けられる閾値電圧分布433の図表434を例示する。実施形態は、2ビットのデータによってプログラムされるマルチレベルメモリセルに限定されない。本開示の1つ以上の実施形態は、2つを超えるビットおよび/または小数個のビットのデータによってプログラムされる特定のメモリセルを含むことができる。
消去動作436の一部として、メモリセルのVtは、Vt分布433−1に配置することができる。下位ページプログラミング動作438の一部として、1つ以上のプログラミングパルスをメモリセルに印加して、いくつかの中間Vt分布(例えば、Vt分布433−2および433−3)のうちの1つにセルをプログラムすることができる。本実施例において、下位ページプログラミング動作中に、下位ページがデータ「1」でプログラムされるセルは、中間Vt分布433−2にプログラムされ、下位ページがデータ「0」でプログラムされるセルは、中間Vt分布433−3にプログラムされる。続いて、上位ページプログラミング動作440の一部として、1つ以上のプログラミングパルスをメモリセルに印加して、中間Vt分布433−2および433−3のうちの1つから、それぞれデータ状態11、01、10、および00に対応する、Vt分布433−4、433−5、433−6、および433−7のうちの1つにセルをプログラムする。本実施例において、上位ページプログラミング440中に、下位ページがデータ「1」でプログラムされるセルは、Vt分布433−2から、Vt分布433−4または433−5のうちの1つにプログラムされる。上位ページプログラミング440中に、下位ページがデータ「0」でプログラムされるセルは、Vt分布433−3から、Vt分布433−6または433−7のうちの1つにプログラムされる。この2ビットメモリセルの実施例において、データ状態の最下位ビット(図4において四角の中に示される)は、下位データのページに対応し、データ状態の最上位ビット(図4において円の中に示される)は、上位データのページに対応する。一例として、Vt分布433−6にプログラムされるセルは、下位ページデータに対応する「0」および上位ページデータに対応する「1」を有する、データ「10」を記憶する。しかしながら、実施形態は、2ビットセルに、または図4で例示される特定のデータ値に限定されない。
特定のプログラミング動作について、下位データのページおよび対応する上位データのページは、同じ物理メモリセル(例えば、同じメモリセルの物理ページ)にプログラムされる。認識されるように、2つ以外のいくつかのビットを有するマルチレベルメモリセルをプログラムするための方法を、本明細書の説明から推測することができる。例えば、3ビットメモリセルは、上位データのページで最終状態にプログラムする前に、下位データページおよびいくつかの中間データページでプログラムすることができる。本開示で説明される2ビットセルによる実施形態は、説明の目的のための例示であり、本開示を2ビットメモリセルの動作に限定しない。さらに、「1」および「0」の使用、ならびに「上位」および「下位」という用語の使用は、実施例を例示するために本明細書で使用され、本開示を特定の表記法またはデータ配列に限定するものではない。
図表434は、いくつかの読み出し信号(例えば、Vread)450−1、450−2、450−3といった具体例を含む。読み出し信号450−2は、データ状態11および01とデータ状態10および00とを区別するために、下位ページの読み出し動作の一部として使用することができる。例えば、下位ページ読み出し信号450−2が印加され、それに応じて、特定のメモリセルが導通する場合は、特定のメモリセルが、データ状態11および01のうちの1つであり、それは、下位ページビットが1であることを示す。しかしながら、読み出し信号450−2が印加され、特定のメモリセルが導通していない場合は、特定のメモリセルが、データ状態10および00のうちの1つであり、それは、下位ページビットが0であることを示す。第1の上位ページ読み出し信号450−1は、データ状態11と01とを区別するために使用することができる。第2の上位ページ読み出し信号450−3は、データ状態10と00とを区別するために使用することができる。
本開示のいくつかの実施形態は、読み出し信号450−1、450−2、450−3のうちの1つ以上の大きさを設定するために使用することができる。例えば、下位ページ読み出し信号450−2の大きさを設定するために、第1の複数の下位ページの離散的読み出し信号によって、一群のメモリセルを読み出すことができる(例えば、各離散的読み出し信号は、図4で示されるように、読み出し信号450−2の範囲で異なる大きさを有する)。読み出し信号450−2のデフォルトの大きさを設定するために、データ状態01と10との間の大きさを含むことによって、および/またはデータ状態01および10の一部分の範囲内である大きさを潜在的に含むことによって、読み出し信号を読み出し信号450−2の範囲内とすることができる。
複数の下位ページの離散的読み出し信号、例えば少なくとも1つの符号語を使用して一群のメモリセルから読み出したデータは、誤り訂正を行うことができる。第1の複数の離散的読み出し信号の1つは、誤り訂正に少なくとも部分的に基づいて、下位データのページに対するデフォルト読み出し信号として設定することができる。複数の離散的読み出し信号のそれぞれに対する一群のメモリセルの各読み出しの後の誤り訂正中に誤り訂正を行った数を、(訂正不能な誤りをもたらさない離散的読み出し信号に対して)計数し、比較して、該比較に少なくとも部分的に基づいて、デフォルト読み出し信号として、離散的読み出し信号の1つ(例えば、最も少ない誤り数をもたらす離散的読み出し信号の1つ)を設定することができる。そのような過程は、読み出し信号450−1および450−3のそれぞれに対するデフォルト読み出し信号の大きさを設定するために、異なる複数の離散的読み出し信号によって繰り返すことができる。例えば、一群のメモリセルからの第1の上位ページデータは、(例えば、読み出し信号450−1の範囲内の)第2の複数の離散的読み出し信号のそれぞれによって読み出すことができる。群から読み出した第1の上位ページデータは、それらの各読み出しに対して誤り訂正を行うことができ、第2の複数の離散的読み出し信号の1つを、誤り訂正に少なくとも部分的に基づいて、第1の上位ページに対するデフォルトとして設定することができる。第2の上位ページデータは、(例えば、読み出し信号450−3の範囲内の)第3の複数の離散的読み出し信号のそれぞれによって、一群のメモリセルから読み出すことができる。誤り訂正は、その各読み出しに対して行うことができ、第3の複数の離散的読み出し信号の1つを、誤り訂正に少なくとも部分的に基づいて、第2の上位データのページに対するデフォルトとして設定することができる。
データを読み出すことは、下位データのページ、中間データのページ(具体的に例示せず)、または上位データのページ等の、特定のタイプのデータのページを読み出すことを伴い得る。したがって、デフォルト読み出し信号は、特定のページタイプに対して設定することができる。具体的に例示されていないが、上で説明される過程は、中間ページのデータを読み出すためのデフォルト読み出し信号を設定するために繰り返すことができる。図4で例示されるように、上位データのページは、2つの離散的読み出し信号450−1および450−3によって読み出すことができる。1つを超えるデフォルト読み出し信号を、1つを超える離散的読み出し信号によって読み出されるページタイプに対して設定することができる。異なるデフォルト読み出し信号を、下位ページデータに対するもの以外の、上位ページデータに対して設定することができる。
図5は、いくつかの以前の手法による、隣接するデータ状態と関連付けられる2つの閾値電圧分布のプロット534を例示する。プロット534は、(例えば、データ状態0に対する)第1の閾値電圧(Vt)分布および(例えば、データ状態1に対する)第2のVt分布を含む。プロット534のx軸は、Vtの増加を示し、y軸は、確率(Vt分布の集団)の増加を示す。そのような情報は、例えば、読み出し動作と関連付けられるソフトデータから収集することができる。例えば、特定のメモリセルに蓄積される電荷をより正確に決定するために、メモリセルのページを読み出すことができ、そして、特定のメモリセルに蓄積されるより正確な電荷を示すことができる電圧ランプを使用することによって、または各特定のデータ状態に対する1つを超える離散的読み出し信号を使用することによって、ソフトデータを取得することができる。このソフトデータは、メモリセルのページを通じて、プロット534上の実線544をもたらすことができる。すなわち、メモリシステムは、各特定のVtレベルによってセルの分布を判定することできるが、このソフトデータだけでは、どのセルがどのデータ状態に対応するのかが明確でない場合がある。すなわち、ソフトデータは、セルに蓄積された電荷をより正確に示すことができるが、セルをどの状態にプログラムするはずであったのかを示すことができない。
破線546−0および546−1は、それぞれ、第1のデータ状態0および第2のデータ状態1のプロットの残部を例示する(例えば、各セルに蓄積された特定の電荷、およびセルをどのデータ状態にプログラムするはずであったのかを示す、完全な情報が利用可能であった場合)。そのような完全な情報は、試験データを使用して利用可能であり得、ページは、既知の試験データによってプログラムされる。いくつかの以前の手法によれば、読み出し信号は、隣接するデータ状態(ここでは、状態0および状態1)に対するVt分布間の谷間に基づいて設定され得る。図5において、この読み出し信号は、550で例示され、状態0と状態1との間の谷間に設定される。破線546−0および546−1の下側の領域548−0および548−1は、データ状態0とデータ状態1とを区別するために読み出し信号550を使用することによって関連付けられるそれぞれの誤りを例示する。データ状態0とデータ状態1とを区別するために読み出し信号550を使用することは、データ状態0にプログラムされたが、データ状態1として読み出される、領域548−0によって示されるセルに対する誤りをもたらし、また、データ状態1にプログラムされたが、データ状態0として読み出される、領域548−1によって示されるセルに対する誤りをもたらす。隣接するデータ状態に対するVt分布が非対称であるときには、誤りも非対称である(例えば、領域548−1よりも領域548−0によってより多くの誤りが表される)。そのような事例において、谷間によって定義される読み出し信号を使用することは、異なる読み出し信号によって起こる誤りよりも多くの誤りをもたらす可能性がある。
隣接するデータ状態のVt分布間の谷間に基づいて、デフォルト読み出し信号を設定するのではなく、本開示のいくつかの実施形態は、複数の離散的読み出し信号によって一群のメモリセル(例えば、物理ページ)からデータを読み出し、複数の離散的読み出し信号によって読み出したデータの誤り訂正を行い、そして、最も少ない誤り数をもたらす離散的読み出し信号に少なくとも部分的に基づいて、デフォルト読み出し信号を設定することができる。そのような実施形態は、既知の試験データの使用、または領域546−0および546−1に関する情報を提供することができる、データ状態とVt分布との相関についての他の知識を必要としない。さらに、ソフトデータを必要とするのではなく、複数の離散的ハード読み出しからの誤りを最小にすることに少なくとも部分的に基づくので、そのような実施形態については、図5で例示されるようなVt分布のプロット534を提供するのに十分なソフトデータを収集する必要はない。
図6は、本開示のいくつかの実施形態に従う、閾値電圧分布637および誤り確率分布639を組み合わせたプロット635を例示する。プロット635は、それぞれ図5からのデータ状態0および1に対するVt分布の和を表すVt分布637を含む。プロット635は、所与の大きさの読み出し信号に対する誤り確率分布639を含み、大きさは、x軸によって示される。プロット635のx軸は、Vtの増加および/または読み出し信号の大きさを示し、左側のy軸は、確率(Vt分布の集団)の増加を示し、右側のy軸は、誤りの確率の増加を示す。
プロット635は、第1の読み出しレベル650−1および第2の読み出しレベル650−2を例示する。読み出しレベルは、離散的読み出し信号の大きさに対応することができる。例えば、第1の読み出しレベル650−1は、第1の離散的読み出し信号の大きさに対応することができ、第2の読み出しレベル650−2は、第2の離散的読み出し信号の大きさに対応することができる。第1の読み出しレベル650−1は、隣接するデータ状態のVt分布間の谷間でデフォルト読み出しレベルを設定するいくつかの以前の手法に従って設定することができる、読み出しレベルを表す。例示されるように、第1の読み出しレベル650−1は、隣接するデータ状態0および1の和のVt分布637の最小点に設定される。しかしながら、第2の読み出しレベル650−2は、読み出しレベルに起因する誤り数を最小にすることに少なくとも部分的に基づいて、本開示のいくつかの実施形態に従って設定される、読み出しレベルを表す。誤り確率分布639に沿って、全ての他の読み出しレベルは、より多くの誤りをもたらすが、読み出しレベル650−2は、最も少ない誤り数をもたらし、それ以外の方法で隣接するデータ状態のVt分布間の谷間に読み出しレベル650−1を設定することによって提供される読み出しよりも正確な読み出しをもたらす。誤り確率分布639は、複数の大きさにわたって読み出しレベルをスイープし、各読み出しレベルによってメモリセルのデータページを読み出し、各読み出しレベルによってデータの誤り訂正を行い、各読み出しレベルに対する誤り数を計数し、そして、そこから推論することによって取得することができる。
図7Aは、本開示のいくつかの実施形態に従う、離散的読み出し信号によって、複数のメモリのユニットを読み出すことと関連付けられる誤り数のプロット752Aを例示する。プロット752Aは、4つのメモリユニット(例えば、ページA、ページB、ページC、ページD)のそれぞれの、読み出し信号の大きさに対する誤り数の分布、および4つのメモリユニットの平均(例えば、Pavg)を含む。プロット752Aのx軸は、Vtの増加および/または読み出し信号の大きさを示し、y軸は、誤り確率の増加を示す。プロット752Aは、第1のデータ状態(例えば、データ状態00および/または下位ページ)と関連付けられる読み出しの分布を含む。4つのメモリユニットは、Pavgをもたらすために、空間的に平均化することができる。空間的平均化は、(例えば、単純な平均化および大域的最小関数に対して)サンプリングに起因するノイズを最小にすることができる。4つのメモリユニットは、メモリセルのアレイを通して位相的に分布させることができ、メモリシステム(例えば、複数のダイ)を通して位相的に分布させることができ、単一のブロックからのものとすることができ、またはメモリセルの異なるブロックからのものとすることができる。4つのメモリユニットのいずれかの最小値(例えば、谷間)、最小値のそれぞれの平均、またはPavgの最小値を、デフォルト読み出し信号の大きさとして設定することができる。
図7Bは、本開示のいくつかの実施形態に従う、離散的読み出し信号によって、複数のメモリのユニットを読み出すことと関連付けられる誤り数のプロット752Bを例示する。プロット752Bは、4つのメモリユニット(例えば、ページA、ページB、ページC、ページD)のそれぞれの、読み出し信号の大きさに対する誤り数の分布、および4つのメモリユニットの平均(例えば、Pavg)を含む。プロット752Bのx軸は、Vtの増加および/または読み出し信号の大きさを示し、y軸は、誤り確率の増加を示す。プロット752Bは、第2のデータ状態(例えば、データ状態01および/または上位ページ)と関連付けられる読み出しの分布を含む。4つのメモリユニットは、Pavgをもたらすために、空間的に平均化することができる。空間的平均化は、(例えば、単純な平均化および大域的最小関数に対する)サンプリングに起因するノイズを最小にすることができる。4つのメモリユニットは、メモリセルのアレイを通して位相的に分布させることができ、メモリシステム(例えば、複数のダイ)を通して位相的に分布させることができ、単一のブロックからのものとすることができ、またはメモリセルの異なるブロックからのものとすることができる。4つのメモリユニットのいずれかの最小値(例えば、谷間)、最小値のそれぞれの平均、またはPavgの最小値を、デフォルト読み出し信号の大きさとして設定することができる。
本開示のいくつかの実施形態によれば、1つを超える離散的読み出し信号によって一群のメモリセルを読み出すことは、1つのソフト読み出し動作ではなく、別々のハード読み出しを含む。すなわち、異なる離散的読み出し信号によって読み出した各データは、マクロレベルで(例えば、ページおよび/または符号語に基づいて)離散的信号によって読み出したデータに従って誤り数を決定するために、誤り訂正を行うことができるのに対して、ソフト読み出し動作によれば、(ランピング信号とは対照的に、複数の離散的信号を使用するソフト読み出し動作に対する)各連続的読み出しは、メモリセルに蓄積された特定の電荷をより正確に決定するために使用され得る。1つを超える離散的読み出し、各読み出しに対する誤り訂正、およびそれに応じたデフォルト読み出し信号の設定は、任意の特定のメモリセルに蓄積された電荷に関するさらなる詳細を提供するのではなく、むしろ、読み出しレベルがメモリセルのページにわたってより少ない誤りを提供できることに関して、さらなる詳細を提供することができる。
本開示のいくつかの実施形態によれば、1つを超える離散的読み出し信号によって一群のメモリセルを読み出し、各読み出しに対して、離散的読み出し信号のそれぞれによって読み出したデータの誤り訂正を行い、そして、(例えば、誤り訂正による誤り数を最小にするために)デフォルト読み出し信号を設定することは、誤り訂正回路から報告される訂正不能な誤りに基づいて読み出し信号を調整するものとは異なる。例えば、読み出し信号を設定するためのいくつかの以前の手法は、読み出し信号を漸増的に調整することを含む場合があり、その結果、以前は、訂正不能な誤りが報告されなくなるまで、誤り訂正回路からそのような訂正不能な誤りが報告されていた。しかしながら、そのような手法は、単に、誤り訂正を通る任意の他の読み出し信号よりも(結果として生じる誤り数に関して)読み出し信号が良好であるか不良であるかに関して提供される任意の知識を伴わずに、誤り訂正を通る読み出し信号を提供するに過ぎない。さらに、そのような手法は、読み出し信号の漸増的な調整が、誤り確率分布の谷間の遠位にある読み出し信号を設定する傾向があるので(例えば、図6の誤り確率分布639を参照されたい)、比較的高い誤り数をもたらす傾向がある読み出し信号を生じる可能性がある。対照的に、本開示のいくつかの実施形態は、単に訂正不能な誤りを回避すること、さらには、隣接するデータ状態の閾値電圧分布間の谷間に基づいて読み出しレベルを設定することに対して結果として生じる誤り数を大幅に低減させる、読み出し信号を設定することができる。
[結論]
本開示は、誤り訂正に基づいてデフォルト読み出し信号を設定することに関連する装置および方法を含む。いくつかの方法は、第1の離散的読み出し信号によって、一群のメモリセルからデータのページを読み出すことと、第1の離散的読み出し信号によって読み出したときに、データのページの少なくとも1つの符号語の誤り訂正を行うこととを含むことができる。方法は、第1の離散的読み出し信号とは異なる第2の離散的読み出し信号によって、一群のメモリセルのデータのページを読み出すことと、第2の離散的読み出し信号によって読み出したときに、データのページの少なくとも1つの符号語の誤り訂正を行うこととを含むことができる。第1および第2の離散的読み出し信号の1つは、それぞれの誤り訂正に少なくとも部分的に基づいて、デフォルト読み出し信号として設定することができる。
本明細書では具体的な実施形態を例示および説明したが、当業者は、同じ結果を達成するように考案された配設を、示された具体的な実施形態に代えることができることを理解するであろう。本開示は、本開示の1つ以上の実施形態の適応または変形を包含することを意図する。上記の説明は、制限の様式ではなく、例示的な様式において行われたものであることが理解されるであろう。上記の実施形態、および本明細書に具体的に説明されない他の実施形態の組み合わせが、上記の説明を検討することによって、当業者には明らかであろう。本開示の1つ以上の実施形態の範囲は、上記の構造および方法が使用される他の用途を含む。したがって、本開示の1つ以上の実施形態の範囲は、添付の特許請求の範囲に加えて、このような特許請求の範囲が権利を与えられる均等物の完全な範囲を参照して決定されなければならない。
前述の発明を実施するための形態では、開示を簡素化するために、いくつかの特徴が単一の実施形態にまとめられている。この開示方法は、本開示の開示される実施形態が、各請求項に明記されるよりも多くの特徴を用いなければならないという意図を反映するものとして解釈されるべきではない。そうではなく、以下の特許請求の範囲が反映するように、発明の主題は、単一の開示される実施形態の全ての特徴に満たない中に存する。したがって、以下の特許請求の範囲が本明細書により発明を実施するための形態に組み入れられ、各特許請求の範囲は個別の実施形態として独立する。

Claims (7)

  1. 第1の離散的読み出し信号によって、第1群のメモリセル及び第2群のメモリセルから第1データ及び第2データをそれぞれ読み出すことと、
    前記第1データに含まれる第1の誤り数及び前記第2データに含まれる第2の誤り数を、誤り訂正符号を用いてそれぞれ計数し、前記第1の誤り数及び前記第2の誤り数の平均である第1の平均値を計算することと、
    前記第1の離散的読み出し信号と異なる第2の離散的読み出し信号によって、前記第1群のメモリセル及び前記第2群のメモリセルから第3データ及び第4データをそれぞれ読み出すことと、
    前記第3データに含まれる第3の誤り数及び前記第4データに含まれる第4の誤り数を、前記誤り訂正符号を用いてそれぞれ計数し、前記第3の誤り数及び前記第4の誤り数の平均である第2の平均値を計算することと、
    前記第1の平均値及び前記第2の平均値のうち、より小さい平均値に対応する前記第1の離散的読み出し信号及び前記第2の離散的読み出し信号の一方の離散的読み出し信号をデフォルト読み出し信号として設定することと、
    を含む方法。
  2. 前記第1の誤り数及び前記第2の誤り数は、前記誤り訂正符号を用いて訂正出来る誤り数の上限を超えないことを特徴とする請求項1に記載の方法。
  3. 前記第1の離散的読み出し信号は第1のデータ読み出し電圧に対応し、前記第2の離散的読み出し信号は前記第1のデータ読み出し電圧とは大きさの異なる第2のデータ読み出し電圧に対応する請求項1に記載の方法。
  4. 前記第1群のメモリセル及び前記第2群のメモリセルはコントローラを備えたメモリシステムに含まれるものであって、前記第1、前記第2、前記第3及び前記第4データの読み出し、前記第1及び前記第2の平均値の計算及び前記デフォルト読み出し信号の設定は、前記メモリシステムがアイドル状態のときに実行される請求項1に記載の方法。
  5. ホストと、
    前記ホストに接続され、少なくとも第1群のメモリセル、第2群のメモリセル、並びに前記第1群及び第2群のメモリセルを制御するコントローラを備えたメモリシステムと、
    を備えた装置であって、
    前記コントローラは、アイドル時において、
    第1の離散的読み出し信号によって、前記第1群のメモリセルから第1データを読み出すことと、
    前記第1データに含まれる第1の誤り数を、誤り訂正符号を用いて計数することと、
    前記第1の離散的読み出し信号と異なる第2の離散的読み出し信号によって、前記第1群のメモリセルから第2データを読み出すことと、
    前記第2データに含まれる第2の誤り数を、前記誤り訂正符号を用いて計数することと、
    前記第1の離散的読み出し信号によって、前記第2群のメモリセルから第3データを読み出すことと、
    前記第3データに含まれる第3の誤り数を、前記誤り訂正符号を用いて計数することと、
    前記第2の離散的読み出し信号によって、前記第2群のメモリセルから第4データを読み出すことと、
    前記第4データに含まれる第4の誤り数を、前記誤り訂正符号を用いて計数することと、
    前記第1の誤り数及び前記第3の誤り数の平均である第1の平均値を計算することと、
    前記第2の誤り数及び前記第4の誤り数の平均である第2の平均値を計算することと、
    前記第1の平均値及び前記第2の平均値のうち、より小さい平均値に対応する前記第1の離散的読み出し信号及び前記第2の離散的読み出し信号の一方の離散的読み出し信号をデフォルト読み出し信号として設定することと、
    を実行する装置。
  6. 前記第1の離散的読み出し信号は第1のデータ読み出し電圧に対応し、前記第2の離散的読み出し信号は前記第1のデータ読み出し電圧とは異なる大きさの第2のデータ読み出し電圧に対応する請求項に記載の装置。
  7. 前記第1、前記第2、前記第3及び前記第4の誤り数は、前記誤り訂正符号を用いて訂正出来る誤り数の上限を超えないことを特徴とする請求項に記載の装置。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9164832B2 (en) * 2013-02-27 2015-10-20 Seagate Technology Llc ECC management for variable resistance memory cells
US9672102B2 (en) * 2014-06-25 2017-06-06 Intel Corporation NAND memory devices systems, and methods using pre-read error recovery protocols of upper and lower pages
KR20160057186A (ko) * 2014-11-13 2016-05-23 에스케이하이닉스 주식회사 반도체 메모리 시스템 및 그것의 동작 방법
US10599518B2 (en) * 2015-12-31 2020-03-24 Texas Instruments Incorporated Protecting data memory in a signal processing system
KR102459077B1 (ko) * 2016-01-12 2022-10-27 삼성전자주식회사 비선형 필터링 방식을 사용하는 메모리 시스템 및 그것의 읽기 방법
US10223198B2 (en) * 2016-02-18 2019-03-05 Micron Technology, Inc. Error rate reduction
CN107239224B (zh) * 2016-03-29 2020-05-12 群联电子股份有限公司 数据保护方法、存储器控制电路单元与存储器存储装置
CN106027072B (zh) * 2016-05-30 2021-11-16 联想(北京)有限公司 一种译码处理方法及电子设备
US10008273B2 (en) * 2016-06-13 2018-06-26 Sandisk Technologies Llc Cell current based bit line voltage
US10008277B2 (en) * 2016-09-12 2018-06-26 Sandisk Technologies Llc Block health monitoring using threshold voltage of dummy memory cells
US9952944B1 (en) * 2016-10-25 2018-04-24 Sandisk Technologies Llc First read solution for memory
US10878920B2 (en) 2018-03-21 2020-12-29 SK Hynix Inc. Memory controller and memory system having the same
US10658047B1 (en) * 2018-10-31 2020-05-19 Micron Technology, Inc. Implementing sticky read using error control success rate associated with a memory sub-system
US10878882B1 (en) * 2019-06-19 2020-12-29 Micron Technology, Inc. Systems and methods for performing dynamic on-chip calibration of memory control signals
KR20210027980A (ko) * 2019-09-03 2021-03-11 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
US12009034B2 (en) * 2020-03-02 2024-06-11 Micron Technology, Inc. Classification of error rate of data retrieved from memory cells
US11177013B1 (en) * 2020-05-07 2021-11-16 Micron Technology, Inc. Determine signal and noise characteristics centered at an optimized read voltage
US11257546B2 (en) 2020-05-07 2022-02-22 Micron Technology, Inc. Reading of soft bits and hard bits from memory cells
US11049582B1 (en) 2020-05-07 2021-06-29 Micron Technology, Inc. Detection of an incorrectly located read voltage
US11238953B2 (en) * 2020-05-07 2022-02-01 Micron Technology, Inc. Determine bit error count based on signal and noise characteristics centered at an optimized read voltage
US11437119B2 (en) * 2020-08-19 2022-09-06 Micron Technology, Inc. Error read flow component
US11782642B2 (en) * 2021-06-14 2023-10-10 Western Digital Technologies, Inc. Systems and methods of determining degradation in analog compute-in-memory (ACIM) modules
US11669451B2 (en) 2021-09-01 2023-06-06 Micron Technology, Inc. Multi-plane switching of non-volatile memory

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004178674A (ja) 2002-11-26 2004-06-24 Toshiba Microelectronics Corp 半導体メモリ
US7631245B2 (en) 2005-09-26 2009-12-08 Sandisk Il Ltd. NAND flash memory controller exporting a NAND interface
US7954037B2 (en) * 2005-10-25 2011-05-31 Sandisk Il Ltd Method for recovering from errors in flash memory
US8645793B2 (en) 2008-06-03 2014-02-04 Marvell International Ltd. Statistical tracking for flash memory
US7486561B2 (en) * 2006-06-22 2009-02-03 Sandisk Corporation Method for non-real time reprogramming of non-volatile memory to achieve tighter distribution of threshold voltages
ATE515771T1 (de) * 2006-06-22 2011-07-15 Sandisk Corp Verfahren zur nichtrealen zeitprogrammierung eines nichtflüchtigen speichers zum erreichen einer festeren verteilung von schwellenspannungen
EP2084709B1 (en) * 2006-11-03 2014-04-02 SanDisk Technologies Inc. Nonvolatile memory with variable read threshold
US7904788B2 (en) * 2006-11-03 2011-03-08 Sandisk Corporation Methods of varying read threshold voltage in nonvolatile memory
US7558109B2 (en) * 2006-11-03 2009-07-07 Sandisk Corporation Nonvolatile memory with variable read threshold
US7865797B2 (en) 2006-11-16 2011-01-04 Freescale Semiconductor, Inc. Memory device with adjustable read reference based on ECC and method thereof
KR100871700B1 (ko) * 2007-02-13 2008-12-08 삼성전자주식회사 불휘발성 메모리 장치에서 전하 손실에 기인한 오류 데이터정정 방법
KR100907218B1 (ko) * 2007-03-28 2009-07-10 삼성전자주식회사 읽기 레벨 제어 장치 및 그 방법
US8145977B2 (en) * 2007-10-15 2012-03-27 Joseph Schweiray Lee Methods and apparatus for providing error correction to unwritten pages and for identifying unwritten pages in flash memory
US8139412B2 (en) 2007-10-31 2012-03-20 Agere Systems Inc. Systematic error correction for multi-level flash memory
KR101436505B1 (ko) 2008-01-03 2014-09-02 삼성전자주식회사 메모리 장치
US8156398B2 (en) * 2008-02-05 2012-04-10 Anobit Technologies Ltd. Parameter estimation based on error correction code parity check equations
KR101434405B1 (ko) 2008-02-20 2014-08-29 삼성전자주식회사 메모리 장치 및 메모리 데이터 읽기 방법
US7957187B2 (en) * 2008-05-09 2011-06-07 Sandisk Corporation Dynamic and adaptive optimization of read compare levels based on memory cell threshold voltage distribution
KR101413137B1 (ko) 2008-07-04 2014-07-01 삼성전자주식회사 메모리 장치 및 메모리 프로그래밍 방법
KR101483190B1 (ko) 2008-09-05 2015-01-19 삼성전자주식회사 메모리 시스템 및 그것의 데이터 처리 방법
KR101504340B1 (ko) 2008-11-04 2015-03-20 삼성전자주식회사 온도 보상 기능을 가지는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
US8250417B2 (en) 2009-01-14 2012-08-21 Micron Technology, Inc. Method for detecting flash program failures
US7924614B2 (en) * 2009-01-19 2011-04-12 Macronix International Co., Ltd. Memory and boundary searching method thereof
JP2010237822A (ja) 2009-03-30 2010-10-21 Toshiba Corp メモリコントローラおよび半導体記憶装置
US8159881B2 (en) 2009-06-03 2012-04-17 Marvell World Trade Ltd. Reference voltage optimization for flash memory
KR101626528B1 (ko) 2009-06-19 2016-06-01 삼성전자주식회사 플래시 메모리 장치 및 이의 데이터 독출 방법
US8412987B2 (en) * 2009-06-30 2013-04-02 Micron Technology, Inc. Non-volatile memory to store memory remap information
JP5349256B2 (ja) * 2009-11-06 2013-11-20 株式会社東芝 メモリシステム
US8578246B2 (en) 2010-05-31 2013-11-05 International Business Machines Corporation Data encoding in solid-state storage devices
US8892980B2 (en) 2010-06-15 2014-11-18 Fusion-Io, Inc. Apparatus, system, and method for providing error correction
US20120008414A1 (en) 2010-07-06 2012-01-12 Michael Katz Systems and methods for storing, retrieving, and adjusting read thresholds in flash memory storage system
US8508995B2 (en) 2010-09-15 2013-08-13 Densbits Technologies Ltd. System and method for adjusting read voltage thresholds in memories
KR101606718B1 (ko) 2010-10-27 2016-03-28 엘에스아이 코포레이션 플래시 메모리 기반 데이터 저장을 위한 적응적 ecc 기술들
JP2013122793A (ja) * 2011-12-09 2013-06-20 Toshiba Corp 不揮発性半導体記憶装置
US8719647B2 (en) * 2011-12-15 2014-05-06 Micron Technology, Inc. Read bias management to reduce read errors for phase change memory
US9286972B2 (en) * 2012-02-22 2016-03-15 Silicon Motion, Inc. Method, memory controller and system for reading data stored in flash memory

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