TWI716630B - 用於以電流積分感測產生機率資訊之裝置及方法 - Google Patents

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Abstract

本發明揭示用於使用電流積分產生用於錯誤校正之機率資訊之方法及裝置。一例示性方法包括：基於一第一感測臨限值感測第一複數個記憶體單元；回應於感測該第一複數個單元，使一第一組機率資訊與該第一複數個記憶體單元相關聯；基於一第二感測臨限值感測第二複數個記憶體單元；回應於感測該第二複數個記憶體單元，使一第二組機率資訊與該第二複數個記憶體單元相關聯；及至少部分基於第一值及第二值而對該第一複數個記憶體單元及該第二複數個記憶體單元執行一錯誤校正操作。

Description

用於以電流積分感測產生機率資訊之裝置及方法
低密度同位檢查(LDPC)碼對於記憶體器件中之錯誤校正而言正變得日益普遍。LDPC碼係一類別之逼近通道容量碼(capacity approaching code)，能夠在給定一特定錯誤校正碼(ECC)碼率之情況下達成理論上最高可校正原始位元錯誤率(RBER)。基於可信度傳播解碼對大多數LDPC碼進行解碼。可信度傳播解碼意謂LDPC解碼器使用各位元之機率或「軟」資訊以基於碼之約束來估計一特定位元錯誤之可能性。機率資訊可表示為一對數似然比(LLR)之形式，該LLR使用一對數尺度來表達經感測之一位元之所謂值係該位元之實際值之可信度。在許多記憶體器件中，若一硬讀取操作(簡單地感測單元且傳回自單元感測之資料)失敗，此意謂LDPC解碼器指示在解碼之後一或多個單元可能具有一錯誤位元，則單元經感測額外次數以便根據一軟輸入LDPC碼解碼器執行解碼。藉由對被讀取之各記憶體單元執行多次讀取選通，針對LDPC解碼器產生機率資訊以便判定並校正資料中之錯誤位元。基於機率資訊及/或經感測位元，LDPC解碼器可重建有效碼字且復原在經由一有雜訊通道(noisy channel)傳輸時丟失之資料。
根據一項態樣，一種方法包括基於一第一感測臨限值感測第一複數個記憶體單元。回應於感測第一複數個單元，將第一複數個記憶體單元之一部分識別為具有儲存於其上之在電壓之一第一範圍內之一電壓。基於一第二感測臨限值感測第二複數個記憶體單元。回應於感測第二複數個記憶體單元，將第二複數個記憶體單元之一部分識別為具有儲存於其上之在電壓之一第二範圍內之一電壓。至少部分基於電壓之經識別第一範圍及經識別第二範圍而對第一複數個記憶體單元及第二複數個記憶體單元執行一錯誤校正操作。 根據另一態樣，一種方法包括判定一第一記憶體單元具有低於一第一感測電壓之一臨限電壓。回應於判定第一記憶體單元之臨限電壓低於第一感測電壓，產生與第一記憶體單元相關聯之機率資訊。至少部分基於機率資訊而對第一記憶體單元執行一錯誤校正操作。 根據又另一態樣，一種裝置包括複數個記憶體單元，各記憶體單元經組態以儲存複數個邏輯狀態。一感測電路經組態以判定具有在邏輯狀態之間之一過渡電壓之一範圍內之一單元臨限值之複數個記憶體單元之一數目。一計數器電路經組態以儲存具有在邏輯狀態之間之過渡電壓之範圍內之一單元臨限值之記憶體單元之數目。 根據一進一步態樣，一種方法包括對複數個記憶體單元執行一粗略感測操作，其中粗略感測操作偵測具有一第一邏輯狀態之記憶體單元之一第一子集。使第一機率資訊與記憶體單元之第一子集相關聯。對複數個記憶體單元執行一精細感測操作，其中精細感測操作偵測具有第一邏輯狀態之記憶體單元之一第二子集。使第二機率資訊與記憶體單元之第二子集相關聯且至少部分基於第一機率資訊及第二機率資訊而對複數個記憶體單元執行錯誤校正。
下文中陳述特定細節以提供對本發明之實施例之一充分理解。然而，熟習此項技術者將清楚，可在無此等特定細節之情況下實踐本發明之實施例。此外，本文中描述之本發明之特定實施例藉由實例提供且不應用於將本發明之範疇限制於此等特定實施例。在其他例項中，尚未詳細展示眾所周知的電路、控制信號、時序協定及軟體操作以避免不必要地混淆本發明。 如上文中論述，許多LDPC碼依賴於機率資訊以便解碼自記憶體擷取之資料。典型記憶體器件藉由對被讀取之各單元執行多次讀取選通而提取機率資訊。基於在多次讀取選通期間自單元讀取之值，可建構機率資訊。舉例而言，若一特定單元保留通過全部多次讀取選通之相同值或若干值，則機率資訊可指示單元具有具與經感測值相同之一實際值之一強可能性。替代地，若自單元讀取之值在多次讀取選通期間改變，則機率資訊可指示自單元讀取之值可能係錯誤的。基於所使用選通之數目及一單元讀出各可能值之次數，若需要，則可產生一系列機率資訊以便確保單元被校正。執行多次讀取選通對於記憶體效能具有若干不利副作用。執行多次選通花費時間，且多次讀取選通所要求之額外時間負面地影響記憶體回應時間、延時及與時序要求之相符性。執行多次讀取選通可增大記憶體器件之功率消耗。由於各讀取選通產生單獨的讀取資料，因此必須透過記憶體介面傳送之資料之數量增加，此可負面地影響介面頻寬及延時。 圖1係根據本發明之一實施例之包含主機102及一記憶體器件104之運算系統(大體上指定為100)之一方塊圖。記憶體器件104可包含一控制電路106。控制電路106可包含一LDPC解碼器電路108及一LDPC編碼器電路110。記憶體器件104可進一步包含經由一有雜訊通道118耦合至控制電路106之一記憶體陣列112。記憶體陣列112可包含複數個記憶體單元(參見圖2)、一感測電路114及耦合至該感測電路114之一計數器電路116。 主機102可係(舉例而言)一基於處理器之系統，諸如一膝上型電腦、智慧型電話、伺服器電腦、桌上型電腦、平板電腦、個人數位助理，或能夠與記憶體器件104通信之任何其他電子器件。 記憶體器件104可大體上為任何類型之記憶體器件，其經組態以使用LDPC碼(或使用機率資訊之類似碼)來執行ECC且經組態以使用電流積分技術來感測單元，如下文中進一步詳細描述。控制電路106可大體上為經組態以自主機102接收命令、引導記憶體陣列112之記憶體操作(例如，讀取及寫入命令) 、且在適當的情況下回應於所接收命令(例如，回應於一讀取命令)而提供資料至主機之任何電路、器件或其他系統。LDPC編碼器電路110可係經組態以根據一LDPC碼對資料進行編碼以供儲存於記憶體陣列112中之一電路、器件或系統。LDPC解碼器電路108可係經組態以根據LDPC碼規則基於藉由感測電路114提供之機率資訊而對自記憶體陣列112接收之資料執行解碼操作之一電路、器件或系統。熟習此項技術者將瞭解，LDPC編碼器電路110及LDPC解碼器電路108可基於用於對資料進行編碼之特定LDPC編碼方案以若干不同方式實施。 記憶體陣列112可大體上為能夠使用電流積分技術感測之任何類型之記憶體陣列。舉例而言，記憶體陣列112可包含複數個NAND快閃記憶體單元。複數個NAND快閃記憶體單元可係單位階單元(SLC)或多位階單元(MLC)。感測電流114可經組態以使用一電流積分技術來感測記憶體陣列112中之一或多個單元以產生指示儲存於該一或多個單元上之值之感測資料。可使用感測資料來產生用於使用LDPC解碼器電路110執行一LDPC解碼操作之機率資訊。下文中關於圖3進一步詳細描述一例示性感測電路。計數器電路116可係經組態以維持具有關於藉由單元儲存之位元之值之一高不確定性之單元之一計數之一電路。 在操作中，主機102可提供一命令至控制電路106，請求儲存於記憶體陣列112中之資料。控制電路106可指示記憶體陣列112傳回所請求資料。感測電路114可使用一電流積分技術來感測儲存所請求資料之單元以產生機率資訊。基於感測操作之結果，記憶體陣列112可經由有雜訊通道118將所請求資料及相關聯機率資訊傳回至控制電路106。基於所接收資料，控制電路106可用LDPC解碼器電路108對資料進行解碼且使用藉由感測電路114提供之機率資訊來校正任何錯誤位元。感測電路114亦可在計數器電路116中記錄經判定為處於或接近用於感測操作之臨限電壓之經感測單元之一數目。若計數器電路116中之單元之數目超過一臨限值，則可藉由感測電路114執行額外感測以精細化機率資訊且改良在LDPC解碼操作期間之碼字校正之機率。 圖2係根據本發明之一實施例之一記憶體陣列(大體上指定為212)之一示意圖。記憶體陣列212包含複數個記憶體單元202、複數個字線204(1)至204(N)、複數個位元線206(1)至206(N)、一感測電路214及一計數器電路216。記憶體陣列212可經實施為圖1之記憶體陣列112。記憶體單元202之各者可係(舉例而言) MLC NAND快閃記憶體單元。亦可使用其他類型之記憶體單元。位元線206(1)至206(N)之各者可包含串聯耦合至感測電路214之複數個記憶體單元202。記憶體單元202之各自閘極可耦合至字線204(1)至204(N)之一者。在各種實施例中，字線204(1)至204(N)之各者可耦合至位元線206(1)至206(N)之各者之一記憶體單元202。 記憶體單元202之各者可具有儲存於其上之電荷。儲存於各記憶體單元202上之電荷之數量可指示若干邏輯狀態之一者。舉例而言，經組態以儲存兩個位元之一多位階記憶體單元可具有四個可能邏輯狀態(例如，11、01、00及10)。由於各邏輯狀態之各種電荷區域彼此相鄰，因此當偵測到一記憶體單元202接近邏輯位準之間之臨限電壓時，較不確定該記憶體單元202處於正確邏輯狀態。因此，存在記憶體單元202錯誤且必須在一LDPC解碼操作期間校正之一較大機率。由於儲存於記憶體單元202上之電荷之數量基於邏輯狀態而變動，因此單元在一感測操作期間放電之速率亦基於記憶體單元202之邏輯狀態而變動。在電流積分感測期間，可執行經組態以在不同時間偵測儲存於記憶體單元202上之值以判定記憶體單元202是否具有儲存於其上之一給定值之多次感測操作。舉例而言，大幅高於針對一特定邏輯狀態之臨限值之記憶體單元202將在一感測操作期間更快地放電。相應地，與其他記憶體單元202相比，可在感測操作中更早地偵測此等記憶體單元202。具有接近臨限值之一儲存電荷之記憶體單元202將在一感測操作期間更緩慢地放電。相應地，在一稍後時間執行一第二感測操作以偵測接近臨限電壓之記憶體單元202。 感測電路214可經組態以使用一電流積分技術來感測儲存於記憶體單元202中之值且提供機率資訊至控制電路(參見圖1)以用於一LDPC解碼操作中。感測電路214可執行若干感測操作(例如，2次)。舉例而言，感測電路214可經組態以執行意欲偵測記憶體單元202之一第一感測操作，該等記憶體單元202處於一第一邏輯狀態且充分高於待偵測邏輯狀態與一相鄰邏輯狀態之間之過渡電壓，使得記憶體單元202具有在正確邏輯狀態中被感測之一高機率。第一感測操作可係一「粗略」感測操作，意謂第一感測操作經組態以偵測充分高於臨限值使得記憶體單元不太可能係錯誤的之記憶體單元202。相應地，在粗略感測操作期間偵測之記憶體單元202可與指示經感測單元不太可能係錯誤的之機率資訊(例如，一高LLR)相關聯。一第二感測操作可係一「精細」感測操作，其經組態以感測具有儲存於其上之接近相鄰邏輯狀態之間之過渡電壓之電荷之單元。與在粗略感測操作期間感測之單元相比較，在一精細感測操作期間偵測之記憶體單元202可具有係錯誤的之一增大可能性。相應地，在精細感測操作期間偵測之記憶體單元202可具有與其等相關聯之一較低LLR以在一LDPC解碼操作期間使用。下文中關於圖3進一步詳細描述感測電路214之操作。計數器電路216可維持處於或接近一給定值之臨限電壓之經感測記憶體單元202之數目之一計數。若儲存於計數器電路216中之記憶體單元202之數目超過一臨限值，則可藉由感測電路214對記憶體單元202執行額外感測操作以便獲取更精細化機率資訊以用於LDPC解碼操作中，如下文中關於圖8描述。 圖3係根據本發明之一實施例之一例示性感測電路(大體上指定為314)。感測電路314可經實施為圖2之感測電路214或圖1之感測電路114。感測電路314大體上包含一電流偵測器電路302、一跳脫點選擇器電路304及一計數器電路306。 電流偵測器電路302偵測流過一或多個位元線之單元電流。在各種實施例中，電流偵測器電路可將一位元線預充電至一預定電壓。接著，預定電壓可透過耦合至位元線之記憶體單元放電，從而產生一單元電流ICELL 。單元電流取決於單元上之電壓。如上文中論述，單元可係其中不同邏輯狀態取決於儲存於單元上之電壓之多位階單元。界定邏輯狀態之間之一邊界之特定電壓位準可大體上被稱為一臨限電壓。與具有儲存於其上之接近臨限電壓之電壓之單元相比，具有儲存於其上之充分低於臨限電壓之電壓之單元可更快地放電。因此，藉由改變電流偵測器電路302偵測單元電流之時間，感測電路314可判定單元電壓是否低於一感測電壓。 電流偵測器電路302可包含一感測鎖存器，該感測鎖存器回應於選通信號而偵測具有低於感測電壓之一單元電壓之單元。藉由使用多個選通信號偵測單元，如在電流積分中常見，單元可經識別為處於或接近邏輯狀態之間之臨限電壓。舉例而言，若電流偵測器電路302在一第一時間偵測單元電流，則電流偵測器電路302可判定具有低於一第一值之一單元電壓之單元。回應於在一第二時間之一選通信號而執行之一第二感測操作可偵測具有介於第一值與一第二值之間之一單元電壓之單元。因此，藉由執行隨時間間隔開之多次偵測，電流偵測電路可基於對應於儲存於單元上之電壓之所偵測單元電流識別單元並將單元分類至各種電壓範圍中。跳脫點選擇器電路304判定電流偵測器電路302何時偵測單元電流。跳脫點選擇器電路304可經組態以使用一電流積分技術起始單元電流偵測。即，跳脫點選擇器電路304可指示電流偵測器電路302執行一第一粗略感測操作以偵測具有儲存於其上之不接近邏輯位準之間之臨限值之電壓之單元。對於粗略感測操作，跳脫點選擇器電路304可指示電流偵測器電路按低於邏輯位準之間之臨限電壓之一第一感測電壓執行一第一感測操作。接著，跳脫點選擇器電路304可指示電流偵測器電路執行一第二精細感測操作以偵測具有儲存於其上之處於或接近邏輯位準之間之臨限電壓之電壓之單元。對於精細感測操作，跳脫點選擇器電路304可指示電流偵測器電路302按等於邏輯狀態之間之臨限電壓之一第二感測電壓執行一感測操作。 計數器電路306可係可儲存處於或接近邏輯位準之間之電壓臨限值之所偵測單元之數目之任何類型之記憶體電路(諸如一暫存器)。即，計數器電路306儲存藉由精細感測操作偵測之單元之數目。若處於或接近臨限電壓之所偵測單元之數目超過該臨限值，則跳脫點選擇器電路可指示電流偵測器電路執行另一感測操作以偵測具有儲存於其上之介於第二感測電壓與大於臨限電壓之一第三感測電壓之間之一電壓之單元。 藉由第一選通信號偵測之記憶體單元可與指示所偵測記憶體單元不接近邏輯狀態之間之過渡電壓且因此所偵測邏輯位準不太可能係錯誤的之機率資訊相關聯。舉例而言，值可係相對於經判定為接近臨限值之單元之一大LLR。熟習此項技術者將瞭解，其係單元之間之LLR之相對值而非LLR值之絕對值，其與機率ECC方法相關。在已感測一記憶體單元(例如，依第一選通信號)之後，可抑制單元，使得記憶體單元在後續選通期間將不被感測，且藉由已感測記憶體單元汲取之電流將不產生可影響可在後續選通信號期間被感測之記憶體單元之雜訊。選通信號產生器可經組態以在一第二時間產生一第二選通信號。在第一選通信號與第二選通信號之間，較接近邏輯狀態之間之過渡電壓之額外記憶體單元可能已充分放電至感測鎖存器之跳脫點。可藉由第二選通信號偵測此等記憶體單元。藉由第二選通信號偵測之記憶體單元可與機率資訊相關聯，該機率資訊指示在一特定邏輯位準下偵測記憶體單元，但存在藉由第二選通信號偵測之記憶體單元含有必須在一LDPC解碼操作期間校正之一錯誤之一相對較高機率(與藉由第一選通信號偵測之記憶體單元相比較)。相應地，第二值可係一相對較低LLR值。 儘管上文中描述兩個選通信號，然可使用額外選通信號來產生可將單元劃分成之更精確界定區域。舉例而言，可使用三個選通來界定三個區域：一高LLR區域；一中LLR區域；及一低LLR區域。對於MLC，可使用額外選通信號來偵測多個邏輯狀態之間之臨限值。下文中關於圖4至圖7描述經組態以儲存兩個位元之感測MLC之一實例。 圖4係根據本發明之一實施例之一2位元多位階記憶體單元之臨限電壓之一圖表。圖表之水平軸表示記憶體單元之臨限電壓。垂直軸具有與記憶體單元處於具有特定臨限電壓之一給定邏輯狀態之機率相關聯之任意單元。圖4展示四個區域。各區域與經組態以儲存兩個位元之一記憶體單元之一不同邏輯狀態相關聯。四個可能邏輯狀態係11、01、00及10。記憶體單元可被認為具有兩個頁：一上部頁及一下部頁。各頁與記憶體單元之一個位元相關聯且可具有0或1之一邏輯值。如本文中使用，在提及一2位元記憶體單元時，上部頁邏輯值係第一邏輯值且下部頁邏輯值係第二邏輯值。各邏輯狀態經繪示為具有一相對較高中心區域及接近邏輯狀態之間之邊界之相對較低區域之一曲線。曲線之高度與記憶體單元處於該特定邏輯狀態之機率相關聯。 圖4進一步包含在對應於感測具有對應於記憶體單元之特定邏輯狀態之兩個不同臨限電壓S1 及S2 之單元之兩個不同時間獲取之兩個選通信號。在圖4之實施例中，選通信號經組態以判定記憶體單元之下部頁具有1之一邏輯值之相對可能性。即，兩個選通信號S1 及S2 可判定記憶體單元處於邏輯狀態11或01之一者之可能性。下文中關於圖6及圖7進一步詳細描述經組態以偵測一上部頁之邏輯值之選通信號。如上文中關於圖3描述，選通信號可經定時以偵測記憶體單元之不同臨限電壓，其等對應於不同邏輯狀態。參考圖4，第一選通信號S1 可係偵測記憶體單元是否具有具含1之一邏輯值之一下部頁位元之一高機率之一粗略感測操作之部分。若記憶體單元之臨限電壓低於感測電壓(即，圖4中之區域A )，則記憶體單元可被認為具有處於狀態11或01之一者之一高機率。指示該結果之一高LLR值可與記憶體單元相關聯。 若記憶體單元尚未藉由第一選通信號S1 充分放電，則可使用一第二選通信號S2 來第二次感測記憶體單元。第二選通信號S2 可經定時以感測具有處於或接近邏輯狀態01與00之間之過渡電壓之一臨限電壓之單元。由於第二選通信號S2 可僅感測具有低於S2 電壓之臨限值之單元且在第二選通信號期間抑制具有小於第一選通信號電壓S1 之臨限值之記憶體單元，因此僅在第二選通信號期間偵測之記憶體單元處於圖4之區域B 中。由於此等記憶體單元接近邏輯狀態01與00之間之過渡電壓，因此存在記憶體單元係錯誤的(例如，記憶體單元被感測為處於邏輯狀態01，但應被感測為邏輯狀態00)之一較大機率。因此，可將一相對較低LLR值指派給經感測記憶體單元。可在一LDPC操作期間使用低LLR值以校正所請求資料中之一或多個錯誤位元。在第一選通信號S1 及第二選通信號S2 之一者期間未被偵測之記憶體單元可被認為處於圖4之區域C 中且具有0之一下部頁邏輯值(即，處於邏輯狀態00或10)。 在一些實施例中，記憶體陣列(例如，記憶體陣列112或212)可經組態以計數並儲存經判定為處於區域B 中(即，處於或接近邏輯狀態之間之過渡電壓且因此更可能係錯誤的)之記憶體單元之數目。可將區域B 中之記憶體單元之數目儲存於一計數器電路(例如，計數器電路116或216)中。可比較經判定為處於區域B 中之單元之數目與記憶體單元之預定臨限數目。若區域B 中之記憶體單元之數目超過記憶體單元之臨限數目，則可執行一額外感測操作以藉由偵測接近邏輯狀態之間之過渡電壓，但具有比第二選通信號S2 更大之一臨限電壓之單元而產生針對邏輯狀態之間之一給定過渡電壓之雙側機率資訊。 圖5係繪示根據本發明之一實施例之產生針對一2位元多位階記憶體單元之一下部頁之雙側機率資訊之一圖表。當藉由第二選通信號判定為處於區域B 中之記憶體單元之數目超過記憶體單元之臨限數目時，亦可抑制區域B 中之記憶體單元，且可產生一第三選通信號S3 以感測具有介於第二選通信號電壓S2 與第三選通信號電壓S3 之間之一臨限電壓之記憶體單元。選通信號電壓S3 可經選擇為高於圖5之區域D 中之邏輯狀態01與00之間之過渡電壓。相應地，藉由第三選通信號偵測之記憶體單元經感測為處於邏輯狀態00，但存在經感測記憶體單元之一或多者係錯誤的之一增大機率。因此，一相對較低LLR可與在第三選通信號S3 期間感測之記憶體單元相關聯。可在一LDPC解碼操作期間使用LLR以校正經感測記憶體單元中之一或多個錯誤位元。藉由第三選通信號S3 產生之機率資訊可被視為「雙側」機率資訊，此係因為在三個選通信號期間偵測之記憶體單元提供針對邏輯狀態之間之過渡電壓之兩個側上之可能具有係錯誤的之一增大機率之單元的資訊。 圖6係繪示根據本發明之一實施例之產生針對一2位元多位階記憶體單元之一上部頁之單側機率資訊之一圖表。用於產生針對一2位元多位階記憶體單元之一上部頁之單側資訊之一般操作類似於上文中關於圖4中之下部頁論述之操作。然而，記憶體單元之邏輯狀態可經定義使得必須偵測兩個單獨臨限值以產生機率資訊。即，邏輯狀態11與01之間之一第一過渡電壓可具有一第一臨限電壓，且邏輯狀態00與10之間之一第二過渡電壓可具有一第二臨限電壓。相應地，可產生總計四個選通信號S4 至S7 以感測記憶體單元且產生機率資訊。類似於圖4，第四選通信號S4 可偵測具有低於第四選通信號電壓S4 之一臨限值之記憶體單元。藉由第四選通信號S4 偵測之記憶體單元(例如，圖6之區域E 中之記憶體單元)可與指示記憶體單元不太可能係錯誤的之一相對較高LLR相關聯。可抑制經偵測記憶體單元以防止其等在後續選通信號期間之偵測。 可產生一第五選通信號S5 以偵測具有介於第四選通信號電壓S4 與第五選通信號電壓S5 之間之一單元臨限值(即，在圖6中之區域F 中)之記憶體單元。藉由第五選通信號S5 偵測之記憶體單元可與指示經偵測記憶體單元處於或接近邏輯狀態11與01之間之過渡電壓之一相對較低LLR相關聯，且可能係錯誤的且需要在一LDPC解碼操作期間校正。如同下部頁，區域F 中之單元之數目可經計數且與記憶體單元之一臨限數目相比較。若區域F 中之記憶體單元之數目大於臨限值，則可執行一額外感測操作以產生雙側機率資訊，如下文中關於圖7論述。一旦偵測，便可抑制區域F 中之記憶體單元，使得其等在後續選通信號期間不被偵測。 可產生一第六選通信號S6 以偵測介於選通信號電壓S5 與選通信號電壓S6 之間(即，在圖6中之區域G 中)之記憶體單元。即，經偵測單元經感測以具有0之一上部頁邏輯值(即，處於邏輯狀態01或00)。藉由第六選通信號S6 偵測之記憶體單元可與指示記憶體單元不太可能係錯誤的之一LLR相關聯，此係因為其等之經偵測單元臨限值並不接近邏輯狀態00與01之間之過渡電壓。可抑制在第六選通信號S6 期間偵測之單元以防止其等在後續選通信號期間被感測。可產生一第七選通信號S7 以偵測具有介於第六選通信號電壓S6 與第七選通信號電壓S7 之間之一臨限電壓(即，在圖7中之區域H 中)之記憶體單元。經偵測記憶體單元可與指示經偵測記憶體單元可能係錯誤的之一相對較低LLR值相關聯，此係因為其等具有處於或接近邏輯狀態00與01之間之過渡電壓之一臨限電壓。此外，藉由第七選通信號S7 偵測之記憶體單元之數目可經計數且與記憶體單元之一臨限數目比較。若記憶體單元之數目超過記憶體單元之臨限數目，則可執行一額外感測操作以產生雙側機率資訊，如下文中關於圖7論述。 圖7係繪示根據本發明之一實施例之產生針對一2位元多位階記憶體單元之一上部頁之雙側機率資訊之一圖表。如上文中論述，若在區域F 及/或H 內偵測之記憶體單元之數目超過記憶體單元之一臨限數目，則可執行額外感測操作以產生針對記憶體單元之雙側機率資訊。舉例而言，若經判定為處於區域F 中之記憶體單元之數目超過記憶體單元之臨限數目，則可產生一第八選通信號以偵測具有介於第五選通信號電壓S5 與第八選通信號電壓S8 之間之臨限值(即，圖7中之區域J )之記憶體單元。經判定以具有區域J 中之臨限電壓之記憶體單元可經感測為處於邏輯狀態01且與指示經偵測單元可能係錯誤的且在一LDPC解碼操作期間要求校正之一LLR值相關聯。類似地，若經判定為處於區域H 中之記憶體單元之數目超過記憶體單元之臨限數目，則可產生一第九選通信號S9 以偵測具有介於第七選通信號電壓S7 與第九選通信號電壓S9 之間之臨限電壓(即，在圖7中之區域K 中)之記憶體單元。區域K 中之記憶體單元可經感測為處於邏輯狀態10且與指示記憶體單元可能係錯誤的且在一LDPC解碼操作期間要求校正之一LLR值相關聯。在感測操作期間未被偵測之記憶體單元被認為處於邏輯狀態10且與指示記憶體單元不太可能係錯誤的之一LLR值相關聯。 圖8繪示根據本發明之一實施例之用於使用電流積分識別落在不同臨限值範圍內之記憶體單元之一方法(大體上指定為800)。一般而言，可使用在方法800之操作中識別之範圍來指派針對一記憶體單元中之兩個邏輯狀態之間之一過渡電壓之單側及/或雙側機率資訊。舉例而言，在圖4至圖7之實施例中，可使用方法800來識別不同範圍中之單元以產生邏輯狀態11與01、01與00及/或00與10之間之單側及/或雙側機率資訊。藉由方法800產生之資訊可用於一機率ECC解碼操作中，諸如一LDPC解碼操作或可利用軟輸入資訊來校正一經接收碼字中之錯誤之其他錯誤校正方法。出於清楚及簡化之目的，參考圖2之記憶體陣列212及偵測一2位元MLC之下部頁邏輯值之圖5之感測操作來論述方法800之操作。 在操作802中，感測電路214依一第一臨限值感測記憶體單元202。舉例而言，感測電路214可產生經組態以偵測具有低於第一選通信號電壓S1 之臨限值(即，圖5中之區域A )之記憶體單元202之一第一選通信號S1 。第一選通信號S1 可具有低於邏輯狀態01與00之間之臨限電壓之一第一選通信號電壓。在操作804中，感測電路214識別落在臨限電壓之一第一範圍中之單元且可抑制經感測單元，使得其等在未來感測操作期間不被偵測。所識別單元可(舉例而言)具有儲存於其上之小於第一臨限值之電壓之一電壓。在一些實施例中，控制器電路106可將軟資訊(諸如一LLR值或其他機率資訊)指派給在操作804中識別之單元。在其中選通信號電壓低於邏輯狀態01與00之間之臨限電壓之實施例中，LLR值可指示經感測單元不太可能係錯誤的且因此不太可能在一後續LDPC解碼操作期間要求校正。 在操作806中，感測電路214依一第二臨限值感測記憶體單元202。由於抑制依第一臨限值感測之記憶體單元，因此未依第二臨限值偵測彼等單元。舉例而言，感測電路214可產生一第二選通信號S2 以偵測具有介於第一選通信號電壓S1 與第二選通信號電壓S2 之間之臨限值(即，圖5中之區域B )之記憶體單元。在一些實施例中，第二臨限值可係處於或接近邏輯狀態01與00之間之臨限電壓。即，操作806之感測操作偵測具有儲存於其上之接近邏輯狀態之間之臨限值之電壓且因此更可能在一解碼操作期間要求校正之記憶體單元。在操作808中，感測電路214識別落在臨限電壓之一第二範圍之單元。舉例而言，感測電路214可識別在操作806中感測且具有儲存於其上之介於第一臨限值與第二臨限值之間之電壓之單元。在一些實施例中，控制器電路106可將軟資訊(諸如一LLR值或其他機率資訊)指派給在操作806中識別之單元。舉例而言，控制電路106可指派指示存在第二範圍中識別之單元將在一ECC解碼操作期間要求校正之一增大可能性之一LLR值。此外，可抑制經感測單元以防止其等在一後續感測操作期間被偵測。 在決策方塊810中，感測電路可判定在操作808中經識別為落在第二範圍中之單元之數目是否超過記憶體單元之一臨限數目。在圖2之實施例中，在操作808中經識別為落在第二範圍中之單元之數目可經計數且儲存於計數器電路216中。可比較儲存於計數器電路216中之值與單元之一預定臨限數目以判定是否應執行額外感測以產生針對具有接近邏輯狀態01與00之間之過渡電壓之臨限值之記憶體單元之更精確機率資訊。若經識別為落在第二範圍中之記憶體單元之數目超過單元之臨限數目(決策方塊810， 「是」分支)，則在操作812中依一第三臨限值感測記憶體單元202。由於抑制在操作802及806中之前兩次感測操作期間被偵測之記憶體單元202，因此未藉由第三感測操作感測彼等單元。舉例而言，感測電路212可產生一第三選通信號S3 以偵測具有介於第二選通信號電壓S2 與第三選通信號電壓S3 之間之臨限值(即，圖5中之區域D )之記憶體單元202。 在操作814中，感測電路212識別落在一第三範圍內之記憶體單元。舉例而言，感測電路202可識別具有儲存於其上之介於第二臨限值與第三臨限值之間之一電壓之記憶體單元。舉例而言，經識別記憶體單元可具有儲存於其上之介於第二選通信號電壓S2 與第三選通信號電壓S3 之間之電壓。控制電路106可將一LLR值或其他軟資訊指派給在操作814中識別之記憶體單元。第三LLR值可係指示在第三感測操作期間偵測之記憶體單元202可能係錯誤的且可能在一LDPC解碼操作期間要求校正之機率資訊。在操作816中，剩餘記憶體單元(例如，在操作802至814中未被偵測之記憶體單元)經識別為落在一第四範圍中。控制電路106可指派將一第四LLR值指派給在第一、第二或第三感測操作之任一者期間未被偵測之剩餘記憶體單元202。第四LLR值可指示剩餘記憶體單元202具有0之一下部頁邏輯值且記憶體單元202不太可能係錯誤的。 圖9繪示根據本發明之一實施例之包含一記憶體器件100之一裝置。記憶體器件100包含具有經組態以儲存資料之複數個記憶體單元之一記憶體陣列960。可在陣列中透過使用各種信號線、字線(WL)及/或位元線(BL)來存取記憶體單元。記憶體單元可係非揮發性記憶體單元(諸如NAND或NOR快閃記憶體單元、相變記憶體單元)，或可大體上為任何類型之記憶體單元。記憶體陣列960之記憶體單元可經配置成一記憶體陣列架構。舉例而言，在一項實施例中，記憶體單元經配置成一3D交叉點架構。在其他實施例中，可使用其他記憶體陣列架構，舉例而言，一單位階交叉點架構等等。記憶體單元可係經組態以針對資料之一個位元儲存資料之單位階單元。記憶體單元亦可係經組態以針對資料之一個以上位元儲存資料之多位階單元。 可透過一資料選通匯流排(未展示)傳輸一資料選通信號DQS。可使用DQS信號來提供針對資料至記憶體器件100或自記憶體器件100之傳送之時序資訊。I/O匯流排928連接至一I/O控制電路920，該I/O控制電路920在I/O匯流排928與一內部資料匯流排922、一內部位址匯流排924及/或一內部命令匯流排926之間路由資料信號、位址資訊信號及其他信號。一位址暫存器可由I/O控制電路920提供位址資訊以臨時儲存。I/O控制電路920透過一狀態暫存器匯流排932耦合至一狀態暫存器934。可由I/O控制電路920回應於提供至記憶體器件100之一讀取狀態命令而提供由狀態暫存器934儲存之狀態位元。狀態位元可具有各自值以指示記憶體及其操作之各種態樣之一狀態條件。 記憶體器件100亦包含一控制邏輯910，該控制邏輯910在外部或透過命令匯流排926接收若干控制信號938以控制記憶體器件100之操作。可使用任何適當介面協定來實施控制信號938。舉例而言，控制信號938可係基於接腳的(如在動態隨機存取記憶體及快閃記憶體(例如，NAND快閃記憶體)中常見)，或基於操作碼。例示性控制信號938包含時脈信號、讀取/寫入信號、時脈致能信號等。一命令暫存器936耦合至內部命令匯流排926以儲存藉由I/O控制電路920接收之資訊且將該資訊提供至控制邏輯910。控制邏輯910可透過狀態暫存器匯流排932進一步存取一狀態暫存器934 (舉例而言)以隨著狀態條件變化而更新狀態位元。控制邏輯910可經組態以將內部控制信號提供至記憶體器件100之各種電路。舉例而言，回應於接收一記憶體存取命令(例如，讀取、寫入)，控制邏輯910可提供內部控制信號以控制各種記憶體存取電路以執行一記憶體存取操作。在記憶體存取操作期間使用各種記憶體存取電路，且記憶體存取電路可大體上包含電路，諸如列及行解碼器、電荷泵電路、信號線驅動器、資料及快取暫存器、I/O電路以及其他電路。 位址暫存器925將區塊-列位址信號提供至一列解碼器940且將行位址信號提供至一行解碼器950。可使用列解碼器940及行解碼器950來選擇記憶體單元之區塊用於記憶體操作(舉例而言，讀取及寫入操作)。列解碼器940及/或行解碼器950可包含經組態以將一偏壓信號提供至記憶體陣列960中之信號線之一或多者之一或多個信號線驅動器。行解碼器950及/或列解碼器940可包含經組態以感測記憶體陣列960之一或多個記憶體單元且產生與記憶體陣列960之記憶體單元相關聯之機率資訊以在ECC解碼操作期間使用之感測電路(諸如感測電路114、214及/或314)，如上文中關於圖1至圖8描述。 一資料I/O電路970包含經組態以基於自控制邏輯910接收之信號而促進I/O控制電路920與記憶體陣列960之間之資料傳送之一或多個電路。在各種實施例中，資料I/O電路970可包含一或多個暫存器、緩衝器，及用於管理記憶體陣列960與I/O控制電路920之間之資料傳送之其他電路。舉例而言，在一寫入操作期間，I/O控制電路920透過I/O匯流排928接收待寫入之資料且經由內部資料匯流排922將該資料提供至資料I/O電路970。資料I/O電路970在藉由列解碼器940及行解碼器950指定之一位置處基於由控制邏輯910提供之控制信號而將資料寫入至記憶體陣列960。在一讀取操作期間，資料I/O電路在藉由列解碼器940及行解碼器950指定之一位址處基於由控制邏輯910提供之控制信號而自記憶體陣列960讀取資料。資料I/O電路經由內部資料匯流排922將讀取資料提供至I/O控制電路。接著，I/O控制電路920在I/O匯流排928上提供讀取資料。 一般技術者將進一步瞭解，結合本文中揭示之實施例描述之各種闡釋性邏輯區塊、組態、模組、電路及演算法步驟可經實施為電子硬體、藉由一處理器執行之電腦軟體或該兩者之組合。各種闡釋性組件、區塊、組態、模組、電路及步驟已在上文中大體上針對其等之功能性進行描述。熟習此項技術者可針對各特定應用以不同方式實施所描述功能性，但此等實施方案決策不應解釋為導致背離本發明之範疇。 提供所揭示實施例之先前描述以使熟習此項技術者能夠製作或使用所揭示實施例。熟習此項技術者將容易明白此等實施例之各種修改，且本文中定義之原理可應用於其他實施例而不背離本發明之範疇。因此，本發明並不意欲限於本文中展示之實施例，而應符合可能與如先前描述之原理及新穎特徵一致之最寬範疇。
100‧‧‧運算系統/記憶體器件102‧‧‧主機104‧‧‧記憶體器件106‧‧‧控制電路108‧‧‧低密度同位檢查(LDPC)解碼器電路110‧‧‧低密度同位檢查(LDPC)編碼器電路112‧‧‧記憶體陣列114‧‧‧感測電路116‧‧‧計數器電路118‧‧‧有雜訊通道202‧‧‧記憶體單元204(1)‧‧‧字線204(2)‧‧‧字線204(3)‧‧‧字線204(4)‧‧‧字線204(5)‧‧‧字線204(6)‧‧‧字線204(N)‧‧‧字線206(1)‧‧‧位元線206(2)‧‧‧位元線206(3)‧‧‧位元線206(4)‧‧‧位元線206(5)‧‧‧位元線206(6)‧‧‧位元線206(N)‧‧‧位元線212‧‧‧記憶體陣列214‧‧‧感測電路216‧‧‧計數器電路302‧‧‧電流偵測器電路304‧‧‧跳脫點選擇器電路306‧‧‧計數器電路314‧‧‧感測電路800‧‧‧方法802‧‧‧操作804‧‧‧操作806‧‧‧操作808‧‧‧操作810‧‧‧決策方塊812‧‧‧操作814‧‧‧操作816‧‧‧操作910‧‧‧控制邏輯920‧‧‧I/O控制電路922‧‧‧內部資料匯流排924‧‧‧內部位址匯流排926‧‧‧內部命令匯流排928‧‧‧I/O匯流排932‧‧‧狀態暫存器匯流排934‧‧‧狀態暫存器936‧‧‧命令暫存器938‧‧‧控制信號940‧‧‧列解碼器950‧‧‧行解碼器960‧‧‧記憶體陣列970‧‧‧資料I/O電路 S1‧‧‧第一選通信號/第一選通信號電壓 S2‧‧‧第二選通信號/第二選通信號電壓 S3‧‧‧第三選通信號/第三選通信號電壓 S4‧‧‧第四選通信號/第四選通信號電壓 S5‧‧‧第五選通信號/第五選通信號電壓 S6‧‧‧第六選通信號/第六選通信號電壓 S7‧‧‧第七選通信號/第七選通信號電壓 S8‧‧‧第八選通信號電壓 S9‧‧‧第九選通信號/第九選通信號電壓
圖1係根據本發明之一實施例之包含一記憶體器件之一運算系統之一方塊圖。 圖2係根據本發明之一實施例之一記憶體陣列之一示意圖。 圖3係根據本發明之一實施例之一例示性感測電路。 圖4係繪示根據本發明之一實施例之產生針對一2位元多位階記憶體單元之一下部頁之單側機率資訊之一圖表。 圖5係繪示根據本發明之一實施例之產生針對一2位元多位階記憶體單元之一下部頁之雙側機率資訊之一圖表。 圖6係繪示根據本發明之一實施例之產生針對一2位元多位階記憶體單元之一上部頁之單側機率資訊之一圖表。 圖7係繪示根據本發明之一實施例之產生針對一2位元多位階記憶體單元之一上部頁之雙側機率資訊之一圖表。 圖8繪示根據本發明之一實施例之用於使用電流積分產生機率資訊之一方法。 圖9係根據本發明之一實施例之一記憶體之一方塊圖。
100‧‧‧運算系統/記憶體器件
102‧‧‧主機
104‧‧‧記憶體器件
106‧‧‧控制電路
108‧‧‧低密度同位檢查(LDPC)解碼器電路
110‧‧‧低密度同位檢查(LDPC)編碼器電路
112‧‧‧記憶體陣列
114‧‧‧感測電路
116‧‧‧計數器電路
118‧‧‧有雜訊通道

Claims (22)

  1. 一種用於感測記憶體之方法，該方法包括：基於一第一感測臨限值感測第一複數個記憶體單元；回應於感測該第一複數個記憶體單元，將該第一複數個記憶體單元之一部分識別為具有儲存於其上之在電壓之一第一範圍內之一電壓；基於一第二感測臨限值感測第二複數個記憶體單元，其中該第一複數個記憶體單元並未被該第二複數個記憶體單元之該感測所偵測到；回應於感測該第二複數個記憶體單元，將該第二複數個記憶體單元之一部分識別為具有儲存於其上之在電壓之一第二範圍內之一電壓；及至少部分基於電壓之該經識別第一範圍及該經識別第二範圍而對該第一複數個記憶體單元及該第二複數個記憶體單元執行一錯誤校正操作。
  2. 如請求項1之方法，其進一步包括：判定該第二複數個記憶體單元之該部分中之記憶體單元之一數目；判定該第二複數個記憶體單元之該部分中之記憶體單元之該數目是否超過一臨限值；回應於該第二複數個記憶體單元之該部分中之記憶體單元之該數目超過該臨限值，基於一第三感測臨限值感測第三複數個記憶體單元；及識別具有儲存於其上之在電壓之一第三範圍內之一電壓之該第三複數個記憶體單元之一部分。
  3. 如請求項1之方法，其進一步包括： 使第一機率資訊與該第一複數個記憶體單元之該部分相關聯；使第二機率資訊與該第二複數個記憶體單元之該部分相關聯，其中該第一機率資訊及該第二機率資訊指示該第一複數個記憶體單元及該第二複數個記憶體單元之該等部分中之記憶體單元係錯誤的之一可能性。
  4. 如請求項3之方法，其中該第一機率資訊及該第二機率資訊之至少一者包括一對數似然比。
  5. 如請求項1之方法，其中該錯誤校正操作包含一軟輸入ECC解碼操作。
  6. 一種用於感測記憶體之方法，該方法包括：在一第一時間執行一第一感測操作；回應於該第一感測操作，偵測一第一記憶體單元具有低於一第一感測電壓之一臨限電壓；回應於判定該第一記憶體單元之該臨限電壓低於該第一感測電壓，產生與該第一記憶體單元相關聯之機率資訊；至少部分基於該機率資訊而對該第一記憶體單元執行一錯誤校正操作；在一第二時間執行一第二感測操作，該第二時間晚於該第一時間；回應於該第二感測操作，判定一第二記憶體單元具有高於該第一感測電壓且低於一第二感測電壓之一臨限電壓；回應於判定該第二記憶體單元之該臨限電壓高於該第一感測電壓且 低於該第二感測電壓，產生與該第二記憶體單元相關聯之第二機率資訊；及抑制該第一記憶體單元，使得該記憶體單元在後續感測操作中不被偵測。
  7. 如請求項6之方法，其中該第二機率資訊指示相較於該第一記憶體單元，該第二記憶體單元具有係錯誤的之一更高機率。
  8. 如請求項7之方法，其中該第一記憶體單元及該第二記憶體單元係多位階記憶體單元。
  9. 如請求項7之方法，其中第二感測臨限值指示介於該第二記憶體單元之兩個邏輯狀態之間之一過渡電壓。
  10. 一種記憶體裝置，其包括：複數個記憶體單元，各記憶體單元經組態以儲存複數個邏輯狀態；一感測電路，其經組態以判定具有在該等邏輯狀態之間之一過渡電壓之一第一範圍內之一第一單元臨限值之該複數個記憶體單元之一數目，其中具有該第一單元臨限值之該複數個記憶體單元在判定具有在該等邏輯狀態之間之該過渡電壓之一第二範圍內之一第二單元臨限值之該複數個記憶體單元之一數目時並未被偵測到；一計數器電路，其經組態以儲存具有在該等邏輯狀態之間之該過渡電壓之該第二範圍內之該第二單元臨限值之該複數個記憶體單元之該數 目。
  11. 如請求項10之裝置，一控制電路經組態以基於該單元臨限值處於邏輯狀態之間之該過渡電壓之該範圍內而使該數目個記憶體單元之各記憶體單元與機率資訊相關聯。
  12. 如請求項10之裝置，其中該計數器電路進一步經組態以判定該複數個記憶體單元之該數目是否超過一臨限值；其中其中該感測電路進一步經組態以判定具有在該等邏輯狀態之間之該過渡電壓之一第二範圍內之一單元臨限值之該複數個記憶體單元之一數目。
  13. 如請求項10之裝置，其進一步包括：一控制電路，其經組態以至少部分基於該機率資訊而對該複數個記憶體單元執行一錯誤校正碼解碼操作。
  14. 如請求項13之裝置，其中該錯誤校正碼支援軟輸入解碼。
  15. 如請求項10之裝置，其中該感測電路經組態以使用電流積分來判定具有在該等邏輯狀態之間之該過渡電壓之該範圍內之該單元臨限值之該複數個記憶體單元之該數目。
  16. 一種用於感測記憶體之方法，該方法包括： 對複數個記憶體單元執行一粗略感測操作，其中該粗略感測操作偵測具有一第一邏輯狀態之記憶體單元之一第一子集；使第一機率資訊與記憶體單元之該第一子集相關聯；對該複數個記憶體單元執行一精細感測操作，其中該精細感測操作偵測具有該第一邏輯狀態之記憶體單元之一第二子集，記憶體單元之該第一子集在該精細感測操作期間並未被偵測到；使第二機率資訊與記憶體單元之該第二子集相關聯；及至少部分基於該第一機率資訊及該第二機率資訊而對該複數個記憶體單元執行錯誤校正。
  17. 如請求項16之方法，其中該粗略感測操作及該精細感測操作偵測一多位階記憶體單元之一下部頁之一邏輯狀態。
  18. 如請求項16之方法，其進一步包括：對該複數個記憶體單元執行一第二粗略感測操作，其中該第二粗略感測操作偵測具有一第二邏輯狀態之記憶體單元之一第三子集；使第三機率資訊與記憶體單元之該第三子集相關聯；對該複數個記憶體單元執行一第二精細感測操作，其中該第二精細感測操作偵測具有該第二邏輯狀態之記憶體單元之一第四子集；及使第四機率資訊與記憶體單元之該第四子集相關聯。
  19. 如請求項18之方法，其進一步包括：對該複數個記憶體單元執行一第三粗略感測操作，其中該第三粗略 感測操作偵測具有一第三邏輯狀態之記憶體單元之一第五子集；使第五機率資訊與記憶體單元之該第五子集相關聯；對該複數個記憶體單元執行一第三精細感測操作，其中該第三精細感測操作偵測具有該第三邏輯狀態之記憶體單元之一第六子集；及使第六機率資訊與記憶體單元之該第六子集相關聯。
  20. 如請求項19之方法，其進一步包括：識別記憶體單元之一第七子集，其中記憶體單元之該第七子集具有一第四邏輯狀態；及使第七機率資訊與記憶體單元之該第七子集相關聯。
  21. 如請求項20之方法，其中執行該錯誤校正進一步基於該第三機率資訊、該第四機率資訊、該第五機率資訊、該第六機率資訊及該第七機率資訊。
  22. 如請求項19之方法，其中該第二粗略感測操作與該第三粗略感測操作及該第二精細感測操作及該第三精細感測操作偵測一多位階記憶體單元之一上部頁之一邏輯狀態。
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