JP2014510441A - 耐高電圧差動受信機 - Google Patents

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Abstract

耐高電圧差動受信機回路が、分圧器ラダーのしきい値電圧より高い差動入力信号を半分に分圧するように動作する分圧器ラダーを含む。パスゲート回路が、分圧器ラダーのしきい値電圧より低い差動入力信号を受信するように動作する。分圧器およびパスゲート回路からの出力は、別々のコンパレータに与えられる。コンパレータからの出力は、受信機回路の電圧領域内で信号を生成するように組み合わされる。

Description

本開示はアナログ回路設計に関し、より詳細には、低い電圧領域において動作する回路コンポーネントによって高い電圧領域において受信された入力信号を処理するための回路に関する。
集積回路設計の大きさがますます小さくなるにつれて、集積回路への電源電圧も低減される。しかしながら、回路設計のために利用可能な内部電力が特定の受信信号の電圧レベル未満に低減できる場合であっても、集積回路設計は、より高い電圧レベルにおいて信号を受信する。
たとえば、集積回路設計のオンチップ供給電圧は約1.8ボルトの範囲にある場合がある。チップ上の受信機回路は、0V〜3.6Vの範囲内の高い電圧領域のI/O信号を取り扱うことを要求される場合がある。高い電圧領域信号がチップに直接接続されたなら、高い電圧領域のI/O信号が受信機回路の増幅器を飽和させることになる。したがって、1.8V領域において動作する受信機回路は、1.8ボルトの同相電圧より高い、直接接続される信号を確実に受信することはできない。高い電圧領域のI/O信号を低い電圧領域の受信機回路設計と整合させるために、ソースフォロワ、電圧レギュレータ、レベル選択ロジック等を含む複雑な回路設計が必要とされてきた。
USB2.0に適合する設計のような特定の回路設計は、差動受信機およびシングルエンド受信機の両方を有する。これらの回路設計では、差動受信機はシングルエンド受信機と別々に取り扱われる。両方の受信機タイプの取扱いを容易にするために、チップ上の大量の面積が消費される。
本開示の態様は、低い電圧領域の回路素子によって高い電圧領域のI/O信号を取り扱うための回路設計を含む。本開示のさらなる態様は、差動受信機とシングルエンド受信機との間で共用することができるインターフェース回路を含む。
本開示の一態様は、トランジスタラダーのしきい値電圧より高い差動入力信号を半分に分圧するように動作するトランジスタラダー分圧器を含む。パスゲート回路が、トランジスタラダーのしきい値電圧より低い差動入力信号を受信するように動作する。トランジスタラダー分圧器およびパスゲート回路からの出力は別々のコンパレータに与えられる。コンパレータからの出力を合成して、受信機回路の電圧領域内の信号を生成する。
本開示の別の態様は、トランジスタ分圧器のしきい値電圧より高いシングルエンド入力信号を半分に分圧するように動作するトランジスタ分圧器を含む。パスゲート回路が、トランジスタ分圧器のしきい値電圧より低いシングルエンド信号を受信するように動作する。トランジスタ分圧器からの出力は、修正シュミットトリガ回路の第1の入力に結合され、シュミットトリガ回路の高いしきい値レベルを制御する。パスゲート回路からの出力は、修正シュミットトリガ回路の第2の入力に結合されて、シュミットトリガ回路の低いしきい値レベルを制御する。
本開示の実施形態による、高い電圧範囲内の入出力(I/O)信号電圧レベルの図である。 本開示の一態様による、ラダー回路の回路図である。 本開示の一態様に従って用いることができる、パスゲート回路の回路図である。 本開示の実施形態による、コンパレータ部分の内部コンポーネントの回路図である。 本開示の一態様による、耐高電圧差動受信機のための過渡応答プロットを示すグラフである。 本開示の一態様による、第2の電圧領域内で動作する受信機によって第1の電圧領域内の差動信号を受信するための方法のプロセスフロー図である。 本開示の例示的な一実施形態による、シングルエンド信号を受信するためのパスゲートを示す回路図である。 本開示の例示的な一実施形態による、シングルエンド信号を受信するためのラダー回路を示す回路図である。 本開示の態様による、ノードPpおよびノードLpと修正シュミットトリガ回路との結合を示す回路図である。 本開示の例示的な一実施形態による、パスゲート回路およびラダー回路に結合されたシュミットトリガ回路の応答を示すグラフである。 本開示の一態様による、第2の電圧領域内で動作する受信機によって第1の電圧領域内のシングルエンド信号を受信するための方法のプロセスフロー図である。 本開示の例示的な一実施形態による、耐高電圧差動受信機回路を示す回路図である。 本開示の一実施形態を有利に使用できる例示的なワイヤレス通信システムを示すブロック図である。 本開示の態様による、耐高電圧差動受信機回路のような、半導体コンポーネントの回路設計、レイアウト設計および論理設計のために用いられる設計ワークステーションを示すブロック図である。
本開示の態様によれば、約1.8Vの供給電圧を有する回路が、0.8V〜2.5Vの範囲内の同相電圧を有する信号を確実に受信することができる。図1は、0V〜3.6Vの範囲にある高い電圧領域内のI/O信号のスケールを指している。このスケールは、I/O信号のための同相電圧が0.8V〜2.5Vで変化する可能性があるUSB2.0アプリケーションの場合に規定されるI/O信号スケールに対応する。例示的な一実施形態では、USB2.0アプリケーションの場合の差動入力信号の信号変動は、約200mVの範囲にある場合がある。
本開示の態様は、0.8V〜2.5Vの信号電圧範囲を2つの範囲に分割する。第1の範囲内の同相電圧を有する信号は、ラダー回路によって確実に受信され、第2の範囲内の同相電圧を有する信号はパスゲート回路によって確実に受信される。図1に示される例において、それらの範囲は単なる例示であり、他の値も考えられる。
本開示の一態様によるラダー回路が、図2を参照して説明される。ラダー回路200は、差動入力信号を受信するための差動受信機として構成される。その差動受信機において、ノードDpは差動入力信号の正の部分を受信し、ノードDnは差動入力信号の負の部分を受信する。本開示の態様によれば、ノードDpおよびノードDnは差動データ信号を受信するための入力ピンであり、ノードDpは正のデータピンであり、Dnは負のデータピンである。
例示的な一実施形態では、ラダー回路200はノードDpおよびノードDnに結合されるPMOSラダーである。PMOSラダーは高帯域幅分圧器としての役割を果たす。低い周波数では、ラダー回路200の挙動はトランジスタ202の抵抗によって支配され、ラダーの各レッグは抵抗性分圧器として挙動する。高い周波数では、ラダー回路200は、ラダーの各レッグ内のトランジスタ202の並列なゲート-ソース間容量に起因して容量性分圧器として挙動する。
ラダー回路200は、トランジスタ202のゲート-ソース間電圧の2倍(2*Vgs)の範囲の信号に対して十分に動作する。この例では、各トランジスタのゲート-ソース間電圧は約0.6Vであり、それゆえ、2*Vgsは約1.2Vである。それゆえ、ラダー回路200を用いて2.5Vの同相電圧を有する入力信号を1.2Vの同相電圧を有する信号に分圧することができ、それにより、入力信号を1.8V受信機によって確実に検出できるようにする。ラダー回路からの分圧済み信号は、コンパレータCMP1の入力ノードLpおよびLnに結合される。
本開示の態様によれば、ラダー回路200は、I/O信号の同相電圧が1.2Vより低いときにオフになる。その場合、信号は、ラダー回路に並列に結合されるパスゲート回路を介して受信される。本開示の一態様に従って用いることができるパスゲート回路の一例が図3に示される。パスゲート300は、約1.2Vに対応する、約1.8V-Vdまでの同相電圧を有する信号を転送することができる。パスゲート回路300のトランジスタ302からの出力は、コンパレータCMP2の入力ノードPpおよびPnに結合される。
本開示の態様によれば、図2に示されるラダー回路200は、図3に示されるパスゲート回路300と並列にノードDpおよびDnに結合される。ノードDpおよびDn上で受信される、2.5V〜1.2Vの同相電圧を有する差動データ信号は、図2に示されるラダー回路200を用いて受信され、0.8V〜1.2Vの同相電圧を有する信号は、図3に示されるパスゲート回路300を用いて受信される。
本開示の態様によれば、ラダー回路200のトランジスタ202は高抵抗性であり、ラダー回路を通ってノードDpおよびDnからノードvssaまで過剰な電流が流れるのを防ぐ。本開示の例示的な一実施形態におけるトランジスタ202の物理的な長さは、高い抵抗を与えるために概ね10マイクロメートルである。トランジスタ202の抵抗が高いために、ノードDpおよびDnから見るときの最悪の入力インピーダンスは約620Kオームである。この結果として、約0.5μAの電流しか流れない。この電流ドレインは、USB2.0アプリケーションのようなアプリケーションにとって許容可能である。トランジスタ202のゲート-ソース間容量は、トランジスタを通しての容量性結合を与える。それゆえ、本開示の態様によれば、高抵抗のトランジスタ202を使用することによって、帯域幅はそれほど低減されない。
図4は、コンパレータCMP1 402およびコンパレータCMP2 404の例示的な内部コンポーネントを示す。例示的な実施形態において、コンパレータCMP1 402およびコンパレータCMP2 404は演算相互コンダクタンス増幅器(OTA)差動受信機である。本開示の態様によれば、コンパレータCMP1 402およびコンパレータCMP2 404の出力信号は差動受信機回路406において加算される。図4に示される例示的な実施形態では、差動受信機回路406からの出力はレベルシフト回路408に結合され、回路408は、信号をレベルシフトし、1.2V領域内の出力信号OUTを与える。代替的には、差動受信機406の回路からの出力は、1.8V領域内の出力信号OUT18として直接用いることができる。
図2〜図4に示されるような本開示による耐高電圧差動受信機の実施形態は、約100mVの大きさの小さな信号を確実に検出することができ、約200mVの信号が規定されるUSB2.0アプリケーションのために用いることができる。
図5は、本発明の一態様による、耐高電圧差動受信機のための1組の例示的な過渡応答プロットを示す。各プロットは、160mV差動入力信号に応答した、レベルシフトしていない、図4に示されるような差動受信機回路406からの出力を表す。差動入力信号の同相電圧レベルは、図5に示される4つのプロットの各々で異なる。詳細には、それらのプロットは、0.8V、1.7V、1.9Vおよび2.5Vの同相電圧レベルを有する差動入力信号の過渡応答を示す。その過渡応答は、差動受信機回路406が、入力信号の同相電圧領域の各々の差動受信機回路406の電圧領域内でフルスケール出力を与えることができることを示す。
本開示の一態様による、第2の電圧領域内で動作する受信機によって第1の電圧領域内の差動信号を受信するための方法が図6を参照しながら説明される。ブロック602において、第1の信号領域内の差動信号が受信される。その差動信号は、同相成分および差動成分を含む。ブロック604において、同相成分がラダー回路のしきい値より高いとき、差動信号はラダー回路によって分圧されて、半分に分圧された差動信号が生成される。本開示の態様によれば、ラダー回路は、たとえば、NMOSトランジスタラダーか、またはPMOSトランジスタラダーとして実現することができる。代替の実施形態では、たとえば、トランジスタラダーの代わりに、抵抗器を用いて実現された分圧器ラダーを用いることができる。
ブロック606において、同相成分がラダー回路のしきい値より高いとき、半分に分圧された差動信号は第1のコンパレータによって受信される。ブロック608において、同相成分がラダー回路のしきい値より低いとき、差動信号はパスゲートによって第2のコンパレータに送信される。
ブロック610において、第1のコンパレータおよび第2のコンパレータからの出力電流が加算されて、加算済みのコンパレータ出力が生成される。ブロック612において、加算済みのコンパレータ出力がレベルシフトされて、第2の信号領域内の信号が生成される。
例示的な一実施形態では、同相成分がトランジスタラダーのしきい値より低いときにパスゲートを使用可能にするために、パスゲートをトランジスタラダーのしきい値に概ね等しい電圧に関係付けることができる。
トランジスタラダーは、たとえば、差動入力信号の同相成分が約2.5ボルト〜約1.2ボルトであるときに動作するように構成することができ、パスゲートは、差動入力信号の同相成分が、たとえば、約0.8ボルト〜約1.2ボルトであるときに動作するように構成することができる。
本開示の別の態様によれば、約1.8Vの供給電圧を有する回路が、0V〜3.6Vの最大変動電圧範囲を有するシングルエンド信号を確実に受信することができる。そのようなシングルエンド信号は、たとえば、USB2.0アプリケーションにおいて用いられる場合がある。USB2.0アプリケーションでは、シングルエンド信号を受信するための低い電圧しきい値(Vil)は0.8Vであり、シングルエンド信号を受信するための高い電圧しきい値(Vih)は、2.0Vである。1.8Vの供給電圧を有する以前の回路は、USB2.0アプリケーションの2.0V高電圧しきい値を満たすことができなかった。
図7aは、本開示の例示的な一実施形態による、シングルエンド信号を受信するためのパスゲート700を示す。パスゲート700は、ノードDp上でシングルエンド入力信号を受信し、ノードPp上に信号を出力する。
図7bは、本開示の例示的な一実施形態による、シングルエンド信号を受信するためのラダー回路702を示す。ラダー回路702は、ノードDp上でシングルエンド入力信号を受信し、ノードLp上に入力信号の半分の電圧を有する分圧済み信号を出力する。
本開示の態様によれば、パスゲート700およびラダー回路702のそれぞれの出力Pp、Lpは、図8に示される修正シュミットトリガ回路800に入力される。図7bに示されるラダー回路702のノードLpは、シュミットトリガ回路800の一方の入力に結合される。図7aに示されるパスゲート700のノードPpは、シュミットトリガ回路800の他方の入力に結合される。図8は、本開示の態様による、ノードPpおよびノードLpと修正シュミットトリガ回路800との結合を示す。
シュミットトリガ回路800への入力信号がローからハイに遷移するとき、シュミットトリガ回路800は高いしきい値電圧Vihに切り替わることが望ましい。ただし、高いしきい値電圧は、たとえば、USB2.0では2Vである。シュミットトリガ回路800への入力信号がハイからローに遷移するとき、シュミットトリガ回路800は低いしきい値電圧Vilに切り替わることが望ましい。ただし、低いしきい値電圧は、たとえば、USB2.0では0.8Vである。本開示の態様によれば、図7bに示されるラダー回路702および図7aに示されるパスゲート700に結合される修正シュミットトリガ回路800は、シングルエンド入力信号の遷移に応答して、所望のしきい値への切替を実行する。
ラダー分圧出力はノードLp802に結合され、そのノードは、高いしきい値電圧Vihを実現するシュミットトリガ回路800の部分である。結果として、シングルエンド入力信号がローからハイに遷移するとき、シュミットトリガ回路800が切り替わることになる電圧しきい値は、ラダー回路702の出力によって決まり、その出力は、入力信号の電圧の半分である。例示的な実施形態では、シュミットトリガの高いしきい値電圧Vihは、ラダー回路の分圧済み出力を考慮に入れるために、かつ入力信号に対する2.0Vの実効的なVihを実現するために、1.0Vに設定される。
パスゲート出力はノードPp804において与えられ、そのノードは、低いしきい値電圧Vinを実現するシュミットトリガ回路800の部分である。信号がハイからローに移行するとき、パスゲート700が完全に動作可能である。結果として、シングルエンド入力信号がハイからローに遷移するとき、シュミットトリガ回路800が切り替わることになる電圧しきい値は、パスゲート700の出力によって決まり、その出力は、入力信号と同じ電圧である。
図9は、本開示の例示的な一実施形態による、図7aに示されるパスゲート700および図7bに示されるラダー回路702に結合される、図8に示されるシュミットトリガ回路800の例示的な応答を示す。入力信号902は、シュミットトリガ回路800のノードPpの信号に対応する。半分に分圧された入力信号904は、シュミットトリガ回路800のノードLpの信号に対応する。半分に分圧された入力信号904が1.0VのVihしきい値を横切るとき、入力信号904がローからハイに上昇するので、シュミットトリガ回路800はその出力をローからハイに切り替える。これにより、1.8V供給電圧を有するシュミットトリガ回路800は、USB2.0アプリケーションの場合に規定されるような、入力信号に対して2.0Vの実効的なVihを有する、より高い電圧の入力信号を受信できるようになる。
パスゲート700から受信される最大の入力信号が0.8VのVilしきい値を横切るとき、入力信号902はハイからローに降下するので、シュミットトリガ回路800は、その出力をハイからローに切り替える。ラダー回路702は約1.2ボルトより低い電圧にある半分に分圧された信号Lpを送信するのに適していない場合があるので、たとえば、半分に分圧されたラダー出力信号Lpを0.4Vのしきい値に関係付けるのではなく、低い電圧しきい値は、パスゲート700からの最大の入力信号に関係付けられる。
本開示の別の態様によれば、耐高電圧差動受信機および耐高電圧シングルエンド受信機は単一の回路内に設けられる。図11は、図2〜図4を参照しながら先に説明されたように差動入力信号に応答して動作する耐高電圧差動受信機回路1100を示す。シュミットトリガ1102が、ラダー回路1104のノードLpに、かつパスゲート1106のノードPpに接続される。シュミットトリガ1102は、ラダー回路1104およびパスゲート1106と組み合わせて、図6〜図8を参照しながら先に説明された回路と同じようにシングルエンド受信機として動作する。
本開示の一態様による、第2の電圧領域内で動作する受信機によって第1の電圧領域内のシングルエンド信号を受信するための方法が図10を参照しながら説明される。ブロック1002において、第1の信号領域内のシングルエンド信号が受信される。ブロック1004において、分圧器によってシングルエンド信号が分圧されて、半分に分圧されたシングルエンド信号が生成される。ブロック1006において、半分に分圧されたシングルエンド信号が、シュミットトリガ回路の第1の入力によって受信される。シュミットトリガ回路の第1の入力は、シュミットトリガ回路の高いしきい値を制御する。ブロック1008において、シングルエンド信号は、パスゲートを通してシュミットトリガ回路の第2の入力によって受信される。第2の入力は、シュミットトリガ回路の低いしきい値を制御する。ブロック1010において、シングルエンド信号がトランジスタのしきい値より高いとき、半分に分圧された信号が分圧器から送信される。ブロック1012において、シングルエンド信号がトランジスタのしきい値より低いとき、信号がパスゲートを通して送信される。
例示的な一実施形態では、シングルエンド信号がトランジスタ分圧器のしきい値より低いときにパスゲートを使用可能にするために、パスゲートは、分圧器しきい値に概ね等しい電圧に関係付けることができる。分圧器は、シングルエンド入力信号が約1.2ボルトより高いときに動作するように構成することができ、パスゲートは、差動入力信号の同相成分が、たとえば、約1.2ボルトより低いときに動作するように構成することができる。一実施形態では、分圧器は、PMOSまたはNMOSのいずれかのトランジスタである。別の実施形態では、分圧器は抵抗分圧器である。
図12は、本開示の実施形態を有利に用いることができる例示的なワイヤレス通信システム1200を示すブロック図である。例示のために、図12は、3つの遠隔ユニット1220、1230および1250、ならびに2つの基地局1240を示している。ワイヤレス通信システムがこれより多くの遠隔ユニットおよび基地局を有してもよいことは、認識されよう。遠隔ユニット1220、1230、および1250は、ICデバイス1225A、1225C、および1225Bを含み、これらは開示された回路を含んでいる。また、基地局、スイッチングデバイスおよびネットワーク機器を含み、ICを内蔵する任意のデバイスは、本明細書で開示された回路を含み得ることが認識されよう。図12は、基地局1240から遠隔ユニット1220、1230、および1250への順方向リンク信号1280、ならびに遠隔ユニット1220、1230、および1250から基地局1240への逆方向リンク信号1290を示す。
図12では、遠隔ユニット1220は携帯電話として示され、遠隔ユニット1230はポータブルコンピュータとして示され、遠隔ユニット1250はワイヤレスローカルループシステム内の固定ロケーション遠隔ユニットとして示されている。たとえば、遠隔ユニットは、携帯電話、ハンドヘルドパーソナル通信システム(PCS)ユニット、個人情報端末のようなポータブルデータユニット、GPS対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、メータ読取り機器のような固定ロケーションデータユニット、またはデータもしくはコンピュータ命令の記憶もしくは取り出しを行う任意の他のデバイス、またはそれらの任意の組合せであってよい。図12は、本開示の教示に従った遠隔ユニットを示すが、本開示は、これらの例示的な示されたユニットには限定されない。本開示における実施形態は、集積回路(IC)を含む任意のデバイスに適切に用いることができる。
図13は、上記で開示された耐高電圧差動受信機回路のような、半導体コンポーネントの回路設計、レイアウト設計、および論理設計のために用いられる、設計用ワークステーションを示すブロック図である。設計用ワークステーション1300は、オペレーティングシステムソフトウェア、支援ファイル、および、CadenceまたはOrCADのような設計用ソフトウェアを含むハードディスク1301を含む。また、設計用ワークステーション1300は、耐高電圧差動受信機回路を有する集積回路などの回路1310または半導体コンポーネント1312の設計を容易にするディスプレイを含む。記憶媒体1304が、回路設計1310または半導体コンポーネント1312を有形に記憶するために提供される。回路設計1310または半導体コンポーネント1312は、GDSIIまたはGERBERなどのファイルフォーマットで記憶媒体1304に記憶されてもよい。記憶媒体1304は、CD-ROM、DVD、ハードディスク、フラッシュメモリ、または他の適切なデバイスであってもよい。さらに、設計用ワークステーション1300は、記憶媒体1304からの入力を受け入れ、または記憶媒体1304に出力を書き込むための、駆動装置1303を含む。
記憶媒体1304に記録されるデータは、論理回路構成、フォトリソグラフィマスクのためのパターンデータ、または、電子ビームリソグラフィのような連続書込ツールのためのマスクパターンデータを、特定することができる。データはさらに、論理シミュレーションと関連付けられたタイミングダイヤグラムまたはネット回路のような、論理検証データを含み得る。記憶媒体1304にデータを提供すると、半導体ウェハを設計するためのプロセスの数が減少することで、回路設計1310または半導体コンポーネント1312の設計が容易になる。
ファームウェアおよび/またはソフトウェア実装形態の場合、これらの方法は、本明細書で説明する機能を実行するモジュール(たとえば、プロシージャ、関数など)によって実装されてもよい。本明細書で説明する方法を実施する際に、命令を有形に具現化する任意の機械可読媒体を使用してもよい。たとえば、ソフトウェアコードはメモリに記憶され、プロセッサユニットにより実行されてもよい。メモリは、プロセッサユニット内に実装されてもよく、またはプロセッサユニットの外部に実装されてもよい。本明細書では、「メモリ」という用語は、長期メモリ、短期メモリ、揮発性メモリ、不揮発性メモリ、または他のメモリのいずれかの種類を指し、特定の種類のメモリまたは特定の数のメモリ、またはメモリが記憶される媒体の特定の種類に何ら限定されない。
ファームウェアおよび/またはソフトウェアで実装する場合、機能は、コンピュータ可読媒体上に1つもしくは複数の命令またはコードとして記憶されてもよい。この例には、データ構造によって符号化されたコンピュータ可読媒体、および、コンピュータプログラムによって符号化されたコンピュータ可読媒体が含まれる。コンピュータ可読媒体は、物理的なコンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の使用可能な媒体であってもよい。限定ではなく、一例として、そのようなコンピュータ可読媒体は、RAM、ROM、EEPROM、CD-ROM、もしくは他の光ディスクストレージ、磁気ディスクストレージもしくは他の磁気記憶デバイス、または所望のプログラムコードを命令またはデータ構造の形で記憶するのに使用することができ、かつコンピュータからアクセスすることのできる任意の他の媒体を備えてよく、本明細書で使用するディスク(diskおよびdisc)には、コンパクトディスク(CD)、レーザディスク、光ディスク、デジタル多用途ディスク(DVD)、フレキシブルディスク、およびブルーレイディスクが含まれ、ディスク(disk)は通常、データを磁気的に再生し、一方、ディスク(disc)はデータをレーザによって光学的に再生する。上記の組合せも、コンピュータ可読媒体の範囲内に含めるべきである。
命令および/またはデータは、コンピュータ可読媒体上に記憶されるだけでなく、通信装置に含まれる伝送媒体上の信号として提供されてもよい。たとえば、通信装置は、命令およびデータを示す信号を有する送受信機を含み得る。命令およびデータは、1つまたは複数のプロセッサに特許請求の範囲において概説する機能を実施させるように構成される。
1つの構成では、耐高電圧受信機として構成される装置は、第1の信号領域内の差動信号を受信するための手段と、分圧器ラダーによって差動信号を分圧して、半分に分圧された差動信号を生成するための手段と、差動信号の同相成分が分圧器ラダーのしきい値より高いとき、半分に分圧された差動信号を第1のコンパレータによって受信するための手段とを含む。また、その装置は、同相成分が分圧器ラダーのしきい値より低いとき、差動信号をパスゲートによって第2のコンパレータに送信するための手段を含む。一態様では、上記の手段は、上記の手段によって列挙される機能を実行するように構成されたプロセッサおよびメモリであり得る。別の態様では、上記の手段は、上記の手段によって列挙される機能を実行するように構成されたモジュールまたは任意の装置であり得る。
特定の回路について説明したが、当業者には、本開示を実施するうえで開示された回路のすべてが必要とされるわけではないことを理解されよう。さらに、本開示に対する注目を維持するために、ある周知の回路については説明していない。
本開示およびその利点について詳しく説明したが、添付の特許請求の範囲によって規定される本開示の技術から逸脱することなく、本明細書において様々な変更、代用および改変を施せることを理解されたい。さらに、本出願の範囲は、本明細書において説明したプロセス、機械、製造、物質組成、手段、方法、およびステップの特定の実施形態に限定されるものではない。当業者には本開示から容易に理解されるように、本明細書で説明した対応する実施形態と実質的に同じ機能を実行する、または実質的に同じ結果を実現する、現存するまたは今後開発されるプロセス、機械、製造、物質組成、手段、方法、またはステップを、本開示に従って利用してもよい。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、物質組成、手段、方法、またはステップを範囲内に含むものである。
200 ラダー回路
202 トランジスタ
300 パスゲート回路
302 トランジスタ
402 コンパレータ
404 コンパレータ
406 差動受信機回路
408 レベルシフト回路
602 ブロック
604 ブロック
606 ブロック
608 ブロック
610 ブロック
612 ブロック
700 パスゲート
702 ラダー回路
800 シュミットトリガ回路
802 ノード
804 ノード
902 入力信号
904 半分に分圧された入力信号
1002 ブロック
1004 ブロック
1006 ブロック
1008 ブロック
1010 ブロック
1012 ブロック
1100 耐高電圧受信機回路
1102 シュミットトリガ回路
1104 ラダー回路
1106 パスゲート
1200 ワイヤレス通信システム
1220 遠隔ユニット
1225A ICデバイス
1225B ICデバイス
1225C ICデバイス
1230 遠隔ユニット
1240 基地局
1250 遠隔ユニット
1300 設計用ワークステーション
1303 駆動装置
1304 記憶媒体
1310 回路
1312 半導体コンポーネント

Claims (20)

  1. 同相成分と差動成分とを含む差動信号を、第1の信号領域内で受信するステップと、
    前記同相成分が分圧器ラダーのしきい値より高いとき、前記差動信号を前記分圧器ラダーによって分圧して半分に分圧された差動信号を生成し、前記半分に分圧された差動信号を第1のコンパレータによって受信するステップと、
    前記同相成分が前記分圧器ラダーの前記しきい値より低いとき、前記差動信号をパスゲートによって第2のコンパレータに送信するステップと
    を含む、方法。
  2. 前記分圧器ラダーが、PMOSトランジスタラダー、NMOSトランジスタラダー、および抵抗ラダーのうちの1つを備える、請求項1に記載の方法。
  3. 前記第1のコンパレータと前記第2のコンパレータとからの出力電流を合計して、合計されたコンパレータ出力を生成するステップと、
    前記合計されたコンパレータ出力をレベルシフトして、第2の信号領域内の信号を生成するステップと
    を含む、請求項1に記載の方法。
  4. 前記同相成分が前記分圧器ラダーの前記しきい値より低いとき、前記パスゲートを使用可能にするために、前記パスゲートを前記分圧器ラダーの前記しきい値に概ね等しい電圧に関係付けるステップを含む、請求項3に記載の方法。
  5. 前記差動信号の前記同相成分が約2.5Vと約1.2Vとの間にあるときは、前記分圧器ラダーが動作するように構成され、前記差動信号の前記同相成分が約0.8Vと約1.2Vとの間にあるときは、前記パスゲートが動作するように構成される、請求項3に記載の方法。
  6. 携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および固定ロケーションデータユニットのうちの少なくとも1つにおいて、前記受信するステップ、前記分圧するステップおよび前記送信するステップを実施するステップをさらに含む、請求項1に記載の方法。
  7. 同相成分と差動成分とを含む差動信号を第1の信号領域内で受信し、前記第1の信号領域内の前記信号を出力するように構成されたパスゲート回路と、
    前記差動信号を第2の信号領域内で受信し、前記第1の信号領域内の前記信号を出力するように構成された分圧器回路と、
    前記第1の信号領域内の前記信号を前記パスゲート回路から受信するように構成された第1のコンパレータと、
    前記第1の信号領域内の前記信号を前記分圧器回路から受信するように構成された第2のコンパレータと
    を備える、回路。
  8. 前記同相成分が分圧器ラダーのしきい値より高いとき、前記分圧器回路が、前記差動信号を前記分圧器ラダーによって分圧して半分に分圧された差動信号を生成し、前記半分に分圧された差動信号を前記第1のコンパレータに送信し、
    前記同相成分が前記分圧器ラダーの前記しきい値より低いとき、前記パスゲート回路が前記差動信号を前記第2のコンパレータに送信する
    請求項7に記載の回路。
  9. 前記第1のコンパレータと前記第2のコンパレータとからの出力電流を合計して、合計されたコンパレータ出力を生成するように構成された差動受信機回路と、
    前記合計されたコンパレータ出力をレベルシフトして、前記第1の信号領域内の信号を生成するように構成されたレベルシフト回路と
    をさらに備える、請求項7に記載の回路。
  10. 前記分圧器回路が、PMOSトランジスタラダー、NMOSトランジスタラダー、および抵抗ラダーのうちの1つを備える、請求項7に記載の回路。
  11. 前記同相成分が前記分圧器回路の前記しきい値より低いとき、前記パスゲート回路を使用可能にするために、前記パスゲート回路を前記分圧器回路の前記しきい値に概ね等しい電圧に関係付けるようにさらに構成される、請求項7に記載の回路。
  12. 前記差動信号の前記同相成分が約2.5Vと約1.2Vとの間にあるときは、前記分圧器回路が動作するように構成され、前記差動信号の前記同相成分が約0.8Vと約1.2Vとの間にあるときは、前記パスゲート回路が動作するように構成される、請求項7に記載の回路。
  13. 携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および固定ロケーションデータユニットのうちの少なくとも1つに組み込まれる、請求項7に記載の回路。
  14. 同相成分と差動成分とを含む差動信号を、第1の信号領域内で受信するための手段と、
    前記同相成分が分圧手段のしきい値より高いとき、前記差動信号を分圧して半分に分圧された差動信号を生成し、前記半分に分圧された差動信号を第1のコンパレータによって受信するための手段と、
    前記同相成分が前記分圧手段の前記しきい値より低いとき、前記差動信号を第2のコンパレータに送信するための手段と
    を備える、システム。
  15. 前記第1のコンパレータと前記第2のコンパレータとからの出力電流を合計して、合計されたコンパレータ出力を生成するための手段と、
    前記合計されたコンパレータ出力をレベルシフトして、第2の信号領域内の信号を生成するための手段と
    を備える、請求項14に記載のシステム。
  16. 前記同相成分が前記分圧手段の前記しきい値より低いとき、前記送信するための手段を使用可能にするために、前記送信するための手段を前記分圧手段の前記しきい値に概ね等しい電圧に関係付けるための手段を備える、請求項14に記載のシステム。
  17. 前記差動信号の前記同相成分が約2.5Vと約1.2Vとの間にあるときは、前記分圧手段が動作するように構成され、前記差動信号の前記同相成分が約0.8Vと約1.2Vとの間にあるときは、前記送信するための手段が動作するように構成される、請求項14に記載のシステム。
  18. 携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および固定ロケーションデータユニットのうちの少なくとも1つに組み込まれる、請求項14に記載のシステム。
  19. 同相成分と差動成分とを含む差動信号を、第1の信号領域内で受信するステップと、
    前記同相成分が分圧器ラダーのしきい値より高いとき、前記差動信号を前記分圧器ラダーによって分圧して半分に分圧された差動信号を生成し、前記半分に分圧された差動信号を第1のコンパレータによって受信するステップと、
    前記同相成分が前記分圧器ラダーの前記しきい値より低いとき、前記差動信号をパスゲートによって第2のコンパレータに送信するステップと
    を含む、方法。
  20. 携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および固定ロケーションデータユニットのうちの少なくとも1つにおいて、前記受信するステップ、前記分圧するステップおよび前記送信するステップを実施するステップをさらに含む、請求項19に記載の方法。
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