JP2014236088A - 半導体素装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】トレンチを有する半導体装置において、トレンチの底部において発生する電界の集中を緩和する。
【解決手段】第１導電型の半導体である第１半導体層１２０と、第１半導体層１２０に接する第２導電型の半導体である第２半導体層１３０と、を備える半導体装置１０。第２半導体層１３０には、トレンチ２５０が第１半導体層１２０まで達するように形成されており、トレンチ２５０の底部２５２は、第１半導体層１２０から第２半導体層１３０に向かう方向に向けて凸状に形成されており、底部２５２と第１半導体層１２０と第２半導体層１３０との境界１２５を含む面との間に、第２導電型の半導体により構成された領域３３０を有する。
【選択図】図１

Description

本発明は、半導体装置および半導体装置の製造方法に関する。

半導体装置（半導体デバイス、半導体素子）の構造として、トレンチにゲート電極を形成したトレンチゲート構造が知られている。特許文献１から特許文献５には、トレンチゲート構造におけるトレンチの底部に発生する電界集中を緩和するために、熱拡散およびイオン注入の少なくとも一方を用いて、トレンチ底部の近傍にＰ型半導体からなる領域（フローティング部）を形成することが記載されている。これによって、半導体装置の耐圧を向上させることができる。

特開２００９-２６７０２９号公報 特開平１−３１０５７６号公報 特開平１０-９８１８８号公報 特開２００５-１１６８２２号公報 特開２００７−１５８２７５号公報

特許文献１の技術では、窒化ガリウム（ＧａＮ）系の半導体において、Ｐ型不純物を熱拡散することによってフローティング部を形成している。しかし、この技術では、９００度、６０分のような比較的高温、長時間の熱処理が行われるため、Ｎ型半導体層における電気的特性が劣化する（例えば、オン抵抗の増加）という課題があった。また、特許文献２から特許文献５の技術では、イオン注入によってフローティング部を形成することから、イオン注入によってＰ型半導体を形成することが困難である半導体（例えば、ＧａＮに代表されるIII族窒化物半導体）には適用することができないという課題があった。その他、特許文献１から特許文献５記載の技術では、フローティング部を形成しない半導体装置に比べて、フローティング部を形成するための製造工程が増加するという課題があった。これらの課題は、トレンチを用いて終端構造が形成された半導体装置においても、同様に生じ得る課題であった。

そのため、トレンチを有する半導体装置の電気的特性を向上させることが可能な技術や、製造を容易化する技術が望まれていた。そのほか、半導体装置においては、微細化や、低コスト化、耐久性の向上などが望まれていた。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。

（１）本発明の一形態によれば、半導体装置が提供される。この半導体装置は、第１導電型の半導体である第１半導体層と；前記第１半導体層に接する第２導電型の半導体である第２半導体層と；を備える半導体装置であって；前記第２半導体層には、トレンチが前記第１半導体層まで達するように形成されており；前記トレンチの底部は、前記第１半導体層から前記第２半導体層に向かう方向に向けて凸状に形成されており；前記底部と、前記第１半導体層と前記第２半導体層との境界を含む面と、の間に、前記第２導電型の半導体により構成された領域を有する。この形態の半導体装置によれば、第２導電型の半導体で構成された領域によって、トレンチの底部において発生する電界の集中を緩和することができる。よって、半導体装置の耐圧を高くすることができる。また、トレンチの底部と、第１半導体層と第２半導体層との境界を含む面との間が第２導電型の半導体で構成された領域となることから、その領域を形成するためにイオン注入や不純物の熱拡散処理を行わなくともよい。そのため、第２半導体層内の不純物が第１半導体層等へ拡散することを抑制することができるので、オン抵抗の増加が抑制される。その結果、半導体装置の電気的特性を向上させることができる。

（２）上記形態の半導体装置において、前記面と前記領域の底面とは同一面上に存在してもよい。この形態の半導体装置によれば、トレンチが形成される前の第２導電型の半導体層を利用して前述の領域を形成することができる。よって、前述の領域を形成するための工程を別途設けなくともよいので、工程の簡易化と、製造コストの低減化を図ることができる。

（３）上記形態の半導体装置において、前記面から前記方向に向けた前記領域の最大高さＴ１と；前記面における前記領域を跨いだ前記トレンチの側壁間の幅Ｗ１とは、以下の式（１）を満たしてもよい。
０＜Ｔ１≦Ｗ１・・・（１）
この形態の半導体装置によれば、トレンチの底部の形状が第１半導体層から第２半導体層に向かう方向に向けて急峻になることを抑制することができる。そのため、前述の領域によって、トレンチの底部において発生する電界の集中を充分に緩和することができる。

（４）上記形態の半導体装置において、前記面における前記トレンチの側壁から前記面における前記トレンチの底部までの幅Ｗ２は、以下の式（２）を満たしてもよい。
０≦Ｗ２≦１．０（μｍ）・・・（２）
この形態の半導体装置によれば、順方向電流の流れを確保できるとともに、前述の領域がチャネル領域に近接しすぎることを防ぐことができるので、チャネル領域の空乏化によるオン抵抗の上昇を抑制することができる。また、トレンチの底部と前述の領域の底面との距離が大きくなりすぎることを抑制することができるので、その領域によって、トレンチの底部において発生する電界の集中を、より充分に緩和することができる。

（５）上記形態の半導体装置において、前記面から前記底部までの最大深さＴ２と；前記面における前記トレンチの側壁から前記面における前記トレンチの底部までの幅Ｗ２と、は、以下の式（３）を満たしてもよい。
０≦Ｔ２≦Ｗ２・・・（３）
この形態の半導体装置によれば、順方向電流の流れを確保しつつ、トレンチの底部と前述の領域の底面との距離が大きくなりすぎることを抑制することができる。そのため、前述の領域によって、トレンチの底部において発生する電界の集中を、より充分に緩和することができる。

（６）上記形態の半導体装置において、前記第１半導体層および前記第２半導体層は、主に窒化ガリウム（ＧａＮ）により構成されていてもよい。この形態の半導体装置によれば、イオン注入によって前述の領域を形成することが困難であるＧａＮ系の半導体装置において、トレンチの底部において発生する電界の集中を緩和することができる。

（７）本発明の他の形態によれば、半導体装置の製造方法が提供される。この形態の半導体装置の製造方法は、第１導電型の半導体である第１半導体層と；前記第１半導体層に接する第２導電型の半導体である第２半導体層と；を備える半導体装置の製造方法であって；（Ａ）前記第２半導体層に、トレンチを前記第１半導体層まで達するように形成する工程を備え；前記工程（Ａ）では、前記トレンチの底部を、前記第１半導体層から前記第２半導体層に向かう方向に向けて凸状に形成し、前記底部と、前記第１半導体層と前記第２半導体層との境界を含む面と、の間に、前記第２導電型の半導体により構成された領域を形成する。この形態の製造方法によれば、トレンチを形成することにより、同時に第２導電型の半導体で構成された領域を形成することができる。前述の領域は、イオン注入や熱拡散処理を行わなくとも形成されることから、第２半導体層内の不純物が第１半導体層等へ拡散することを抑制することができるので、オン抵抗の増加が抑制される。その結果、半導体装置の電気的特性を向上させることができる。また、前述の領域を形成するための工程を別途設けなくともよいため、工程の簡易化と、製造コストの低減化を図ることができる。

（８）上記形態の半導体装置の製造方法において、前記工程（Ａ）では、ドライエッチングによって、前記トレンチの底部を、前記方向に向けて凸状に形成し、前記領域を形成してもよい。この形態の製造方法によれば、ドライエッチングによってトレンチを形成することにより、同時に前述の領域を形成することができる。

（９）上記形態の半導体装置の製造方法において、前記工程（Ａ）では、ドライエッチングおよびウェットエッチングを行うことにより、前記トレンチの底部を、前記方向に向けて凸状に形成し、前記領域を形成してもよい。この形態の製造方法によれば、ドライエッチングおよびウェットエッチングを行うことによってトレンチを形成しても、同時に前述の領域を形成することができる。

（１０）上記形態の半導体装置の製造方法において、前記工程（Ａ）では、前記面に対して略平行な底部を有するトレンチを形成する場合と比べて、プラズマ生成電力とバイアス電力のうち、少なくとも一方が大きい条件でドライエッチングを行ってもよい。この形態の製造方法によれば、プラズマ生成電力とバイアス電力のうち少なくとも一方を大きくすることで、トレンチを形成する際に同時に前述の領域を形成することができる。

（１１）上記形態の半導体装置の製造方法において、前記第１半導体層および前記第２半導体層として、主に窒化ガリウム（ＧａＮ）により構成された層が用いられてもよい。この形態の製造方法によれば、イオン注入によって前述の領域を形成することが困難であるＧａＮ系の半導体装置において、トレンチの底部において発生する電界の集中を緩和することができる。

上述した本発明の各形態の有する複数の構成要素はすべてが必須のものではなく、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、適宜、前記複数の構成要素の一部の構成要素について、その変更、削除、新たな他の構成要素との差し替え、限定内容の一部削除を行うことが可能である。また、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、上述した本発明の一形態に含まれる技術的特徴の一部又は全部を上述した本発明の他の形態に含まれる技術的特徴の一部又は全部と組み合わせて、本発明の独立した一形態とすることも可能である。

本発明は、上述した半導体装置や、半導体装置の製造方法以外の種々の形態で実現することも可能である。例えば、半導体装置を備えるサーバの電源やエアコン、太陽光発電システムのパワーコンディショナ、電気自動車（EV）用急速充電器、鉄道の電力変換装置などの電力効率を高める用途に用いられるパワー半導体デバイスとして実現することができる。また、半導体装置を製造する製造装置などの形態で実現することができる。

本発明によれば、第２導電型の半導体で構成された領域によって、トレンチの底部において発生する電界の集中を緩和することができる。よって、半導体装置の耐圧を高くすることができる。また、トレンチの底部と、第１半導体層と第２半導体層との境界を含む面との間が第２導電型の半導体で構成された領域となることから、その領域を形成するためにイオン注入や不純物の熱拡散処理を行わなくともよい。そのため、第２半導体層内の不純物が第１半導体層等へ拡散することを抑制することができるので、オン抵抗の増加が抑制される。その結果、半導体装置の電気的特性を向上させることができる。

第１実施形態における半導体装置１０の構成を模式的に示す断面図である。 トレンチ２５０およびフローティング部３３０の形状についてより詳細に説明するための図である。 半導体装置１０の製造方法を示すフローチャートである。 積層体１５を示す図である。 トレンチ２５０およびフローティング部３３０が形成された、製造過程における半導体装置１７を示す模式図である。 ステップＳ１４０が行われた後の製造過程における半導体装置１９を示す模式図である。 フローティング部３３０を有さない半導体装置５０の構造を示す図である。 フローティング部３３０を有する半導体装置１０とフローティング部３３０を有さない半導体装置５０の耐圧を示す図である。 第２実施形態における半導体装置２０の構成を模式的に示す断面図である。 第３実施形態における半導体装置３０の構成を模式的に示す断面図である。 半導体装置４０の構成を模式的に示す断面図である。

Ａ．第１実施形態：
Ａ１．半導体装置の構成：
図１は、第１実施形態における半導体装置１０の構成を模式的に示す断面図である。図１には、本実施形態における半導体装置１０の断面の一部を示している。なお、図１は、半導体装置１０の技術的特徴をわかりやすく示すための図であり、各部の寸法を正確に示すものではない。また、図１には、説明を容易にするために、相互に直交するＸＹＺ軸が図示されている。このことは、以降の図についても同様である。

本実施形態における半導体装置１０は、窒化ガリウム（ＧａＮ）系のトレンチゲート型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。半導体装置１０は、例えば、電力制御に用いられ、パワーデバイスとも呼ばれる。

半導体装置１０は、基板１１０と、第１半導体層１２０と、第２半導体層１３０と、第３半導体層１４０と、トレンチ２５０と、絶縁膜２５５と、ゲート電極２６０と、ドレイン電極２１０と、ソース電極２４０と、フローティング部３３０と、を備える。半導体装置１０は、ＮＰＮ型の半導体装置であり、Ｎ型半導体の第１半導体層１２０と、Ｐ型半導体の第２半導体層１３０と、Ｎ型半導体の第３半導体層１４０とが順に積層された構造を有する。本実施形態において、本願の「第１導電型の半導体」はＮ型半導体に相当し、本願の「第２導電型の半導体」はＰ型半導体に相当する。また、本実施形態において、本願の「領域」はフローティング部３３０に相当する。なお、第１半導体層１２０と第２半導体層１３０と第３半導体層１４０とが積層された構造を、「積層体１５」とも呼び、＋Ｚ方向（各層が積層される方向）を「上方」、−Ｚ方向を「下方」とも呼ぶ。基板１１０、第１半導体層１２０、第２半導体層１３０、第３半導体層１４０のそれぞれの表面のうち上方側の表面を「上面」、下方側の表面を「下面」とも呼ぶ。

半導体装置１０の基板１１０は、ＸＹ平面に沿って広がる板状をなす。基板１１０はＧａＮ系基板であり、ドーパント（ドナー）としてシリコン（Ｓｉ）を含有する。本実施形態では、基板１１０の全域におけるシリコンの平均濃度は、１．０×１０¹⁸ｃｍ^-3である。

第１半導体層１２０は、基板１１０の上面１１２に積層された状態で形成されている。第１半導体層１２０は、ＧａＮ系の半導体であり、基板１１０よりも低い濃度で、ドーパント（ドナー）としてシリコン（Ｓｉ）を含有する。本実施形態では、第１半導体層１２０の全域におけるシリコンの平均濃度は、１．０×１０¹⁶ｃｍ^-3である。また、第１半導体層１２０の＋Ｚ方向への厚さは、１０μｍ（マイクロメートル）である。

第２半導体層１３０は、第１半導体層１２０の上面１２２に積層された状態で形成されている。第２半導体層１３０は、ＧａＮ系の半導体であり、ドーパント（アクセプタ）としてマグネシウム（Ｍｇ）を含有する。本実施形態では、第２半導体層１３０の全域におけるマグネシウムの平均濃度は、１．０×１０¹⁸ｃｍ^-3である。また、第２半導体層１３０の＋Ｚ方向への厚さは、１．０μｍである。

第３半導体層１４０は、第２半導体層１３０の上面１３２に積層された状態で形成されている。第３半導体層１４０は、ＧａＮ系の半導体であり、第１半導体層１２０よりも高い濃度でドーパント（ドナー）としてシリコン（Ｓｉ）を含有する。本実施形態では、第３半導体層１４０の全域におけるシリコンの平均濃度は、３．０×１０¹⁸ｃｍ^-3である。また、第３半導体層１４０の＋Ｚ方向への厚さは、０．３μｍである。

トレンチ２５０は、積層体１５をドライエッチングすることによって、第３半導体層１４０の上面１４２から第２半導体層１３０を貫通して第１半導体層１２０にまで到達するように形成されている。トレンチ２５０は、側壁２５１と底部２５２とを有する。底部２５２は、第１半導体層１２０から第２半導体層１３０へ向かう方向に向けて、凸状に形成されている。第１半導体層１２０から第２半導体層１３０へ向かう方向とは、半導体装置１０の上方に向けた方向でもある。以降、トレンチ２５０の底部２５２のうち、第１半導体層１２０内に存在する底部２５２を「底部２５２Ｄ」とも呼び、第２半導体層１３０内に存在する底部２５２を「底部２５２Ｂ」とも呼ぶ。本実施形態では、トレンチ２５０の形状は、底部２５２Ｂの中央を中心とするＸＺ平面に対して、略対称である。トレンチ２５０の底部２５２Ｄは、やや丸まった形状を有する。

フローティング部３３０は、図１に示すように、第２半導体層１３０に存在する底部２５２Ｂと、第１半導体層１２０と第２半導体層１３０との境界面（境界）１２５を含む面と、の間に囲まれた領域である。なお、フローティング部３３０は、底部２５２Ｂの下方かつ内側に形成されているといいかえることができる。フローティング部３３０は、トレンチ２５０の底部２５２において発生する電界の集中を緩和する。フローティング部３３０は、トレンチ２５０の底部２５２を、第１半導体層１２０から第２半導体層１３０に向かう方向（上方）に向けて凸状に形成する際に、トレンチ２５０の底部２５２の内側に残る第２半導体層１３０である。そのため、フローティング部３３０は、第２半導体層１３０と同じＧａＮ系のＰ型半導体であり、ドーパント（アクセプタ）としてマグネシウム（Ｍｇ）を第２半導体層１３０と同じ濃度（１．０×１０¹⁸ｃｍ^-3）で含有する。また、フローティング部３３０の底面（下面）３３１と、境界面１２５とは同一面上に存在する。

絶縁膜２５５は、トレンチ２５０の底部２５２および側壁２５１と、トレンチ２５０周縁の第３半導体層１４０の上面１４２と、を連続的に覆うように形成された膜である。本実施形態では、絶縁膜２５５は、酸化シリコン（ＳｉＯ₂）により形成されている。

ゲート電極２６０は、絶縁膜２５５を介して、トレンチ２５０の底部２５２および側壁２５１と、トレンチ２５０周縁の第３半導体層１４０上面１４２と、を連続的に覆うように形成された電極である。本実施形態では、ゲート電極２６０は、アルミニウム（Ａｌ）により形成されている。

ソース電極２４０は、第２半導体層１３０および第３半導体層１４０に接続するように形成された電極である。本実施形態では、ソース電極２４０は、アルミニウム（Ａｌ）からなる層とチタン（Ｔｉ）からなる層とパラジウム（Ｐｄ）からなる層を積層した後、熱処理することによって形成されており、アルミニウム（Ａｌ）からなる層が上方に位置する構造を有する。

ドレイン電極２１０は、基板１１０の下面１１１に形成された電極である。本実施形態では、ドレイン電極２１０は、チタン（Ｔｉ）からなる層とアルミニウム（Ａｌ）からなる層を積層した後熱処理することによって形成されており、チタンからなる層が上方（基板１１０の下面１１１側）に位置する構造を有する。

このように構成された半導体装置１０において、第２半導体層１３０における絶縁膜２５５との境界面付近がチャネル領域となる。そして、ゲート電極２６０に所定値以上の電圧が印加されると、ソース電極２４０とドレイン電極２１０との間が、第３半導体層１４０と、第２半導体層１３０のチャネル領域と、第１半導体層１２０と、基板１１０とを介して導通する。

ここで、トレンチ２５０およびフローティング部３３０の形状について、より詳細に説明する。
図２は、トレンチ２５０およびフローティング部３３０の形状についてより詳細に説明するための図である。図２には、フローティング部３３０の高さＴ１、トレンチ２５０の幅Ｗ１、トレンチ２５０の底部２５２Ｄの深さＴ２、底部２５２Ｄの幅Ｗ２が示されている。なお、図２においては、基板１１０や、絶縁膜２５５、ゲート電極２６０等は図示を省略している。

Ｔ１は、境界面１２５を含む面から上方に向けた、フローティング部３３０の最大高さ（厚み）である。Ｔ２は、境界面１２５を含む面から底部２５２Ｄまでの最大深さである。Ｗ１は、フローティング部３３０を跨いだトレンチ２５０の側壁２５１間の境界面１２５を含む面における幅である。Ｗ２は、トレンチ２５０の側壁２５１からトレンチ２５０の凸状の底部２５２までの境界面１２５を含む面における幅である。Ｔ１と、Ｔ２と、Ｗ１と、Ｗ２とは、それぞれ以下の式（１）〜（３）を満たすように形成されている。

０＜Ｔ１≦Ｗ１・・・（１）
０≦Ｗ２≦１．０（μｍ）・・・（２）
０≦Ｔ２≦Ｗ２・・・（３）

なお、Ｔ１と、Ｔ２と、Ｗ１と、Ｗ２とは、それぞれ以下の式（４）〜（６）を満たすように形成されているとより好ましい。

Ｔ２≦Ｔ１≦Ｗ２・・・（４）
０．２≦Ｗ２≦０．５（μｍ）・・・（５）
０．１≦Ｔ２≦０．５（μｍ）・・・（６）

以下、Ｔ１とＴ２とＷ２との下限および上限が、式（１）〜（３）を満たすように形成されている理由と、式（４）〜（６）を満たすように形成されているとより好ましい理由とについて説明する。

<Ｔ１の下限について>
Ｔ１が０より大きい（式（１））とされているのは、フローティング部３３０を形成して、トレンチ２５０の底部２５２における電界の集中を充分に緩和するためである。なお、Ｔ１はＴ２以上であることが、より好ましい（式（４））。Ｔ１がＴ２以上であれば、フローティング部３３０が、トレンチ２５０の底部２５２Ｄに発生する電界の集中を、より充分に緩和することができる高さ（厚み）を有するからである。

<Ｔ１の上限について>
Ｔ１がＷ１以下である（式（１））のは次の理由による。Ｔ１がＷ１以下であれば、底部２５２Ｂが第２半導体層１３０内のより上方に位置することを防ぐことができるため、底部２５２Ｄの形状が上方に向けて急峻になることを抑制することができる。その結果、底部２５２Ｄの形状が、フローティング部３３０によって電界の集中を充分に緩和することができる形状となるためである。なお、Ｔ１はＷ２以下であることが、より好ましい（式（４））。Ｔ１がＷ２以下であれば、底部２５２Ｄの形状が上方に向けて急峻になることを、より抑制することができる。その結果、フローティング部３３０が、底部２５２に発生する電界の集中をより充分に緩和することができるためである。

<Ｗ２の下限について>
Ｗ２が０以上である（式（２））のは、ゲート電極２６０に所定値以上の電圧を印加した場合に、ソース電極２４０とドレイン電極２１０との間に、第３半導体層１４０と、第２半導体層１３０のチャネル領域と、第１半導体層１２０と、基板１１０とを介して電流を流すことができるようにするためである。なお、Ｗ２は０．２μｍ以上であることが、より好ましい（式（５））。Ｗ２を０．２μｍ以上とすることで、フローティング部３３０がチャネル領域に近接しすぎることを防ぐことができるので、電圧印可時にチャネル領域が空乏化することを抑制できる。その結果、半導体装置１０のオン抵抗の上昇を抑制することができるためである。

<Ｗ２の上限について>
Ｗ２が１．０μｍ以下である（式（２））のは次の理由による。Ｗ２が１．０μｍ以下であれば、例えば側壁２５１近傍の底部２５２Ｄとフローティング部３３０の底面３３１との距離が大きくなりすぎることを抑制することができる。そのため、フローティング部３３０が、側壁２５１近傍の底部２５２Ｄにまで、電界緩和の効果を充分に及ぼすことができるからである。なお、Ｗ２は０．５μｍ以下であることが、より好ましい（式（５））。Ｗ２を０．５μｍ以下とすれば、フローティング部３３０が、側壁２５１近傍の底部２５２Ｄにまで、電界緩和の効果をより充分に及ぼすことができるからである。

<Ｔ２の下限について>
Ｔ２が０以上である（式（３））のは、ソース電極２４０とドレイン電極２１０との間に、第３半導体層１４０と、第２半導体層１３０のチャネル領域と、第１半導体層１２０と、基板１１０とを介して電流を流すことができるようにするためである。なお、Ｔ２は、０．１μｍ以上であることがより好ましい（式（６））。

<Ｔ２の上限について>
Ｔ２がＷ２以下である（式（３））のは、次の理由による。Ｔ２をＷ２以下とすれば、底部２５２Ｄの下端とフローティング部３３０の底面３３１との距離とが大きくなりすぎることを抑制することができる。そのため、フローティング部３３０が、底部２５２Ｄの下端に発生する電界の集中を充分に緩和することができるからである。なお、Ｔ２は０．５μｍ以下であることが、より好ましい（式（６））。Ｔ２を０．５μｍ以下とすれば、フローティング部３３０が、底部２５２Ｄの下端にまで、電界緩和の効果をより充分に及ぼすことができるからである。

トレンチ２５０およびフローティング部３３０が上述のような形状を有するため、本実施形態の半導体装置１０は、トレンチ２５０の底部２５２において発生する電界の集中を緩和することができる。そのため、フローティング部３３０が形成されていない半導体装置と比べて、半導体装置１０は高い耐圧を有する。

Ａ２．半導体装置の製造方法：
図３は、半導体装置１０の製造方法を示すフローチャートである。図４は、積層体１５を示す図である。半導体装置１０を製造するには、まず、基板１１０上に第１半導体層１２０と第２半導体層１３０と第３半導体層１４０とが積層された積層体１５が用意される（ステップＳ１１０）。積層体１５は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法による結晶成長によって、基板１１０に、第１半導体層１２０と第２半導体層１３０と第３半導体層１４０とを上方に順に積層することによって製造される。

次に、積層体１５に対して、塩素系ガスを用いたドライエッチングを行うことによって、トレンチ２５０およびフローティング部３３０が形成される（ステップＳ１２０）。具体的には、ステップＳ１２０では、積層体１５のトレンチ２５０を形成すべき所定の領域を除いて、ＳｉＯ₂をマスクとするパターンが形成される。その後、積層体１５に対して、トレンチ２５０の形状が、上述の式（１）〜（３）を満たす形状となるような条件において、ドライエッチングが行われる。本実施形態では、積層体１５に対するドライエッチングは、ＢＣｌ₃とＣｌ₂との混合ガスを用い、誘導結合型プラズマ（Inductively Coupled Plasma：ＩＣＰ）エッチング装置を用いて行われる。

図５は、トレンチ２５０およびフローティング部３３０が形成された、製造過程における半導体装置１７を示す模式図である。トレンチ２５０およびフローティング部３３０の形状を、上述の式（１）〜（３）を満たす形状となるようにするためには、例えばプラズマ生成電力（ＩＣＰ電力）や、バイアス電力、プラズマ圧力、ガス組成、ガス流量、エッチング時間と、積層体１５におけるＴ１、Ｔ２、Ｗ１、Ｗ２との関係を実験によってあらかじめ求めておく。そして、トレンチ２５０およびフローティング部３３０の形状が、上述の式（１）〜（３）を満たす形状となる条件によって、ドライエッチングが行われればよい。なお、トレンチ２５０およびフローティング部３３０をより好ましい形状とするためには、上述の式（４）〜（６）を満たす形状となるエッチング条件によって、積層体１５に対してドライエッチングが行われればよい。

このようなエッチング条件は、トレンチ２５０の底部２５２の形状を境界面１２５を含む面に対して略平行な（ＸＹ平面に対して平らな）形状とする場合のドライエッチングの条件と比べて、例えばプラズマ生成電力とバイアス電力のうち少なくとも一方が大きい。

なお、本実施形態では、プラズマ生成電力が５００Ｗ、バイアス電力が４５Ｗ、ＢＣｌ₃／Ｃｌ₂ガス流量比が０．５の条件下で、ドライエッチングが行われる。

次に、トレンチ２５０およびフローティング部３３０が形成された、製造過程における半導体装置１７に対し、酸素雰囲気において、８００度、５分間の熱処理が施される（ステップＳ１３０）。熱処理を行うことで、ドライエッチングによって与えられたトレンチ２５０の側壁２５１および底部２５２のダメージが回復されるとともに、第２半導体層１３０およびフローティング部３３０のアクセプタが活性化される。

次に、第３半導体層１４０の上面１４２およびトレンチ２５０の表面に、絶縁膜２５５が形成される（ステップＳ１４０）。図６は、ステップＳ１４０が行われた後の、製造過程における半導体装置１９を示す模式図である。

次に、絶縁膜２５５が形成された、製造過程における半導体装置１９に対し、電極（ゲート電極２６０、ソース電極２４０、ドレイン電極２１０）が形成される（ステップＳ１５０）。以上の工程により、本実施形態の半導体装置１０が製造される。

次に、上述の製造方法により製造された半導体装置１０の電気的特性と、フローティング部３３０を有さない半導体装置５０の電気的特性とについて説明する。
図７は、フローティング部３３０を有さない半導体装置５０の構造を示す図である。半導体装置５０は、上述の製造方法のステップＳ１２０におけるドライエッチング条件のうち、プラズマ生成電力を２分の１、すなわち２５０Ｗに変更することによって製造された半導体装置である。半導体装置５０のトレンチ５５０の底部５５２の形状は、本実施形態の半導体装置１０と異なり、境界面１２５を含む面に対して略平行な（ＸＹ平面に対して平らな）形状である。

図８は、フローティング部３３０を有する半導体装置１０とフローティング部３３０を有さない半導体装置５０の耐圧を示す図である。図８に示すように、本実施形態の半導体装置１０は、１３００〜１４００Ｖの耐圧を示す。一方、図７に示す半導体装置５０は、８００〜９００Ｖの耐圧を示す。この実験結果から、本実施形態の半導体装置１０は、図１に示すような形状のフローティング部３３０を有することにより、フローティング部３３０を有さない半導体装置５０に対して、４０％以上、耐圧が高いことが示された。

本実施形態の半導体装置１０の製造方法によれば、トレンチ２５０の底部２５２を、第１半導体層１２０から第２半導体層１３０へ向かう方向に向けて凸状に形成することによって、トレンチ２５０が形成される際に、同時にフローティング部３３０が形成される。そのため、積層体１５に対して、フローティング部３３０を形成するための熱拡散処理が行われないので、熱処理によって第２半導体層１３０内の不純物が、第１半導体層１２０および第３半導体層１４０へ拡散することを防ぐことができる。よって、オン抵抗の増加が抑制される。また、イオン注入によってフローティング部３３０を形成することが困難であるＧａＮ系の半導体装置であっても、トレンチ２５０の底部２５２において発生する電界の集中を緩和することができる。よって、半導体装置１０の電気的性能を向上させることができる。

また、本実施形態の半導体装置１０の製造方法によれば、トレンチ２５０が形成される際に、同時にフローティング部３３０が形成される。そのため、フローティング部３３０を形成するための工程を別途設けなくともよい。よって、半導体装置１０の製造工程を簡易にすることができるとともに、半導体装置１０の製造コストの増加を抑制することができる。

Ｂ．第２実施形態：
図９は、第２実施形態における半導体装置２０の構成を模式的に示す断面図である。図９に示す半導体装置２０は、第３半導体層１４０に接続されたソース電極２４１と、第２半導体層１３０に接続されたボディ電極２４５とを備える点を除き、上述の第１実施形態における半導体装置１０と同様である。第２実施形態におけるフローティング部３３０もまた、第１実施形態と同様に、ドライエッチングによりトレンチ２５０を形成することによって、トレンチ２５０と同時に形成される。ソース電極２４１は、アルミニウム（Ａｌ）からなる層とチタン（Ｔｉ）からなる層とを積層した後、熱処理することによって形成されている。ボディ電極２４５は、第２半導体層１３０のボディ電極２４５を形成すべき領域にパラジウム（Ｐｄ）からなる層を積層した後、熱処理することによって形成されている。図９に示す半導体装置２０を製造する場合には、ソース電極２４１を形成した後の熱処理と、ボディ電極２４５を形成した後の熱処理は、それぞれ別に行ってもよいし、同時に行ってもよい。このような構成の半導体装置２０であっても、第１実施形態と同様の効果を奏する。

Ｃ．第３実施形態：
図１０は、第３実施形態における半導体装置３０の構成を模式的に示す断面図である。図１０に示す半導体装置３０は、第１実施形態における半導体装置１０に、さらにトレンチ２５０ａを用いた終端構造を有する。

終端構造におけるトレンチ２５０ａは、第１および第２実施形態における半導体装置１０のトレンチ２５０と同様の形状を有する。終端構造におけるフローティング部３３０ａもまた、第１および第２実施形態と同様に、ドライエッチングによりトレンチ２５０ａを形成することによって、トレンチ２５０ａと同時に形成される。絶縁膜２５５ａは、トレンチ２５０ａの底部２５２ａ（２５２Ｄａ、２５２Ｂａ）および側壁２５１ａと、トレンチ２５０ａ周縁の第３半導体層１４０の上面１４２と、を連続的に覆うとともに、トレンチ２５０ａを充填している。絶縁膜２５５ａは、酸化シリコン（ＳｉＯ₂）により形成されている。

このように、上述の実施形態におけるトレンチ２５０およびフローティング部３３０の形状を終端構造に適用しても、終端構造におけるフローティング部３３０ａによって、トレンチ２５０ａの底部２５２ａにおける電界の集中を緩和することができる。その結果、上述の実施形態と同様に、半導体装置３０の電気的特性を向上させることができる。なお、トレンチ２５０ａには、絶縁膜２５５ａが充填されることに代えて、例えば、アルミニウム（Ａｌ）からなる電極が形成されていてもよい。

Ｄ．変形例：
Ｄ１．変形例１：
上述の種々の実施形態では、トレンチ２５０、２５０ａおよびフローティング部３３０、３３０ａはドライエッチングを行うことによって形成されている。これに対し、トレンチ２５０、２５０ａおよびフローティング部３３０、３３０ａはドライエッチングおよびウェットエッチングを行うことによって形成されてもよい。ウェットエッチングのエッチャントとしては、水酸化テトラメチルアンモニウム（ＴＭＡＨ）、水酸化カリウム（ＫＯＨ）、水酸化アンモニウム（ＮＨ₄ＯＨ）、水酸化ナトリウム（ＮａＯＨ）などのアルカリ系のエッチャントを用いてもよい。

Ｄ２．変形例２：
上述の種々の実施形態では、トレンチ２５０、２５０ａは、プラズマ生成電力が５００Ｗ、バイアス電力が４５Ｗの条件下でドライエッチングを行うことにより形成されている。この条件は、トレンチの底部を、境界面１２５を含む面に対して略平行な形状とする条件（プラズマ生成電力が２５０Ｗ、バイアス電力が４５Ｗ）に対して、プラズマ生成電力が２倍である。しかし、トレンチ２５０、２５０ａは、トレンチの底部を、境界面１２５を含む面に対して略平行な形状とする条件に対して、バイアス電力を大きくすることによって形成されてもよい。例えば、トレンチ２５０、２５０ａは、プラズマ生成電力が２５０Ｗ、バイアス電力が７０Ｗの条件下で形成されてもよい。

Ｄ３．変形例３：
図１１は、半導体装置４０の構成を模式的に示す断面図である。半導体装置４０は、上述の実施形態における半導体装置１０の変形例である。半導体装置４０は、半導体装置１０と比較して、トレンチ２５０ｂが第１半導体層１２０のより下方まで到達するように形成されている点と、ゲート電極２６０ｂが、境界面１２５を超えて第１半導体層１２０まで達している点とが異なる。半導体装置４０のその他の点については、半導体装置１０と同様である。半導体装置４０のフローティング部３３０ｂもまた、半導体装置１０と同様に、ドライエッチングによりトレンチ２５０ｂを形成することによって、トレンチ２５０ｂと同時に形成される。このような構成の半導体装置４０であっても、第１実施形態と同様の効果を奏する。なおフローティング部３３０ｂは、図１１に図示しない領域において、第２半導体層１３０と繋がっていてもよい。

Ｄ４．変形例４：
上述の種々の実施形態では、フローティング部３３０、３３０ａの形状は、トレンチ２５０、２５０ａの底部２５２Ｂ、２５２Ｂａと境界面１２５を含む面とによって囲まれた形状である。これに対し、フローティング部３３０、３３０ａは、図１、図９、図１０に図示しない領域において、第２半導体層１３０と繋がっていてもよい。

Ｄ５．変形例５：
上述の種々の実施形態では、トレンチ２５０、２５０ａおよびフローティング部３３０、３３０ａは、ＩＣＰエッチング装置を用いたドライエッチングにより形成されている。これに対し、ＩＣＰエッチング装置に代えて、例えば、ＥＣＲ（Electron Cyclotron Resonance）プラズマを用いた誘導結合型エッチング装置や、マグネトロン型やイオンビーム型などの容量結合型プラズマエッチング装置など、プラズマ生成電力とバイアス電力を制御することのできる他のエッチング装置を用いてもよい。

Ｄ６．変形例６：
上述の種々の実施形態における各半導体層の形成材料はあくまで一例であり、他の材料を用いることも可能である。例えば、上述の実施形態では、各半導体層が主として窒化ガリウム（ＧａＮ）により構成されているとしている。これに対し、各半導体層は炭化ケイ素（ＳｉＣ）やケイ素（Ｓｉ）といった他の材料により構成されていてもよい。

Ｄ７．変形例７：
上述の種々の実施形態では、トレンチゲート型ＭＯＳＦＥＴについて説明したが、本発明はそれ以外の半導体装置にも適用可能である。例えば、本発明は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）にも適用可能である。

Ｄ８．変形例８：
上述の種々の実施形態では、絶縁膜２５５、２５５ａは、酸化シリコン（ＳｉＯ₂）により形成されている。これに対し、絶縁膜２５５、２５５ａは、酸化アルミニウム（Ａｌ₂Ｏ₃）や窒化ケイ素（ＳｉＮ）、酸化ハフニウム（ＨｆＯ₂）、酸化ジルコニウム（ＺｒＯ₂）といった他の材料により形成されているとしてもよい。また、絶縁膜２５５、２５５ａは複数層構成であるとしてもよい。例えば、ＳｉＯ₂の上にＺｒＯ₂を設けたＺｒＯ₂／ＳｉＯ₂構成をはじめ、ＨｆＯ₂／ＳｉＯ₂構成、Ａｌ₂Ｏ₃／ＳｉＯ₂構成、ＳｉＯ₂／ＳｉＮ構成といった２層構成や、ＳｉＮの上にＳｉＯ₂を設け、さらにその上にＺｒＯ₂を設けたＺｒＯ₂／ＳｉＯ₂／ＳｉＮ構成をはじめ、ＨｆＯ₂／Ａｌ₂Ｏ₃／ＳｉＯ₂構成といった３層構成であるとしてもよい。

Ｄ９．変形例９：
上述の種々の実施形態ではゲート電極２６０はアルミニウム（Ａｌ）により形成されている。これに対し、ゲート電極２６０は、白金（Ｐｔ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、金（Ａｕ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）、ポリシリコン等の導電性材料の少なくとも１つを含む電極であってもよい。また、ゲート電極２６０は、複数層によって構成されてもよい。例えば、ゲート電極２６０は、Ａｕ／Ｎｉ構成や、Ａｌ／Ｔｉ構成、Ａｌ／ＴｉＮ構成（それぞれ、Ｎｉ、Ｔｉ、ＴｉＮが絶縁膜側）のような２層構成であってもよいし、ＴｉＮ／Ａｌ／ＴｉＮ構成のような３層構成であってもよい。

Ｄ１０．変形例１０：
上述の第１実施形態では、ソース電極２４０は、アルミニウム（Ａｌ）からなる層とチタン（Ｔｉ）からなる層とパラジウム（Ｐｄ）からなる層とを積層して形成されている。また、上述の第２実施形態では、ソース電極２４１は、Ａｌからなる層とＴｉからなる層とを積層して形成されている。これに対し、ソース電極２４０、２４１は、Ｔｉの代わりに、例えば、バナジウム（Ｖ）、ハフニウム（Ｈｆ）などの導電性材料の少なくとも１つから成る電極であってもよい。

Ｄ１１．変形例１１：
上述の種々の実施形態では、ドレイン電極２１０は、チタン（Ｔｉ）からなる層とアルミニウム（Ａｌ）からなる層を積層して形成されている。これに対し、ドレイン電極２１０は、Ｔｉの代わりに、例えば、バナジウム（Ｖ）、ハフニウム（Ｈｆ）などの導電性材料の少なくとも１つから成る電極であってもよい。

Ｄ１２．変形例１２：
上述の種々の実施形態では、半導体装置１０の「第１導電型」はＮ型であり、「第２導電型」はＰ型である。これに対し、半導体装置１０の「第１導電型」がＰ型であり、「第２導電型」がＮ型であってもよい。

本発明は、上述の実施形態や変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、変形例中の技術的特徴は、上述の課題の一部又は全部を解決するために、あるいは、上述の効果の一部又は全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。

１０、２０、３０、４０…半導体装置
１５…積層体
１７、１９…製造過程における半導体装置
５０…フローティング部３３０を有さない半導体装置
１１０…基板
１１１…基板下面
１１２…基板上面
１２０…第１半導体層
１２２…第１半導体層上面
１２５…境界面
１３０…第２半導体層
１３２…第２半導体上面
１４０…第３半導体層
１４２…第３半導体層上面
２１０…ドレイン電極
２４０、２４１…ソース電極
２４５…ボディ電極
２５０、２５０ａ、２５０ｂ、５５０…トレンチ
２５１、２５１ａ、２５１ｂ、５５１…側壁
２５２、２５２ａ、２５２ｂ、５５２…底部
２５２Ｂ、２５２Ｂａ、２５２Ｂｂ…第２半導体層に存在するトレンチの底部
２５２Ｄ、２５２Ｄａ、２５２Ｄｂ、５５２Ｄ…第１半導体層に存在するトレンチの底部
２５５、２５５ａ…絶縁膜
２６０、２６０ｂ、２６５…ゲート電極
３３０、３３０ａ、３３０ｂ…フローティング部
３３１、３３１ａ、３３１ｂ…フローティング部底面

Claims (11)

1. 第１導電型の半導体である第１半導体層と、
   前記第１半導体層に接する第２導電型の半導体である第２半導体層と、
   を備える半導体装置であって、
   前記第２半導体層には、トレンチが前記第１半導体層まで達するように形成されており、
   前記トレンチの底部は、前記第１半導体層から前記第２半導体層に向かう方向に向けて凸状に形成されており、
   前記底部と、前記第１半導体層と前記第２半導体層との境界を含む面と、の間に、前記第２導電型の半導体により構成された領域を有する、半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記面と前記領域の底面とは同一面上に存在する、半導体装置。
3. 請求項１または請求項２に記載の半導体装置であって、
   前記面から前記方向に向けた前記領域の最大高さＴ１と、
   前記面における前記領域を跨いだ前記トレンチの側壁間の幅Ｗ１と、は、以下の式（１）を満たす、半導体装置。
   ０＜Ｔ１≦Ｗ１・・・（１）
4. 請求項１から請求項３までのいずれか一項に記載の半導体装置であって、
   前記面における前記トレンチの側壁から前記面における前記トレンチの底部までの幅Ｗ２は、以下の式（２）を満たす、半導体装置。
   ０≦Ｗ２≦１．０（μｍ）・・・（２）
5. 請求項１から請求項４までのいずれか一項に記載の半導体装置であって、
   前記面から前記底部までの最大深さＴ２と、
   前記面における前記トレンチの側壁から前記面における前記トレンチの底部までの幅Ｗ２と、は、以下の式（３）を満たす、半導体装置。
   ０≦Ｔ２≦Ｗ２・・・（３）
6. 請求項１から請求項５までのいずれか一項に記載の半導体装置であって、
   前記第１半導体層および前記第２半導体層は、主に窒化ガリウム（ＧａＮ）により構成されている、半導体装置。
7. 第１導電型の半導体である第１半導体層と、
   前記第１半導体層に接する第２導電型の半導体である第２半導体層と、
   を備える半導体装置の製造方法であって、
   （Ａ）前記第２半導体層に、トレンチを前記第１半導体層まで達するように形成する工程を備え、
   前記工程（Ａ）では、前記トレンチの底部を、前記第１半導体層から前記第２半導体層に向かう方向に向けて凸状に形成し、前記底部と、前記第１半導体層と前記第２半導体層との境界を含む面と、の間に、前記第２導電型の半導体により構成された領域を形成する、
   半導体装置の製造方法。
8. 請求項７に記載の半導体装置の製造方法であって、
   前記工程（Ａ）では、ドライエッチングによって、前記トレンチの底部を、前記方向に向けて凸状に形成し、前記領域を形成する、半導体装置の製造方法。
9. 請求項７に記載の半導体装置の製造方法であって、
   前記工程（Ａ）では、ドライエッチングおよびウェットエッチングによって、前記トレンチの底部を、前記方向に向けて凸状に形成し、前記領域を形成する、半導体装置の製造方法。
10. 請求項８または請求項９に記載の半導体装置の製造方法であって、
    前記工程（Ａ）では、前記面に対して略平行な底部を有するトレンチを形成する場合と比べて、プラズマ生成電力とバイアス電力のうち、少なくとも一方が大きい条件でドライエッチングを行う、半導体装置の製造方法。
11. 請求項７から請求項１０までのいずれか一項に記載の半導体装置の製造方法であって、
    前記第１半導体層および前記第２半導体層として、主に窒化ガリウム（ＧａＮ）により構成された層が用いられる、半導体装置の製造方法。

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