JP2014232926A - 撮像装置の駆動方法、撮像装置、撮像システム - Google Patents

Abstract

【課題】画素をリセットする際に生じるリセット電位の変動を低減することができる撮像装置の駆動方法、撮像装置、撮像システムを提供する。
【解決手段】第１の画素と、前記第１の画素とは別の第２の画素とを少なくとも含み、光電変換部９とＡＤ変換部２００を各々の画素が有し、光電変換部の電位と、ＡＤ変換部の入力の電位との少なくとも１つをリセットするリセット期間の開始を、前記第１の画素と前記第２の画素とで互いに異ならせるとともに、光電変換部の信号をＡＤ変換部に入力するタイミングを、前記第１の画素と前記第２の画素とで同時とする。
【選択図】図１

Description

本発明は、入射する電磁波に基づく信号を生成する変換部と、変換部が生成した信号をデジタル信号に変換するアナログデジタル変換部とを画素が有する撮像装置、撮像システムに関する。

特許文献１のように、入射する電磁波に基づく信号を生成する変換部と、変換部が生成した信号をデジタル信号に変換するアナログデジタル変換部（以下、ＡＤ変換部と表記する）とを含む画素を有する撮像装置が知られている。

特開２００６−２０３７３６号公報

特許文献１に記載の撮像装置において、変換部が入射光に基づく信号を生成する前に、変換部の電位をリセットする。変換部の信号をリセットする時に、電源電圧ＶＤＤを供給する電源線に変換部から電流が流れる。また、ＡＤ変換を行う前に、変換部の信号が与えられるＡＤ変換部の入力ノードの電位をリセットする。このＡＤ変換部の入力ノードのリセット時にも、電源電圧ＶＤＤを供給する電源線にＡＤ変換部の入力ノードから電流が流れる。この電源電圧ＶＤＤを供給する電源線に電流が流れることによって電圧降下が生じ、電源電圧ＶＤＤの電位が変動してしまう。この電源電圧ＶＤＤの電位の変動は、複数の画素で同時にリセット動作を行った場合に、特に顕著である。電源電圧ＶＤＤの電位の変動により、変換部のリセット電位あるいはＡＤ変換部の入力ノードのリセット電位が変動する。変換部のリセット電位が変動することにより、変換部が入射光に基づいて生成する信号の精度の低下が生じる。また、ＡＤ変換部の入力ノードのリセット電位が変動することにより、ＡＤ変換精度の低下が生じる。また、ＡＤ変換部がランプ信号と変換部が出力する信号とを比較する比較部を有する場合、比較部のランプ信号が与えられるノードのリセット時に、ランプ信号が与えられるノードから電源電圧ＶＤＤを供給する電源線に電流が流れる。これによって、電源電圧ＶＤＤを供給する電源線に電圧降下が生じ、電源電圧ＶＤＤの電位が変動する。この電源電圧ＶＤＤの電位が変動すると、ランプ信号が与えられるノードのリセット電位が変動するため、ＡＤ変換精度の低下が生じる。

特許文献１に記載の撮像装置では、画素のリセット動作によって生じるリセット電位の変動を低減する検討がなされていなかった。

本発明は上記の課題を鑑みて為されたものであり、一の態様は、入射する電磁波に基づく電気信号を生成する変換部と、前記電気信号が前記変換部から入力される入力部と、参照信号が入力される参照信号入力部と、前記入力部の電位と前記参照信号入力部の電位とを比較した結果に基づいて、前記電気信号をデジタル信号に変換するＡＤ変換部とを各々が有する複数の画素を有する撮像装置の駆動方法であって、前記複数の画素は、第１の画素と、前記第１の画素とは別の第２の画素とを少なくとも含み、前記変換部の電位と、前記入力部の電位と、前記参照信号入力部の電位との少なくとも１つをリセットするリセット期間の開始を、前記第１の画素と前記第２の画素とで互いに異ならせるとともに、前記電気信号を前記変換部から前記入力部に入力するタイミングを、前記第１の画素と前記第２の画素とで同時とすることを特徴とする撮像装置の駆動方法である。

また、別の態様は、入射する電磁波に基づく電気信号を生成する変換部と、前記電気信号が前記変換部から入力される入力部と、参照信号が入力される参照信号入力部と、前記入力部の電位と前記参照信号入力部の電位とを比較した結果に基づいて、前記電気信号をデジタル信号に変換するＡＤ変換部とを各々が有する複数の画素を有するとともに、前記複数の画素に共通のリセット電位を供給する電位供給部を有する撮像装置の駆動方法であって、前記複数の画素は、第１の画素と、前記第１の画素とは別であり、前記第１の画素よりも前記電位供給部からの前記リセット電位が供給される電気的経路が長い第２の画素とを少なくとも含み、前記変換部の電位と、前記入力部の電位と、前記参照信号入力部の電位との少なくとも１つをリセットするリセット期間を、前記第２の画素の方が、前記第１の画素よりも早く開始することを特徴とする撮像装置の駆動方法である。

また、別の態様は、入射する電磁波に基づく電気信号を生成する変換部と、前記電気信号が前記変換部から入力される入力部と、参照信号が入力される参照信号入力部と、前記入力部の電位と前記参照信号入力部の電位とを比較した結果に基づいて、前記電気信号をデジタル信号に変換するＡＤ変換部と、を各々が有する複数の画素を有するとともに、前記複数の画素に共通のリセット電位を供給する電位供給部を有する撮像装置の駆動方法であって、前記複数の画素は、第１の画素と、前記第１の画素とは別であり、前記第１の画素よりも前記電位供給部からの前記リセット電位が供給される電気的経路の抵抗が大きい第２の画素とを少なくとも含み、前記変換部の電位と、前記入力部の電位と、前記参照信号入力部の電位との少なくとも１つをリセットするリセット期間を、前記第２の画素の方が、前記第１の画素よりも早く開始することを特徴とする撮像装置の駆動方法である。

また、別の態様は、入射する電磁波に基づく電気信号を生成する変換部と、前記電気信号が前記変換部から入力される入力部と、参照信号が入力される参照信号入力部と、前記入力部の電位と前記参照信号入力部の電位とを比較した結果に基づいて、前記電気信号をデジタル信号に変換するＡＤ変換部とを各々が有する複数の画素を有する撮像装置であって、前記複数の画素は、第１の画素と、前記第１の画素とは別の第２の画素とを少なくとも含み、前記撮像装置はさらに、前記変換部の電位と、前記入力部の電位と、前記参照信号入力部の電位との少なくとも１つをリセットするリセット期間の開始を、前記第１の画素と前記第２の画素とで互いに異ならせるとともに、前記電気信号を前記変換部から前記入力部に入力するタイミングを、前記第１の画素と前記第２の画素とで同時とする制御部を有することを特徴とする撮像装置である。

また、別の態様は、入射する電磁波に基づく電気信号を生成する変換部と、前記電気信号が前記変換部から入力される入力部と、参照信号が入力される参照信号入力部と、前記入力部の電位と前記参照信号入力部の電位とを比較した結果に基づいて、前記電気信号をデジタル信号に変換するＡＤ変換部とを各々が有する複数の画素を有するとともに、前記複数の画素に共通のリセット電位を供給する電位供給部を有する撮像装置であって、前記複数の画素は、第１の画素と、前記第１の画素とは別であり、前記第１の画素よりも前記電位供給部からの前記リセット電位が供給される電気的経路が長い第２の画素とを少なくとも含み、前記変換部と、前記入力部と、前記参照信号入力部と、の少なくとも１つに前記リセット電位を供給するリセット期間を、前記第１の画素よりも早く前記第２の画素に開始させる信号供給部を有することを特徴とする撮像装置である。

また、別の態様は、入射する電磁波に基づく電気信号を生成する変換部と、前記電気信号が入力される入力部と、前記電気信号が前記変換部から入力される入力部と、参照信号が入力される参照信号入力部と、前記入力部の電位と前記参照信号入力部の電位とを比較した結果に基づいて、前記電気信号をデジタル信号に変換するＡＤ変換部と、を各々が有する複数の画素を有し、前記複数の画素に共通のリセット電位を供給する電位供給部と、
を有する撮像装置であって、前記複数の画素は、第１の画素と、前記第１の画素とは別であり、前記第１の画素よりも前記電位供給部からの前記リセット電位が供給される電気的経路の抵抗が大きい第２の画素とを少なくとも含み、前記撮像装置はさらに、前記変換部と、前記入力部と、前記参照信号入力部と、の少なくとも１つに前記リセット電位を供給するリセット期間を、前記第１の画素よりも早く前記第２の画素に開始させる信号供給部を有することを特徴とする撮像装置である。

本発明により、画素をリセットする際に生じるリセット電位の変動を低減することができる。

撮像装置の構成の一例を示した模式図と、信号供給部と画素の構成の一例を示した模式図 カウンタの構成の一例を示した模式図と、撮像装置の動作の一例を示したタイミング図 画素のリセット動作の一例を示したタイミング図と、撮像装置の構成の一例を示した模式図と、電源線の寄生容量および寄生抵抗を示した模式図 画素のリセット動作に関わる電源線の電位と電流を示した図 撮像装置の構成の一例を示した断面図 信号供給部と画素の一例を示した模式図 信号供給部と画素の一例を示した模式図 信号供給部と画素の一例を示した模式図 撮像装置の動作の一例を示したタイミング図 撮像システムの一例を示した模式図

（実施例１）
図面を参照しながら、本実施例の撮像装置を説明する。

図１（ａ）は、本実施例の撮像装置の一例を示したブロック図である。画素アレイ１０００には、行列状に配された複数の画素１００が設けられている。ブロック１およびブロック２に含まれる画素１００については、信号供給部３から見て１行目において、垂直走査回路２から見て１列目から４列目まで順に１００−１〜１００−４と枝番を付して符号を付している。以下、本明細書では、画素１００について単にＭ行目（Ｍは１以上の整数）と記す時は、信号供給部３から見て数えたものとして扱う。また、画素１００について単にＮ列目（Ｎは１以上の整数）と記す時は、垂直走査回路２から見て数えたものとして扱う。ブロック１に含まれる２行目の画素１００は、１行目の画素１００と同様に、１列目から順に４列目まで画素１００−５〜１００−８と符号を付している。垂直走査回路２は画素１００を行ごとに選択する。信号供給部３は、画素１００にクロック信号ＣＬＫ、ランプ信号ＲＡＭＰ、信号ＰＲＥＳ、信号ＲＲＥＳを供給する。

画素１００が出力するデジタル信号は、水平走査回路４に与えられる。水平走査回路４は、各列の画素１００が出力するデジタル信号を順次、外部出力部５に出力する。

画素１００−１，１００−２，１００−５，１００−６はブロック１に属している。信号供給部３は、ブロック１に属する画素１００のそれぞれに共通の信号ＰＲＥＳ＿１を出力する。また、信号供給部３は、ブロック１に属する画素１００のそれぞれに共通の信号ＲＲＥＳ＿１を出力する。画素１００−３，１００−４，１００−７，１００−８はブロック２に属している。信号供給部３は、ブロック２に属する画素１００のそれぞれに共通の信号ＰＲＥＳ＿２を出力する。また、信号供給部３は、ブロック２に属する画素１００のそれぞれに共通の信号ＲＲＥＳ＿２を出力する。

本実施例のブロック１、ブロック２はそれぞれ、特許請求の範囲で述べた第１のブロック、第２のブロックに対応する。また、ブロック１の画素１００−１、１００−２は信号供給部３と互いに異なる信号線で電気的に接続されているが、本実施例では信号供給部３は、画素１００−１、１００−２に対し、共通の信号ＰＲＥＳ＿１およびＲＲＥＳ＿１を供給する。

図１（ｂ）は本実施例の画素１００の一例を示した模式図である。アナログ信号出力部６は、光電変換部９、トランジスタ１０、トランジスタ１１を含む。トランジスタ１０の制御ノードには、垂直走査回路２から信号ＰＴＸが与えられる。垂直走査回路２が信号ＰＴＸをＨｉｇｈレベル（以下、ＨｉｇｈレベルをＨレベルと表記する。同様に、ＬｏｗレベルをＬレベルと表記する）とすると、トランジスタ１０は、光電変換部９が生成した電気信号をトランジスタ１２の入力ノードに転送する。トランジスタ１２の入力ノードは、特許請求の範囲で示した、ＡＤ変換部の入力部である。信号供給部３が信号ＰＲＥＳをＨレベルとすると、トランジスタ１２の入力ノードの電位が電源電圧ＶＤＤに基づいてリセットされる。

ＡＤ変換部２００は比較部７、メモリ部８を含む。比較部７は、トランジスタ１２、トランジスタ１３、トランジスタ１４を有する。トランジスタ１３の制御ノードには、信号供給部３から信号ＲＲＥＳが与えられる。信号供給部３が信号ＲＲＥＳをＨレベルとすると、トランジスタ１３が導通状態となり、トランジスタ１５の入力ノードと、容量素子１６の一方のノードとのそれぞれの電位が電源電圧ＶＤＤに基づいてリセットされる。トランジスタ１４の一方の主ノードにはランプ信号ＲＡＭＰが信号供給部３から与えられる。また、トランジスタ１４の制御ノードには、信号供給部３から信号ＲＡＭＰ＿ＳＴが与えられる。信号供給部３が信号ＲＡＭＰ＿ＳＴをＨレベルとすると、ランプ信号ＲＡＭＰがトランジスタ１５の入力ノードに与えられる。特許請求の範囲で示した参照信号は、本実施例ではランプ信号ＲＡＭＰである。また、特許請求の範囲で示した参照信号入力部は、本実施例ではトランジスタ１５の入力ノードである。

電源電圧ＶＤＤを供給する電源線は、トランジスタ１１、１３、１７，１８，１９，２０に共通して接続されている。また、電源電圧ＶＳＳはトランジスタ２１，２２，２３に共通して接続されている。電源電圧ＶＤＤ，ＶＳＳを供給するそれぞれの電源線は、複数のブロックの画素１００に対して共通して接続されている。

メモリ部８は、カウンタ２４を含む。信号供給部３はカウンタ２４にクロック信号ＣＬＫを供給する。また、信号供給部３はカウンタ２４に信号ＳＴを供給する。信号供給部３が信号ＳＴをＨレベルとすると、カウンタ２４はクロック信号ＣＬＫの計数を開始する。カウンタ２４がクロック信号ＣＬＫを計数した信号をカウント信号ＣＮＴと表記する。さらにカウンタ２４は、比較部７が出力する比較結果信号ＣＭＰの信号値が変化した時のカウント信号を保持する。

図２（ａ）は、カウンタ２４の構成を示した図である。このカウンタ２４はＴ型フリップフロップ回路を複数有する。それぞれのフリップフロップ回路のリセット端子には、信号供給部３から信号ＳＴが供給される。信号ＳＴがＬレベルの時、各フリップフロップ回路がリセットされる。スイッチ２５は、比較結果信号ＣＭＰの信号値がＬレベルの時に導通状態となり、クロック信号ＣＬＫがフリップフロップ回路に入力される。また、スイッチ２５は、比較結果信号ＣＭＰの信号値がＨレベルの時に非導通状態となり、フリップフロップ回路にクロック信号ＣＬＫが入力されなくなる。各フリップフロップ回路はＡＤスタート信号ＳＴがＨレベルの時に、スイッチ２５が導通状態から非導通状態となったタイミングの信号値をそれぞれ保持する。つまり、カウンタ２４は、比較部７が出力する比較結果信号ＣＭＰの信号値が変化した時のカウント信号を保持する。

次に、図２（ｂ）を参照しながら図１（ａ）に示した撮像装置のうち、ブロック１、ブロック２に属する画素１００の動作について述べる。

時刻ｔ１＿１に、信号供給部３はブロック１の画素１００に出力する信号ＰＲＥＳ＿１をＨレベルとして、トランジスタ１２の入力ノードの電位をリセットする。また、信号供給部３は、信号ＰＲＥＳ＿１をＨレベルにするのと同時に信号ＲＲＥＳ＿１をＨレベルとして、容量素子１６の電位の初期化を行う。その後、信号供給部３は、信号ＰＲＥＳ＿１と信号ＲＲＥＳ＿１をそれぞれＬレベルとする。時刻ｔ１＿１は、ブロック１に属する画素１００のリセット期間の開始時刻である。

時刻ｔ１＿２に、信号供給部３はブロック２の画素１００に出力する信号ＰＲＥＳ＿２をＨレベルとして、トランジスタ１２の入力ノードの電位をリセットする。また、信号供給部３は、信号ＰＲＥＳ＿２をＨレベルにするのと同時に信号ＲＲＥＳ＿２をＨレベルとして、容量素子１６の電位の初期化を行う。その後、信号供給部３は、信号ＰＲＥＳ＿２と信号ＲＲＥＳ＿２をそれぞれＬレベルとする。時刻ｔ１＿２は、ブロック２に属する画素１００のリセット期間の開始時刻である。

時刻ｔ２に、垂直走査回路２は、ブロック１、ブロック２の画素１００に出力する信号ＰＴＸをＨレベルとした後、Ｌレベルとする。これにより、複数の画素１００の各々で同時に、光電変換部９で生成した電気信号がトランジスタ１２の制御ノードに転送される。

時刻ｔ３に、信号供給部３はブロック１、ブロック２の画素１００に出力する信号ＲＡＭＰ＿ＳＴをＨレベルとすることにより、ブロック１の画素１００に供給するランプ信号ＲＡＭＰの時間に依存した電位の変化を開始する。また時刻ｔ３に、信号供給部３はブロック１、ブロック２の画素１００に出力する信号ＳＴをＨレベルとする。

例えば時刻ｔ４に、トランジスタ１２の入力ノードの電位と、トランジスタ１５の入力ノードの電位の大小関係が逆転したとする。すると、比較部７が出力する比較結果信号ＣＭＰ１の信号値がＬレベルからＨレベルに変化する。メモリ部８は時刻ｔ４におけるカウント信号ＣＮＴを保持する。ブロック１、ブロック２に属する各々の画素１００は、比較結果信号ＣＭＰの信号値がＬレベルからＨレベルに変化した時のカウント信号の信号値を保持する。

ここで時刻ｔ５に、信号供給部３は、ブロック１、ブロック２の画素１００に供給するランプ信号ＲＡＭＰの時間に依存した電位の変化を停止する。ブロック１、ブロック２のＡＤ変換期間は時刻ｔ３から時刻ｔ５までの期間である。

水平走査回路４は時刻ｔ５の後、各画素１００のメモリ部８が保持したカウント信号ＣＮＴを、各画素１００のメモリ部８から順次出力させて外部出力部５に順次転送する。

次に、図３（ａ）を参照しながら、図１（ａ）で示したブロック１〜３の各ブロックのリセットタイミングについて説明する。

図３（ａ）に示した、ＰＲＥＳ＿１、ＲＲＥＳ＿１は、それぞれ図１（ａ）を参照しながら説明したブロック１に属する画素１００に信号供給部３が出力する信号である。同様に、ＰＲＥＳ＿２、ＲＲＥＳ＿２は、ブロック２に属する画素１００に信号供給部３が出力する信号である。図３（ａ）ではさらに、信号供給部３がブロック３に属する画素１００に出力する信号ＰＲＥＳ＿３、ＲＲＥＳ＿３を示している。ブロック３は、図１（ａ）に示した撮像装置において、ブロック２よりも垂直走査回路２から離れた領域に設けられているとともに、ブロック２に隣接して配置されている。ブロック２は、ブロック１、３に挟まれている。信号供給部３は、ブロック１に出力する信号ＰＲＥＳ＿１、ＲＲＥＳ＿１を同時にＨレベルとする。その後、ブロック２に出力する信号ＰＲＥＳ＿２、ＲＲＥＳ＿２をＨレベルとする。その後、ブロック３に出力する信号ＰＲＥＳ＿３、ＲＲＥＳ＿３をＨレベルとする。つまり、本実施例の撮像装置は、ブロック毎に、ＡＤ変換部２００の入力ノードをリセットするタイミングおよび比較部７のランプ信号ＲＡＭＰの入力ノードをリセットするタイミングを異ならせている。一方、信号供給部３が、各ブロックの画素１００に出力する信号ＰＲＥＳを同時にＨレベルとした場合、各画素１００のＡＤ変換部２００の入力ノードから電源電圧ＶＤＤを供給する電源線に電流が流れる。これにより、電源電圧ＶＤＤの電位が変動し、ＡＤ変換部２００の入力ノードのリセット電位が変動してしまう。また、信号供給部３が、各ブロックの画素１００に出力する信号ＲＲＥＳを同時にＨレベルとした場合についても、各画素１００の比較部７のランプ信号ＲＡＭＰの入力ノード、容量素子１６から電源電圧ＶＤＤを供給する電源線に電流が流れる。これによって、電源電圧ＶＤＤの電位が変動し、各画素１００の比較部７のランプ信号ＲＡＭＰの入力ノード、容量素子１６のリセット電位が変動する。これにより、ＡＤ変換精度の低下が生じる。

本実施例の撮像装置は、ブロック毎に、ＡＤ変換部２００の入力ノードをリセットするタイミングを異ならせている。これにより、全ブロック同時にＡＤ変換部２００の入力ノードをリセットする形態に比して、電源電圧ＶＤＤを供給する電源線に同時に流れ込む電流を低減することができる。従って、電源電圧ＶＤＤの電位の変動を低減することができる。よって、ＡＤ変換部２００の入力ノードのリセット電位の変動を低減できる。また、ブロック毎に、比較部７のランプ信号ＲＡＭＰの入力ノード、容量素子１６をリセットするタイミングを異ならせている。これにより、全ブロック同時に比較部７のランプ信号ＲＡＭＰの入力ノード、容量素子１６をリセットする形態に比して、電源電圧ＶＤＤを供給する電源線に同時に流れ込む電流を低減することができる。これにより、比較部７のランプ信号ＲＡＭＰの入力ノード、容量素子１６のリセット電位の変動を低減でき、ＡＤ変換精度の低下を低減することができる。

また、本実施例の撮像装置は、電源電圧ＶＤＤを供給する電位供給部３００から離れたブロックから信号ＰＲＥＳ、ＲＲＥＳをＨレベルにしていくことで、さらなる効果を得ることができる。これまで、図３（ａ）を参照しながら説明したように、信号供給部３は、ブロック１、２、３の順に信号ＰＲＥＳ、ＲＲＥＳを順次Ｈレベルにしていた。以下では、ブロック３、２、１の順に、信号供給部３が信号ＰＲＥＳ、ＲＲＥＳを順次Ｈレベルにする形態を説明する。

図３（ｂ）は、電源電圧ＶＤＤを供給する電位供給部３００と、画素１００のブロックを合わせて示した図である。電位供給部３００は、画素１００の行単位で共通の電源電圧ＶＤＤを出力する。また、画素１００の各ブロックは、ブロック１、２，３の順で電位供給部３００から離れるように配置されている。

図３（ｃ）は、図３（ｂ）に示した撮像装置における、寄生抵抗、寄生容量を示した図である。

寄生容量について、まずＡＤ変換部２００の入力ノードのリセットについて注目すると、ＡＤ変換部２００の入力ノードと、ＡＤ変換部２００の入力ノードに電気的に接続されるトランジスタ１０のノードとに寄生容量がある。また、比較部７の入力ノードの電位のリセットについて注目すると、比較部７の入力ノードの寄生容量がある。これらの画素１００の寄生容量を含めて、図３（ｃ）では１つの容量素子として表している。信号供給部３が信号ＰＲＥＳをＨレベルにすることによって、この画素１００が有する寄生容量から電源電圧ＶＤＤを供給する電源線に電流が流れる。また、電源電圧ＶＤＤを供給する電源線自身が寄生抵抗を有する。図３（ｃ）に示した構成では、電位供給部３００から離れたブロックほど、電源電圧ＶＤＤを供給する電源線の寄生抵抗が増大する。

図４（ａ）は単純化のため、図３（ｃ）に示したうち、２つの画素１００の寄生容量ＣＰ１、ＣＰ２と、電源電圧ＶＤＤを供給する電源線の寄生抵抗Ｒ１、Ｒ２とを示した図である。スイッチＳＷ１、ＳＷ２はそれぞれ、画素１００のリセット動作を簡略化して示したものである。つまり、スイッチＳＷ１、ＳＷ２が導通状態となると、ＡＤ変換部２００の入力ノード、比較部７のランプ信号ＲＡＭＰの入力ノード、容量素子１６の電位がそれぞれリセットされることを示す。ここでは、寄生抵抗Ｒ１には電流ｉ１＋ｉ２が流れるものとする。また、寄生容量ＣＰ１の、スイッチＳＷ１と電気的に接続されたノードの電位を電位Ｖ１とする。また、寄生容量ＣＰ２の、スイッチＳＷ１と電気的に接続されたノードの電位を電位Ｖ２とする。

図４（ｂ）は、スイッチＳＷ１、ＳＷ２が、図４（ｂ）に示した時刻ｔ１０に同時に導通状態となる場合の電位Ｖ１、Ｖ２の変化と、電源電圧ＶＤＤを供給する電源線に流れる電流とを示した図である。図４（ｂ）では時刻ｔ１０より前では、電位Ｖ１、Ｖ２の電位が等しいものとしている。スイッチＳＷ１を導通状態とすると、図４（ａ）に示したように寄生容量ＣＰ１と電源線との間に電流ｉ１が流れる。また、スイッチＳＷ２を導通状態とすると、図４（ａ）に示したように寄生容量ＣＰ２と電源線との間に電流ｉ２が流れる。電流ｉ２は、寄生抵抗Ｒ２の影響を受ける分、電流ｉ１よりも値が小さくなる。つまり、寄生容量ＣＰ１に対し、寄生容量ＣＰ２の方が、時定数が大きい。

これによって、図４（ｂ）に示したように、電位Ｖ２の方が、電位Ｖ１よりも電位の単位時間当たりの変化量が小さくなる。つまり、時刻ｔ１０から時刻ｔ１１までの期間、電位Ｖ１と電位Ｖ２との値が異なる。

時刻ｔ１１以降のように、リセット開始から十分時間が経過すれば電位差Ｖ１−Ｖ２は０になる。しかし、時刻ｔ１０から時刻ｔ１１までの時間が取れない場合では電位差Ｖ１−Ｖ２が残ることになる。また、時刻ｔ１０から時刻ｔ１１までの期間を設けようとすると、撮像装置の高速化を妨げてしまう場合がある。

このように、電位供給部３００から離れた画素１００ほど、寄生容量ＣＰのリセットに時間を要する。つまり、１つの電源線に共通に接続された画素１００について、同時にリセットを開始してから、各画素１００のリセット電位が揃う前にリセットを終了したとする。この場合、電位供給部３００から離れた画素１００ほど、リセット開始から終了までの寄生容量ＣＰの電位の変化量が小さくなる。その後、光電変換部９が生成した電気信号を用いて画像を生成すると、画像には寄生容量ＣＰの電位の分布に基づくシェーディングが発生することがある。

図４（ｃ）は、スイッチＳＷ２を導通状態とした後に、スイッチＳＷ１を導通状態とした場合の、電位Ｖ１、Ｖ２の変化と、電源電圧ＶＤＤを供給する電源線に流れる電流とを示した図である。時刻ｔ２０にスイッチＳＷ２０を導通状態とする。これにより、時定数が寄生容量ＣＰ１よりも大きい寄生容量ＣＰ２のリセットが、寄生容量ＣＰ１よりも先に開始される。寄生抵抗Ｒ１には電流ｉ２が流れる。図４（ｂ）を参照しながら説明したタイミングでは、寄生抵抗Ｒ１には電流ｉ１＋ｉ２が流れていた。従って、電源線に流れる電流量が、スイッチＳＷ１、ＳＷ２を同時に導通状態とする場合よりも少なくなる。よって、電源電圧ＶＤＤの電圧降下は小さくなる。従って、寄生容量ＣＰ２は、スイッチＳＷ１、ＳＷ２を同時に導通状態とする場合よりも高い電圧でリセットが行われるため、リセットに要する期間を短縮できる。

その後、スイッチＳＷ１を導通状態とし、寄生容量ＣＰ１のリセットを開始する。寄生容量ＣＰ１の方が、寄生容量ＣＰ２よりも時定数が小さい。よって、スイッチＳＷ１、ＳＷ２を共に導通状態とした場合、電位Ｖ１の方が電位Ｖ２よりも、単位時間当たりの電位の変化が大きい。従って、電位Ｖ２と電位Ｖ１との差は時間の経過とともに縮小する。時刻ｔ２１には、電位Ｖ２と電位Ｖ１との差がほぼ０となる。寄生容量ＣＰ１、ＣＰ２の電位が静定する前であっても、電位Ｖ１、Ｖ２との差がほぼ０であれば、画素１００ごとでリセット電位のばらつきを低減することができる。従って、光電変換部９が生成した電気信号に基づいて生成した画像に、シェーディングが発生しにくい。

図４（ｂ）で示した時刻ｔ１０から時刻ｔ１１の期間に比して、図４（ｃ）で示した時刻ｔ２０から時刻ｔ２１の期間は短い。従って、寄生容量ＣＰ１、ＣＰ２のそれぞれの電位が静定するまでのリセット期間を設けられない場合であっても、画像にシェーディングが発生しにくい。

本実施例では、信号供給部３が信号ＰＲＥＳをＨレベルとする期間に、垂直走査回路２が信号ＰＴＸをＬレベルとしている形態を説明した。他の形態として、信号供給部３が信号ＰＲＥＳ、ＲＲＥＳをＨレベルとしている期間に、垂直走査回路２が信号ＰＴＸをＨレベルとし、光電変換部９のリセットを行うようにしても良い。この形態の場合、光電変換部９の電位をリセットするタイミングを、複数の画素１００で互いに異ならせることができる。これにより、複数の画素１００で同時に光電変換部９の電位のリセットを行う形態に比して、電源電圧ＶＤＤの電位の変動を低減することができる。

また、本実施例の撮像装置では、垂直走査回路２が同時に全画素１００に出力する信号ＰＴＸをＨレベルとして、光電変換部９が生成した電気信号が同時にＡＤ変換部２００の入力ノードに転送される形態としても良い。これにより、グローバル電子シャッタ動作を行うことができる。この撮像装置にグローバル電子シャッタを行わせる制御部は、本実施例では垂直走査回路２と信号供給部３を含む。

また、本実施例の図１（ａ）を参照しながら述べたブロック１とブロック２は、それぞれが少なくとも１つの画素１００を有している形態であれば良い。つまり、本実施例の撮像装置は、ブロック１の第１の画素１００とブロック２の第２の画素１００とが、光電変換部９で生成した電気信号がトランジスタ１２の制御ノードに同時に転送される。そして、トランジスタ１２の制御ノードのリセットを開始するタイミングが、第１の画素１００と第２の画素２００とで互いに異なっていればよい。

また、本実施例ではランプ信号ＲＡＭＰを用いたＡＤ変換を例に説明した。本実施例はこの形態に限定されるものではない。比較器を有する他のＡＤ変換の形態として、例えば逐次比較型、パイプライン型のＡＤ変換がある。これらの形態であってもリセットを開始するタイミングを各ブロックで異ならせれば良い。

画素１００が比較部７、メモリ部８を有する撮像装置の形態として、いわゆる裏面照射型の撮像装置がある。裏面照射型の撮像装置の一例の画素１００の断面図を図５に示した。マイクロレンズ２８に入射した光はカラーフィルタ２９を介して光電変換部９に入射する。配線層３０は光電変換部９から見て、マイクロレンズ２８とは反対側に設けられている。配線層３０はＡＤ変換部２００を含む。つまり、光電変換部９はマイクロレンズ２８とＡＤ変換部２００との間に設けられている。この裏面照射型の撮像装置では、光電変換部９の受光面積の減少を抑制しながら、比較部７、メモリ部８を有する画素１００を構成することができる。

各ブロックが複数の画素１００を有する形態について述べたが、１つのブロックが１つの画素１００で構成される形態であっても良い。

また、本実施例ではＡＤ変換部２００を画素１００が有し、複数の画素１００に対して信号供給部３が信号ＰＲＥＳ，ＲＲＥＳを供給する形態を説明した。本実施例はこの形態に限定されるものではなく、ＡＤ変換部２００が行列状の画素１００が配された画素アレイの外部に設けられている形態であっても良い。例えば、ＡＤ変換部２００が、画素１００の配された列に対応して設けられた、列並列型のＡＤ変換部２００を有する形態であっても実施することができる。

本実施例では、入射する電磁波に基づく電気信号を生成する変換部の一例として光電変換部９を有する撮像装置を説明した。変換部は他に、Ｘ線、紫外線、赤外線などの電磁波を電気信号に変換する変換部であっても良い。

（実施例２）
本実施例の撮像装置について、実施例１とは異なる点を中心に説明する。本実施例の撮像装置は、信号供給部３が、遅延量が互いに異なる複数の信号の論理和に基づいてリセット信号を生成する。

本実施例では、信号ＲＲＥＳを伝送する信号線の寄生抵抗を利用して、ランプ信号ＲＡＭＰの入力ノード、容量素子１６をリセットするタイミングを複数の比較部７で互いに異ならせる。

図６は、本実施例の画素１００と、信号Ｐｒｅ−ＲＲＥＳ１、Ｐｒｅ−ＲＲＥＳ２を伝送する信号線とを示した図である。第１の信号線３１は、撮像装置の一方の端部側から信号Ｐｒｅ−ＲＲＥＳ１が与えられ、第２の信号線３２は、撮像装置の一方の端部とは反対側の端部側から信号Ｐｒｅ−ＲＲＥＳ２が与えられる。信号Ｐｒｅ−ＲＲＥＳ１と信号Ｐｒｅ−ＲＲＥＳ２の信号値が変化するタイミングは同時である。

第１の信号線３１、第２の信号線３２では、それぞれの信号線に存在する寄生抵抗３３と寄生容量３４によって、信号Ｐｒｅ−ＲＲＥＳ１、Ｐｒｅ−ＲＲＥＳ２に遅延が生じる。つまり、第１の信号線３１では、信号Ｐｒｅ−ＲＲＥＳ１の供給部からの電気的経路が長くなるにつれて、信号Ｐｒｅ−ＲＲＥＳ１の遅延が増大する。つまり、第１の信号線３１では、図６の左から右に向かうにつれて、信号Ｐｒｅ−ＲＲＥＳ１の遅延が増大する。一方、第２の信号線３２では、図６の右から左に向かうにつれて、信号Ｐｒｅ−ＲＲＥＳ２の遅延が増大する。

この信号Ｐｒｅ−ＲＲＥＳ１、Ｐｒｅ−ＲＲＥＳ２の遅延量は、信号線の寄生抵抗３３で調節することができる。信号の寄生抵抗３３の調節とは、たとえば信号線の配線厚みの変更とすることができる。この遅延の増大する方向の異なる第１の信号線３１と第２の信号線３２の信号ＲＲＥＳをＡＮＤ回路５０に出力する。ＡＮＤ回路５０が出力する信号が、信号ＲＲＥＳである。信号ＰＲＥＳは、遅延量が互いに異なる複数の信号の論理和に基づいて生成される信号である。

第１の信号線３１と第２の信号線３２とで、寄生抵抗３３の抵抗値および寄生容量３４の容量値が等しいとする。この場合、信号Ｐｒｅ−ＲＲＥＳ１の供給部からの電気的経路と、信号Ｐｒｅ−ＲＲＥＳ２の供給部からの電気的経路との差が最も小さいＡＮＤ回路５０の出力が最初にＨレベルとなる。例えば、第１の信号線３１と第２の信号線３２が全く同じ長さとする。この場合、第１の信号線３１と第２の信号線３２のそれぞれの中央から信号Ｐｒｅ−ＲＲＥＳ１、Ｐｒｅ−ＲＲＥＳ２が出力されるＡＮＤ回路５０の出力が、全てのＡＮＤ回路５０の中で最初にＨレベルとなる。図６では、ＡＮＤ回路５０の中で、ＡＮＤ回路５０−２の出力が最初にＨレベルとなるものとする。

その後、第１の信号線３１、第２の信号線３２のそれぞれの中央から、一方の端部および他方の端部に向かって順次ＡＮＤ回路５０に出力がＨレベルとなる。つまり、図６では、ＡＮＤ回路５０−１の出力が最初にＨレベルとなった後、ＡＮＤ回路５０−１、５０−３の出力がほぼ同時にＨレベルとなる。

このように、本実施例の撮像装置では、信号ＲＲＥＳを伝送する信号線の寄生抵抗３３、寄生容量３４を用いて、複数の画素１００で互いに信号ＲＲＥＳがＬレベルからＨレベルに変化するタイミングを異ならせることができる。これにより、本実施例の撮像装置は、全画素同時に信号ＲＲＥＳをＬレベルからＨレベルとする形態に比して、電源電圧ＶＤＤを供給する電源線に同時に流れ込む電流を低減することができる。これにより、比較部７のランプ信号ＲＡＭＰの入力ノード、容量素子１６のリセット電位の変動を低減でき、ＡＤ変換精度の低下を低減することができる。

また、本実施例では、信号ＲＲＥＳを生成するＡＮＤ回路５０を有する撮像装置を説明した。他の例として、撮像装置が信号ＰＲＥＳを生成するＡＮＤ回路を有するようにしても良い。この場合についても、信号供給部３が、遅延量が互いに異なる複数の信号の論理和に基づいて、信号ＰＲＥＳを生成するようにすればよい。

（実施例３）
本実施例の撮像装置について、実施例２と異なる点を中心に説明する。

図７は、画素１００が行列状に設けられた画素アレイ１０００と、信号ＲＲＥＳを供給する信号供給部３０００と、信号ＲＲＥＳを伝送する信号線３５と、電源供給部２０００−１、２０００−２とを示した図である。

電源供給部２０００−１、２０００−２はそれぞれ、画素アレイの一方の端部側と、一方の端部とは反対側の端部側と、に設けられている。

本実施例の撮像装置は、電源供給部２０００−１，２０００−２に対して、全列の画素１００の中で最も電気的経路が長い列の画素１００に対し、信号供給部３０００からの電気的経路が最も短くなるようにしている。

信号ＲＲＥＳを伝送する信号線３５には、寄生抵抗３６、寄生容量３７がある。従って、信号供給部３０００からの電気的経路が長くなるにしたがって、信号ＲＲＥＳの遅延が増大する。これにより、信号供給部３０００が信号ＲＲＥＳをＨレベルとすると、電源供給部２０００−１、２０００−２から最も電気的経路が長くなる列の画素１００が、全列の画素１００の中で最初に信号ＲＲＥＳがＨレベルとなる。その後、信号供給部３０００からの電気的経路が短い列から長い列へ順に信号ＲＲＥＳがＨレベルとなる。また、同じ列の画素１００においても、信号供給部３０００からの電気的経路が短い画素１００から長い画素１００の順で信号ＲＲＥＳがＨレベルとなる。電源供給部２０００は、行ごとに電源電圧ＶＤＤを供給している。共通の電源電圧ＶＤＤが供給される一つの行において、電源供給部２０００からの電気的経路が長い画素１００から、短い画素１００の順で信号ＲＲＥＳがＨレベルとなる。これにより、本実施例の撮像装置は、実施例２の撮像装置と同様の効果を得ることができる。

（実施例４）
本実施例の撮像装置について、実施例１と異なる点を中心に説明する。

図８は、本実施例の撮像装置の構成を示した図である。

本実施例は、画素１００が相関二重サンプリング（以下、ＣＤＳと表記する。ＣＤＳはＣｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇの略である）を行う形態である。

画素１００を有する複数のブロックの配置は図１（ａ）と同様とすることができる。

図８は、本実施例の画素１００の構成の一例を示したものである。図８では、実施例１で述べた図１（ｂ）の画素１００と同様の機能を有する部材については、図１（ｂ）と同じ符号を付している。

図８に例示した画素１００は、図１（ｂ）に例示した画素１００に対し、トランジスタ３８、トランジスタ３８に電流を供給する電流源３９、トランジスタ３８とトランジスタ１２との間に設けられた容量素子４０を有する点で異なる。さらに、図８に例示した画素１００は、図１（ｂ）に例示した画素１００に対し、容量素子４０のトランジスタ１２側のノードの電位をリセットするスイッチ４１を有する点でも異なる。スイッチ４１は垂直走査回路２が供給するリセット信号ＣＲＥＳで制御される。また、図８に例示した画素１００は図１（ｂ）に例示した画素１００に対し、メモリ部８に、ノイズ信号に基づくカウント信号を保持するＮメモリ４２を有する点でも異なる。その他の構成については、図１（ｂ）に例示した画素１００と同様とすることができる。トランジスタ３８は、変換部が生成した電気信号を増幅してＡＤ変換部２００の入力部に出力する増幅部である。特許請求の範囲に示した信号保持部は、本実施例ではトランジスタ３８の入力ノードである。

次に図９に、図８に例示した画素１００を有する撮像装置の動作のタイミング図を示す。

時刻ｔ２１＿１から時刻ｔ２２＿１の期間、信号供給部３はブロック１に属する画素１００に供給するリセット信号ＰＲＥＳ＿１をＨレベルとする。これにより、ブロック１に属する画素１００のトランジスタ３８の入力ノードの電位がリセットされる。よって、ブロック１に属する画素１００のトランジスタ３８の出力電圧ＰＤＯＵＴ＿１がリセットされる。

また、時刻ｔ２１＿１から時刻ｔ２２＿１の期間、信号供給部３は信号ＲＲＥＳ＿１をＨレベルとする。これにより、ブロック１に属する画素１００のトランジスタ１５の制御ノードと容量素子１６の電位がリセットされる。これにより、ブロック１に属する画素１００のランプ信号ＲＡＭＰの電位がリセットされる。

また、時刻ｔ２１＿１に、信号供給部３は信号ＣＲＥＳをＨレベルにする。これにより、ブロック１、ブロック２に属する画素１００のスイッチ４１が導通状態となるため、トランジスタ１２の入力ノードの電位がリセットされる。

その後、時刻ｔ２２＿１に信号ＣＲＥＳをＬレベルにすることで、スイッチ４１は非導通状態となる。よって、ブロック１、ブロック２に属する画素１００の容量素子４０は信号ＲＲＥＳがＨレベルからＬレベルとなった時に、トランジスタ３８が出力している信号を保持する。

時刻ｔ２１＿２から時刻ｔ２２＿２の期間、信号供給部３はブロック２に属する画素１００に供給するリセット信号ＰＲＥＳ＿２をＨレベルとする。これにより、ブロック２に属する画素１００のトランジスタ３８の入力ノードの電位がリセットされる。よって、ブロック２に属する画素１００のトランジスタ３８の出力電圧ＰＤＯＵＴ＿２がリセットされる。

また、時刻ｔ２１＿２から時刻ｔ２２＿２の期間、信号ＲＲＥＳ＿２をＨレベルとする。これにより、ブロック２に属する画素１００のトランジスタ１５の制御ノードと容量素子１６の電位がリセットされる。これにより、ブロック２に属する画素１００のランプ信号ＲＡＭＰの電位がリセットされる。

信号供給部３は、ブロック２に属する画素１００に出力する信号ＣＲＥＳ（不図示）を、時刻ｔ２１＿２にＨレベルとし、時刻ｔ２２＿２にＬレベルとする。これにより、ブロック２に属する画素１００の容量素子４０は、時刻ｔ２２＿２にトランジスタ３８が出力している信号を保持する。

時刻ｔ２３に、信号供給部３が信号ＰＲＭＰをＨレベルとすることで、ランプ信号ＲＡＭＰの時間に依存した電位の変化を開始する。また、時刻ｔ２３に信号供給部３は信号ＳＴをＨレベルとすることで、カウンタ２４は、クロック信号ＣＬＫの計数を開始する。

時刻ｔ２４に、トランジスタ１２の制御ノードの電位と、トランジスタ１５の制御ノードの電位の大小関係が逆転する。これにより、比較結果信号ＣＭＰの信号値が変化する。カウンタ２４は、この時のカウント信号を保持する。

時刻ｔ２５に、信号供給部３が信号ＰＲＭＰをＬレベルとすることで、ランプ信号ＲＡＭＰの時間に依存した電位の変化を停止する。カウンタ２４は、保持したカウント信号をメモリ４２に出力する。このメモリ４２が保持した信号を、以下、デジタルＮ信号と表記する。このデジタルＮ信号は、リセットされたトランジスタ３８の入力ノードの電位に基づくデジタル信号である。

時刻ｔ２３から時刻ｔ２５に関する動作は、ブロック１に属する画素１００について説明した。時刻ｔ２３から時刻ｔ２５に関する動作については、ブロック２に属する画素１００についても、ブロック１に属する画素１００の各動作のタイミングと同じとすることができる。

次に、画素１００は、光電変換部９が入射光に基づいて生成した電気信号に基づくデジタル信号の生成を行う。

時刻ｔ２６＿１に、信号供給部３が信号ＳＴをＬレベルとすることで、カウント信号がリセットされる。

時刻ｔ２６＿１から時刻ｔ２７＿１の期間、信号供給部３が信号ＲＲＥＳ＿１をＨレベルとすることで、ブロック１に属する画素１００のトランジスタ１５の制御ノードと容量素子１６の電位をリセットする。これにより、ブロック１に属する画素１００のランプ信号ＲＡＭＰの電位がリセットされる。

時刻ｔ２６＿２から時刻ｔ２７＿２の期間、信号供給部３が信号ＲＲＥＳ＿２をＨレベルとすることで、ブロック２に属する画素１００のトランジスタ１５の制御ノードと容量素子１６の電位をリセットする。これにより、ブロック２に属する画素１００のランプ信号ＲＡＭＰの電位がリセットされる。

以下に述べる動作は、ブロック１、ブロック２に属する画素１００で共通の動作である。

次に、時刻ｔ２８から時刻ｔ２９の期間、信号供給部３は信号ＰＴＸをＨレベルとする。これにより、光電変換部９で生成した電気信号がトランジスタ３８の入力ノードに転送される。トランジスタ３８はこの入力ノードの電位に基づく信号を出力する。この信号を光電変換信号と表記する。

時刻ｔ３０に、信号供給部３がトランジスタ１４の制御信号ＰＲＭＰをＨレベルとすることで、ランプ信号ＲＡＭＰの時間に依存した電位の変化を開始する。また、時刻ｔ２９に信号供給部３が信号ＳＴをＨレベルとすることで、カウンタ２４がクロック信号ＣＬＫの計数を開始する。

時刻ｔ３１に、トランジスタ１２の制御ノードの電位と、トランジスタ１５の制御ノードの電位との大小関係が逆転する。カウンタ２４は、この時のカウント信号を保持する。このカウンタ２４が保持したカウント信号をデジタルＳ信号と表記する。

時刻ｔ３２に、信号供給部３が信号ＰＲＭＰをＬレベルとすることで、ランプ信号ＲＡＭＰの時間に依存した電位の変化を停止する。

垂直走査回路２は、各行の画素１００から、メモリ４２が保持したデジタルＮ信号と、カウンタ２４が保持したデジタルＳ信号とをそれぞれ水平走査回路４に出力させる。水平走査回路４は、順次、デジタルＳ信号とデジタルＮ信号を外部出力部５に出力する。外部出力部５は、デジタルＳ信号とデジタルＮ信号との差の信号を、撮像装置の外部に出力する。

本実施例の撮像装置は、デジタルＳ信号から、ノイズ成分であるデジタルＮ信号を差し引いた信号を外部に出力するため、ノイズ成分を低減したデジタル信号を出力することができる。

また、本実施例の撮像装置は、信号ＰＲＥＳ、ＲＲＥＳをＬレベルからＨレベルとするタイミングをブロックごとに異ならせている。これにより、実施例１と同様の効果を得ることができる。

尚、本実施例の撮像装置では、デジタルＳ信号とデジタルＮ信号の差の信号の生成を、外部出力部５が行っていた。他の例として、画素１００あるいは水平走査回路４がデジタルＳ信号とデジタルＮ信号との差の信号を生成する形態であっても良い。

また、本実施例の撮像装置では、各画素１００がメモリ４２を有する形態を説明した。他の例として、画素アレイ１０００の画素列の各々に、メモリ４２を設ける形態としても良い。この場合には、各列のメモリ４２は、対応する列の各画素１００から順次出力されるデジタルＮ信号を保持する。そして、水平走査回路４が各列のメモリ４２を走査することによって、各列のメモリ４２がデジタルＮ信号を順次、外部出力部５に出力する。

また、本実施例では、信号ＣＲＥＳについて、ブロック１、ブロック２で共通の信号としていた。しかし、本実施例の撮像装置は、信号ＣＲＥＳについても、信号ＰＲＥＳ、ＲＲＥＳと同様に、ＬレベルからＨレベルとするタイミングを、ブロック毎に異ならせても良い。また、本実施例の撮像装置は、同一ブロック内で、信号ＰＲＥＳ、ＲＲＥＳ、ＣＲＥＳのそれぞれについて、ＬレベルからＨレベルとするタイミングを異ならせても良い。

（実施例５）
これまで実施例１〜実施例４で述べた撮像装置を撮像システムに適用した場合の実施例について述べる。撮像システムとして、デジタルスチルカメラやデジタルカムコーダーや監視カメラなどがあげられる。図１０に、撮像システムの例としてデジタルスチルカメラに撮像装置を適用した場合のブロック図を示す。

図１０において、撮像システムは被写体の光学像を撮像装置１０４に結像させるレンズ１０２、レンズ１０２の保護のためのバリア１０１、レンズ１０２を通った光量を可変にするための絞り１０３を有する。また、撮像システムは撮像装置１０４より出力される出力信号の処理を行う信号処理部１０５を有する。

信号処理部１０５はデジタル信号処理部を有し、撮像装置１０４から出力される信号を、必要に応じて各種の補正、圧縮を行って信号を出力する動作を行う。

また、撮像システムは、画像データを一時的に記憶する為のバッファメモリ部１０６、記録媒体に記録または読み出しを行うための記憶媒体制御部１１０を有する。さらに撮像システムは、撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体１１１を有する。さらに、撮像システムは、外部コンピュータ等と通信する為の外部インターフェース部１０７、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部１０９、撮像装置１０４を有する。さらに撮像システムは、信号処理部１０５に、各種タイミング信号を出力するタイミング発生部１０８を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システムは少なくとも撮像装置１０４と、撮像装置１０４から出力された出力信号を処理する信号処理部１０５とを有すればよい。

２ 垂直走査回路
３ 信号供給部
４ 水平走査回路
１００ 画素

Claims (16)

1. 入射する電磁波に基づく電気信号を生成する変換部と、
   前記電気信号が前記変換部から入力される入力部と、
   参照信号が入力される参照信号入力部と、
   前記入力部の電位と前記参照信号入力部の電位とを比較した結果に基づいて、前記電気信号をデジタル信号に変換するＡＤ変換部とを各々が有する複数の画素を有する撮像装置の駆動方法であって、
   前記複数の画素は、第１の画素と、前記第１の画素とは別の第２の画素とを少なくとも含み、
   前記変換部の電位と、前記入力部の電位と、前記参照信号入力部の電位との少なくとも１つをリセットするリセット期間の開始を、前記第１の画素と前記第２の画素とで互いに異ならせるとともに、前記電気信号を前記変換部から前記入力部に入力するタイミングを、前記第１の画素と前記第２の画素とで同時とすることを特徴とする撮像装置の駆動方法。
2. 入射する電磁波に基づく電気信号を生成する変換部と、
   前記電気信号が前記変換部から入力される入力部と、
   参照信号が入力される参照信号入力部と、
   前記入力部の電位と前記参照信号入力部の電位とを比較した結果に基づいて、前記電気信号をデジタル信号に変換するＡＤ変換部と
   を各々が有する複数の画素を有するとともに、
   前記複数の画素に共通のリセット電位を供給する電位供給部を有する撮像装置の駆動方法であって、
   前記複数の画素は、第１の画素と、前記第１の画素とは別であり、前記第１の画素よりも前記電位供給部からの前記リセット電位が供給される電気的経路が長い第２の画素とを少なくとも含み、
   前記変換部の電位と、前記入力部の電位と、前記参照信号入力部の電位との少なくとも１つをリセットするリセット期間を、前記第２の画素の方が、前記第１の画素よりも早く開始することを特徴とする撮像装置の駆動方法。
3. 入射する電磁波に基づく電気信号を生成する変換部と、
   前記電気信号が前記変換部から入力される入力部と、
   参照信号が入力される参照信号入力部と、
   前記入力部の電位と前記参照信号入力部の電位とを比較した結果に基づいて、前記電気信号をデジタル信号に変換するＡＤ変換部と、
   を各々が有する複数の画素を有するとともに、
   前記複数の画素に共通のリセット電位を供給する電位供給部を有する撮像装置の駆動方法であって、
   前記複数の画素は、第１の画素と、前記第１の画素とは別であり、前記第１の画素よりも前記電位供給部からの前記リセット電位が供給される電気的経路の抵抗が大きい第２の画素とを少なくとも含み、
   前記変換部の電位と、前記入力部の電位と、前記参照信号入力部の電位との少なくとも１つをリセットするリセット期間を、前記第２の画素の方が、前記第１の画素よりも早く開始することを特徴とする撮像装置の駆動方法。
4. 前記撮像装置は、各々が前記画素を複数有する複数のブロックを有し、
   前記リセット期間の開始を、前記複数のブロックで互いに異ならせることを特徴とする請求項１〜３のいずれかに記載の撮像装置の駆動方法。
5. 前記ＡＤ変換部が、リセットされた前記入力部の電位に基づくデジタル信号をさらに生成することを特徴とする請求項１〜４のいずれかに記載の撮像装置の駆動方法。
6. 前記入力部に入力される前記電気信号が、前記変換部が生成した前記電気信号を増幅した信号であることを特徴とする請求項１〜５のいずれかに記載の撮像装置の駆動方法。
7. 前記複数の画素の各々は、さらに信号保持部を有し、
   前記信号保持部は、前記変換部が生成した前記電気信号を保持し、
   前記入力部に入力される前記電気信号が、前記信号保持部が保持した前記電気信号を増幅した信号であり、
   前記リセット期間が、前記変換部の電位と、前記入力部の電位と、前記参照信号入力部の電位と、前記信号保持部の電位との少なくとも１つをリセットする期間であることを特徴とする請求項６に記載の撮像装置の駆動方法。
8. 入射する電磁波に基づく電気信号を生成する変換部と、
   前記電気信号が前記変換部から入力される入力部と、
   参照信号が入力される参照信号入力部と、
   前記入力部の電位と前記参照信号入力部の電位とを比較した結果に基づいて、前記電気信号をデジタル信号に変換するＡＤ変換部と
   を各々が有する複数の画素を有する撮像装置であって、
   前記複数の画素は、第１の画素と、前記第１の画素とは別の第２の画素とを少なくとも含み、
   前記撮像装置はさらに、
   前記変換部の電位と、前記入力部の電位と、前記参照信号入力部の電位との少なくとも１つをリセットするリセット期間の開始を、前記第１の画素と前記第２の画素とで互いに異ならせるとともに、前記電気信号を前記変換部から前記入力部に入力するタイミングを、前記第１の画素と前記第２の画素とで同時とする制御部を有することを特徴とする撮像装置。
9. 前記制御部は、前記リセット期間を開始させるリセット信号を前記複数の画素に供給する信号供給部をさらに有し、
   前記信号供給部は、遅延量が互いに異なる複数の信号の論理和に基づいて、前記複数の画素の各々の前記リセット期間を開始させることを特徴とする請求項７に記載の撮像装置。
10. 入射する電磁波に基づく電気信号を生成する変換部と、
    前記電気信号が前記変換部から入力される入力部と、
    参照信号が入力される参照信号入力部と、
    前記入力部の電位と前記参照信号入力部の電位とを比較した結果に基づいて、前記電気信号をデジタル信号に変換するＡＤ変換部と
    を各々が有する複数の画素を有するとともに、
    前記複数の画素に共通のリセット電位を供給する電位供給部を有する撮像装置であって、
    前記複数の画素は、第１の画素と、前記第１の画素とは別であり、前記第１の画素よりも前記電位供給部からの前記リセット電位が供給される電気的経路が長い第２の画素とを少なくとも含み、
    前記変換部と、前記入力部と、前記参照信号入力部と、の少なくとも１つに前記リセット電位を供給するリセット期間を、前記第１の画素よりも早く前記第２の画素に開始させる信号供給部を有することを特徴とする撮像装置。
11. 前記信号供給部は、前記リセット期間を開始させるリセット信号を前記複数の画素に供給し、
    前記複数の画素のうち、前記電位供給部からの前記リセット電位の電気的経路が長い画素の方が、前記電位供給部からの前記リセット電位の電気的経路が短い画素よりも、前記信号供給部からの前記リセット信号の電気的経路が短いことを特徴とする請求項１０に記載の撮像装置。
12. 入射する電磁波に基づく電気信号を生成する変換部と、
    前記電気信号が入力される入力部と、
    前記電気信号が前記変換部から入力される入力部と、
    参照信号が入力される参照信号入力部と、
    前記入力部の電位と前記参照信号入力部の電位とを比較した結果に基づいて、前記電気信号をデジタル信号に変換するＡＤ変換部と、
    を各々が有する複数の画素を有し、
    前記複数の画素に共通のリセット電位を供給する電位供給部と、
    を有する撮像装置であって、
    前記複数の画素は、第１の画素と、前記第１の画素とは別であり、前記第１の画素よりも前記電位供給部からの前記リセット電位が供給される電気的経路の抵抗が大きい第２の画素とを少なくとも含み、
    前記撮像装置はさらに、
    前記変換部と、前記入力部と、前記参照信号入力部と、の少なくとも１つに前記リセット電位を供給するリセット期間を、前記第１の画素よりも早く前記第２の画素に開始させる信号供給部を有することを特徴とする撮像装置。
13. 前記信号供給部は、遅延量が互いに異なる複数の信号の論理和に基づいて、前記複数の画素の各々の前記リセット期間を開始させることを特徴とする請求項９〜１２のいずれかに記載の撮像装置。
14. 前記複数の画素の各々は、さらに増幅部を有し、
    前記入力部に入力される前記電気信号が、前記変換部の生成した前記電気信号を前記増幅部が増幅した信号であることを特徴とする請求項８〜１３のいずれかに記載の撮像装置。
15. 前記複数の画素の各々は、さらに信号保持部を有し、
    前記信号保持部は、前記変換部が生成した前記電気信号を保持し、
    前記入力部に入力される前記電気信号が、前記信号保持部が保持した前記電気信号を前記増幅部が増幅した信号であり、
    前記リセット期間が、前記変換部と、前記入力部と、前記参照信号入力部と、の少なくとも１つに前記リセット電位を供給する期間であることを特徴とする請求項１４に記載の撮像装置。
16. 請求項８〜１５のいずれかに記載の撮像装置と、
    前記撮像装置から出力される前記デジタル信号を用いて画像を生成する信号処理部と、
    を有することを特徴とする撮像システム。

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