JP2014230210A

JP2014230210A - Ｐｗｍ変調回路

Info

Publication number: JP2014230210A
Application number: JP2013110208A
Authority: JP
Inventors: 広幸小林; Hiroyuki Kobayashi
Original assignee: Funai Electric Co Ltd
Current assignee: Funai Electric Co Ltd
Priority date: 2013-05-24
Filing date: 2013-05-24
Publication date: 2014-12-08

Abstract

【課題】スペクトラムが拡散され、且つ歪を抑えたＰＷＭ信号を生成可能なＰＷＭ変調回路を提供する。
【解決手段】時間的に変化する値を決定する第１決定部と、前記第１決定部により決定された値の回数だけクロック信号をカウントし、そのカウント結果に応じた周期を有するパルス列信号を生成する第１カウンタと、入力信号のレベルに応じたオンデューティを決定する第２決定部と、前記第１決定部により決定された値に前記第２決定部により決定されたオンデューティを乗算する乗算回路と、前記乗算回路による乗算結果の値の回数だけ前記クロック信号をカウントし、前記パルス列信号の周期に応じた周期を有すると共に前記カウント結果に応じたオン時間を有するＰＷＭ信号を生成する第２カウンタと、を備えるＰＷＭ変調回路としている。
【選択図】図２

Description

本発明は、ＰＷＭ変調回路に関する。

従来、Ｄ級アンプ等の入力側に設けられ、ＰＷＭ（pulse width modulation）信号を生成するＰＷＭ変調回路が知られている。

例えば、特許文献１には、Ｄ級アンプの入力側に設けられ、三角波信号を生成する積分回路、及び三角波信号とアナログ入力信号を比較する比較器であるアナログ回路を備えたＰＷＭ変調回路が開示されている。

そして、上記特許文献１のＰＷＭ変調回路では、三角波信号に対してスペクトラム拡散技術を適用し、振幅は一定だがスルーレートが周期ごとにランダムに変化する三角波信号を生成することで、出力であるＰＷＭ信号にスペクトラム拡散を施している。

ＰＷＭ信号にスペクトラム拡散を施すことにより、Ｄ級アンプの高速スイッチングにより生ずる妨害波のレベルを低下させ、妨害波を抑制するためのＬＰＦ（ローパスフィルタ）をＤ級アンプの出力段に設ける必要がなくなる。ＬＰＦの省略はコストダウンにつながる。

米国特許第６８４７２５７号明細書

しかしながら、上記特許文献１には次のような問題点がある。第１に、三角波信号を生成する積分回路では非直線性により出力に歪が生じ、スルーレートが一定の三角波であればこのスルーレートに合わせた補正を行うことができるが、スルーレートがランダムに変化する場合、正確な補正値を各波形について個別に与えることは困難である。

第２に、三角波のスルーレートの変化によって、比較器の遅延時間も変化するが、スルーレートがランダムに変化する場合は補正を行うことが困難である。

上記問題点により、結果として出力であるＰＷＭ信号に生じる歪が大きくなってしまう。そこで、本発明は、スペクトラムが拡散され、且つ歪を抑えたＰＷＭ信号を生成可能なＰＷＭ変調回路を提供することを目的とする。

上記目的を達成するために本発明の一態様に係るＰＷＭ変調回路は、時間的に変化する値を決定する第１決定部と、前記第１決定部により決定された値の回数だけクロック信号をカウントし、そのカウント結果に応じた周期を有するパルス列信号を生成する第１カウンタと、入力信号のレベルに応じたオンデューティを決定する第２決定部と、前記第１決定部により決定された値に前記第２決定部により決定されたオンデューティを乗算する乗算回路と、前記乗算回路による乗算結果の値の回数だけ前記クロック信号をカウントし、前記パルス列信号の周期に応じた周期を有すると共に前記カウント結果に応じたオン時間を有するＰＷＭ信号を生成する第２カウンタと、を備える構成としている。

このような構成によれば、決定された時間的に変化する値によってパルス列信号の周期を時間的に変化させ、ＰＷＭ信号の周期を時間的に変化させることができる。即ち、スペクトラム拡散を施すことが可能となる。また、このように周期が時間的に変化するＰＷＭ信号に対して、入力信号のレベルに応じたオンデューティの時間をオンとすることができる。更に、ＰＷＭ変調回路を構成する各回路をデジタル回路により構成できるので、生成されるＰＷＭ信号に生じる歪を小さくすることができる。

また、前記第１決定部は、擬似乱数発生回路を備え、前記擬似乱数発生回路により発生した擬似乱数に基づいて前記時間的に変化する値を出力することとしてもよい。

このような構成によれば、パルス列信号の周期を周期ごとにランダムに変化させ、ＰＷＭ信号の周期を周期ごとにランダムに変化させることができる。

また、前記第１決定部は、三角波発生回路を備え、前記三角波発生回路により発生した三角波レベルに基づいて前記時間的に変化する値を出力することとしてもよい。

このような構成によれば、パルス列信号の周期を周期ごとに順次増加・減少させ、ＰＷＭ信号の周期も同様の挙動をとることができる。

また、前記第１決定部は、鋸歯状波発生回路を備え、前記鋸歯状波発生回路により発生した鋸歯状波レベルに基づいて前記時間的に変化する値を出力することとしてもよい。

このような構成によれば、パルス列信号の周期を周期ごとに順次増加・急峻に減少させ、ＰＷＭ信号の周期も同様の挙動をとることができる。

また、前記第１決定部は、時間的に変化する値を発生する発生回路と、定数発生回路と、前記発生回路により発生した値と前記定数発生回路により発生した定数を加算する加算回路と、を備えることとしてもよい。

また、前記第２決定部は、デジタル信号である前記入力信号を前記パルス列信号に基づき再サンプリングするデータレジスタと、前記データレジスタから出力される再サンプリング信号に第１定数を加算する加算回路と、前記加算回路による加算結果に第２定数を乗算して乗算結果をオンデューティとして出力する乗算回路と、を備えることとしてもよい。

また、前記再サンプリングの周波数は、前記入力信号のサンプリング周波数よりも高くしていることが望ましい。

また、本発明の一態様に係る駆動回路は、上記構成のＰＷＭ変調回路と、前記ＰＷＭ変調回路から出力されたＰＷＭ信号を増幅する増幅回路と、を備える構成とする。

このような構成によれば、前記入力信号をデジタル信号とすることができるので、増幅回路のＳ／Ｎ比を向上させることができる。

また、本発明の一態様に係るスピーカ駆動回路は、上記構成のＰＷＭ変調回路と、前記ＰＷＭ変調回路から出力されたＰＷＭ信号を増幅し、増幅した信号をスピーカへ出力する増幅回路と、を備える構成とする。

このような構成によれば、歪の少ないＰＷＭ信号を増幅した信号に基づきスピーカを駆動するので、歪の少ない音声をスピーカから発生させることができる。

本発明によると、スペクトラムが拡散され、且つ歪を抑えたＰＷＭ信号を生成可能となる。

本発明の第１実施形態に係るスピーカ駆動回路の構成を示す図である。本発明の第１実施形態に係るＰＷＭ変調回路の内部構成を示す図である。本発明の第１実施形態に係るＰＷＭ変調回路の動作例を示すタイミングチャートである。再サンプリング信号とオンデューティの関係の設定例を示す図である。本発明の第２実施形態に係るＰＷＭ変調回路の内部構成を示す図である。本発明の第２実施形態に係る三角波レベルの出力例を示す図である。本発明の第３実施形態に係るＰＷＭ変調回路の内部構成を示す図である。本発明の第３実施形態に係る鋸歯状波レベルの出力例を示す図である。

＜第１実施形態＞
以下に本発明の一実施形態について図面を参照して説明する。本発明の第１実施形態に係るスピーカ駆動回路の構成を図１に示す。図１に示すスピーカ駆動回路は、Ｄ級アンプ２と、Ｄ級アンプ２の前段に設けられるＰＷＭ変調回路１から構成される。Ｄ級アンプ２の出力側にスピーカ３が設けられる。

ＰＷＭ変調回路１は、入力端子Ｔｉｎから入力される入力オーディオ信号から出力ＰＷＭ信号を生成し、生成された出力ＰＷＭ信号をＤ級アンプ２に送る。

Ｄ級アンプ２は、ｐ型ＭＯＳＦＥＴであるスイッチング素子Ｑ１及びＱ２と、ｎ型ＭＯＳＦＥＴであるスイッチング素子Ｑ３及びＱ４と、インバータ２１を備えている。

スイッチング素子Ｑ１とＱ３の組、及びＱ２とＱ４の組はそれぞれ、電源電圧Ｖｃｃ（例えば＋５Ｖ）の印加端とグランドの間に直列に接続される。スイッチング素子Ｑ１とＱ３の各ゲートはＰＷＭ変調回路１の出力端に接続され、スイッチング素子Ｑ２とＱ４の各ゲートはＰＷＭ変調回路１の出力端にインバータ２１を介して接続される。

そして、スイッチング素子Ｑ１とＱ３のドレイン同士の接続点、及びスイッチング素子Ｑ２とＱ４のドレイン同士の接続点は、スピーカ３の各入力端に接続される。

このような構成により、出力ＰＷＭ信号のオンオフレベル（Ｈｉｇｈ／Ｌｏｗレベル）に応じてスイッチング素子Ｑ１とＱ４の組、Ｑ２とＱ３の組が交互にオンとされ、Ｄ級アンプ２から出力ＰＷＭ信号を増幅した増幅信号がスピーカ３へ送られ、スピーカ３から音声が発生される。

次に、ＰＷＭ変調回路１について詳細に説明する。ＰＷＭ変調回路１の内部構成を図２に示す。ＰＷＭ変調回路１を構成する全ての回路はデジタル回路で構成され、ＰＷＭ変調回路１は一つのＩＣとして構成される。

図２に示すＰＷＭ変調回路１は、第１カウンタ１１と、第２カウンタ１２と、加算回路１３と、擬似乱数発生回路１４と、定数発生回路１５と、データレジスタ１６と、加算回路１７と、乗算回路１８と、乗算回路１９を備えている。なお、加算回路１３と、擬似乱数発生回路１４と、定数発生回路１５から第１決定部が構成され、データレジスタ１６と、加算回路１７と、乗算回路１８から第２決定部が構成される。

第１カウンタ１１と第２カウンタ１２には共通して、マスタークロックＭｃｋが入力される。マスタークロックＭｃｋは、後述する入力オーディオ信号Ｄ（ｔ）が例えば４０ｋＨｚでサンプリングされ、１６ビットで量子化される場合、例えば約１２ＧＨｚ〜２４ＧＨｚの周波数とする。

擬似乱数発生回路１４は、擬似乱数Ｒ（ｎ）を発生して出力する回路である。定数発生回路１５は、定数Ｋを発生して出力する回路である。加算回路１３は、擬似乱数Ｒ（ｎ）と定数Ｋを加算して、加算結果Ｙ（ｎ）＝Ｒ（ｎ）＋Ｋを出力する回路である。

第１カウンタ１１は、出力であるパルス列信号Ｙｃｋを瞬間的に立ち上げると、加算回路Ｙ（ｎ）から出力される加算結果Ｙ（ｎ）の値の回数だけマスタークロックＭｃｋをカウントし、当該カウントが完了するとパルス列信号Ｙｃｋを瞬間的に立ち上げる。従って、パルス列信号Ｙｃｋの周期は、加算結果Ｙ（ｎ）に比例した値となる。

一例として、擬似乱数Ｒ（ｎ）が０〜４０９５の値をとり、定数Ｋを６００００とすると、加算結果Ｙ（ｎ）は６００００〜６４０９５の値となる。そして、マスタークロックＭｃｋの周波数を２４ＧＨｚとすると、パルス列信号Ｙｃｋの周波数は３７４ｋＨｚ〜４００ｋＨｚとなる。

データレジスタ１６は、デジタル信号である入力オーディオ信号Ｄ（ｔ）を入力され、入力された入力オーディオ信号Ｄ（ｔ）をパルス列信号Ｙｃｋの立ち上がりのタイミングで再サンプリングし、再サンプリング信号Ｄ（ｎ）を出力する。

入力オーディオ信号Ｄ（ｔ）のサンプリング周波数を例えば４０ｋＨｚとした場合、パルス列信号Ｙｃｋの周波数は上記のように例えば３７４ｋＨｚ〜４００ｋＨｚであり、入力オーディオ信号Ｄ（ｔ）のサンプリング周波数の数倍から１０倍程度となるので、一つのＤ（ｔ）の値が複数のＤ（ｎ）の値となる。

加算回路１７は、データレジスタから入力される再サンプリング信号Ｄ（ｎ）に定数である例えば１を加算し、加算結果を乗算回路１８に出力する。

乗算回路１８は、加算回路１７から入力される加算結果に定数である例えば1/2を乗算し、乗算結果を乗算回路１９に出力する。

乗算回路１９は、加算回路１３から入力される加算結果Ｙ（ｎ）に乗算回路１８から入力される乗算結果を乗算し、乗算結果Ｍ（ｎ）を第２カウンタ１２に出力する。

第２カウンタ１２は、マスタークロックＭｃｋ、第１カウンタ１１から入力されるパルス列信号Ｙｃｋ、及び乗算回路１９から入力される乗算結果Ｍ（ｎ）に基づいて出力ＰＷＭ信号を生成して出力する。

ここで、ＰＷＭ変調回路１のより具体的な動作について、図３に示すタイミングチャートの一例も参照して説明する。

パルス列信号Ｙｃｋが瞬間的に立ち上がると、これをトリガとして擬似乱数発生回路１４は、パルス列信号Ｙｃｋの一つ前の周期において予め発生させた擬似乱数Ｒ（ｎ）を出力し、加算回路１３は加算結果Ｙ（ｎ）を出力する。図３の例では、定数Ｋは３０としており、例えばＹ（１）＝Ｒ（１）＋Ｋ＝１０＋３０＝４０、Ｙ（２）＝Ｒ（２）＋Ｋ＝０＋３０＝３０・・・となる。

第１カウンタ１１は、パルス列信号Ｙｃｋを瞬間的に立ち上げると、加算回路Ｙ（ｎ）から出力される加算結果Ｙ（ｎ）の値の回数だけマスタークロックＭｃｋをカウントし、当該カウントが完了するとパルス列信号Ｙｃｋを瞬間的に立ち上げる。図３では、例えばＹ（１）＝４０、Ｙ（２）＝３０・・・であるので、４０や３０の値の回数だけマスタークロックＭｃｋがカウントされるので、パルス列信号Ｙｃｋはこれらの値に比例した周期となる。

データレジスタ１６は、パルス列信号Ｙｃｋの立ち上がりのタイミングで入力オーディオ信号Ｄ（ｔ）を再サンプリングし、再サンプリング信号Ｄ（ｎ）を出力する。図３では、例えば再サンプリング信号Ｄ（１）＝０、Ｄ（２）＝０・・・となっており、一つのＤ（ｔ）の値である０が複数のＤ（ｎ）の値となっている。

ここで、図２に示すように加算回路１７は１を加算し、乗算回路１８は1/2を乗算するように構成すると、加算回路１７及び乗算回路１８による演算結果（＝乗算回路１８の乗算結果）と、再サンプリング信号Ｄ（ｎ）の関係としては、図４のように設定される。演算結果は出力ＰＷＭ信号のオンデューティを示しており、図４ではＤ（ｎ）＝０のとき演算結果＝1/2（オンデューティ５０％）、Ｄ（ｎ）＝１のとき演算結果＝１（オンデューティ１００％）、Ｄ（ｎ）＝−１のとき演算結果＝０（オンデューティ０％）となる。

乗算回路１９は、加算結果Ｙ（ｎ）に乗算回路１８の乗算結果を乗算し、乗算結果Ｍ（ｎ）を出力する。図３では、例えばＭ（１）＝Ｙ（１）×1/2＝４０×1/2＝２０となる。また、図３の例では、Ｄ（ｎ）＝０．２の場合、演算結果＝０．６（オンデューティ６０％）となるので、Ｍ（ｎ）の値はＹ（ｎ）の値の６０％となる。

第２カウンタ１２は、パルス列信号Ｙｃｋの立ち上がりをトリガとして出力ＰＷＭ信号を立上げてカウントを開始し、乗算結果Ｍ（ｎ）の値の回数だけマスタークロックＭｃｋをカウントし、カウントが完了すると出力ＰＷＭ信号を立ち下げ、パルス列信号Ｙｃｋの立ち上がりをトリガとして再び出力ＰＷＭ信号を立ち上げる。

擬似乱数Ｒ（ｎ）は時間的にランダムに変化するので、加算結果Ｙ（ｎ）も時間的にランダムに変化する。これにより、パルス列信号Ｙｃｋの周期は加算結果Ｙ（ｎ）に応じて、周期ごとにランダムに変化する。従って、出力ＰＷＭ信号の周期もＹｃｋの周期に対応して、周期ごとにランダムに変化する。即ち、出力ＰＷＭ信号に対してスペクトラム拡散を施すことができる。

また、再サンプリング信号Ｄ（ｎ）に対して加算回路１７及び乗算回路１８により演算を行うことで、入力オーディオ信号Ｄ（ｔ）のレベルに応じたオンデューティを算出できる。そして、加算結果Ｙ（ｎ）にオンデューティを乗算した乗算結果Ｍ（ｎ）を第２カウンタ１２に入力させることで、ランダムに周期が変化する出力ＰＷＭ信号に対して、入力オーディオ信号Ｄ（ｔ）のレベルに応じたオンデューティの時間をオンとすることができる。

更に、ＰＷＭ変調回路１をデジタル回路によって構成しているので、出力ＰＷＭ信号に生じる歪を小さくすることが可能となる。

＜第２実施形態＞
次に、本発明の第２実施形態について説明する。本発明の第２実施形態に係るＰＷＭ変調回路の内部構成を図５に示す。図５に示すＰＷＭ変調回路１’の構成の上記第１実施形態（図２）との相違点は、擬似乱数発生回路の代わりに三角波発生回路１４１を設けたことである。

三角波発生回路１４１は、パルス列信号Ｙｃｋの立ち上がりをトリガとして、三角波レベルＴ（ｎ）を順次発生させて加算回路１３に出力する。例えば図６に示すように、パルス列信号Ｙｃｋの立ち上がりのたびに、三角波レベルＴ（１）、Ｔ（２）、Ｔ（３）・・・の順に発生させる。

即ち、三角波レベルＴ（ｎ）は、三角波の傾きが正である間は順次増加してゆくが、三角波の傾きが負になると順次減少してゆく。従って、加算結果Ｙ（ｎ）は順次増加・減少してゆくので、出力ＰＷＭ信号の周期も同様の挙動となる。これによっても、スペクトラム拡散は可能となる。

なお、三角波の周期は一定としてもよいが、周期ごとに変化するようにしてもよい。これにより、出力ＰＷＭ信号の周期の増減幅を変化させることができる。

＜第３実施形態＞
次に、本発明の第３実施形態について説明する。本発明の第３実施形態に係るＰＷＭ変調回路の内部構成を図７に示す。図７に示すＰＷＭ変調回路１’ ’の構成の上記第１実施形態（図２）との相違点は、擬似乱数発生回路の代わりに鋸歯状波発生回路１４２を設けたことである。

鋸歯状波発生回路１４２は、パルス列信号Ｙｃｋの立ち上がりをトリガとして、鋸歯状波レベルＳ（ｎ）を順次発生させて加算回路１３に出力する。例えば図８に示すように、パルス列信号Ｙｃｋの立ち上がりのたびに、鋸歯状波レベルＳ（１）、Ｓ（２）、Ｓ（３）・・・の順に発生させる。

即ち、鋸歯状波レベルＳ（ｎ）は、順次増加してゆき、最大値となると急峻に最低値まで減少する。従って、加算結果Ｙ（ｎ）は順次増加・急峻に減少するので、出力ＰＷＭ信号の周期も同様の挙動となる。これによっても、スペクトラム拡散は可能となる。

なお、鋸歯状波の周期は一定としてもよいが、周期ごとに変化するようにしてもよい。これにより、出力ＰＷＭ信号の周期の増加幅を変化させることができる。

以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変更が可能である。

例えば、本発明に係るＰＷＭ変調回路は、Ｄ級アンプにＰＷＭ信号を出力するものに限らず、モータにＰＷＭ信号を出力してモータ駆動を行うものでもよい。また、Ｄ級アンプによってＰＷＭ信号を増幅した信号をモータ駆動に用いてもよい。

１、１’、１’ ’ ＰＷＭ変調回路
２Ｄ級アンプ
３スピーカ
１１第１カウンタ
１２第２カウンタ
１３加算回路
１４擬似乱数発生回路
１５定数発生回路
１６データレジスタ
１７加算回路
１８乗算回路
１９乗算回路
１４１三角波発生回路
１４２鋸歯状波発生回路
２１インバータ
Ｑ１〜Ｑ４スイッチング素子

Claims

時間的に変化する値を決定する第１決定部と、
前記第１決定部により決定された値の回数だけクロック信号をカウントし、そのカウント結果に応じた周期を有するパルス列信号を生成する第１カウンタと、
入力信号のレベルに応じたオンデューティを決定する第２決定部と、
前記第１決定部により決定された値に前記第２決定部により決定されたオンデューティを乗算する乗算回路と、
前記乗算回路による乗算結果の値の回数だけ前記クロック信号をカウントし、前記パルス列信号の周期に応じた周期を有すると共に前記カウント結果に応じたオン時間を有するＰＷＭ信号を生成する第２カウンタと、
を備えるＰＷＭ変調回路。
前記第１決定部は、擬似乱数発生回路を備え、前記擬似乱数発生回路により発生した擬似乱数に基づいて前記時間的に変化する値を出力することを特徴とする請求項１に記載のＰＷＭ変調回路。
前記第１決定部は、三角波発生回路を備え、前記三角波発生回路により発生した三角波レベルに基づいて前記時間的に変化する値を出力することを特徴とする請求項１に記載のＰＷＭ変調回路。
前記第１決定部は、鋸歯状波発生回路を備え、前記鋸歯状波発生回路により発生した鋸歯状波レベルに基づいて前記時間的に変化する値を出力することを特徴とする請求項１に記載のＰＷＭ変調回路。
前記第１決定部は、時間的に変化する値を発生する発生回路と、定数発生回路と、前記発生回路により発生した値と前記定数発生回路により発生した定数を加算する加算回路と、を備えることを特徴とする請求項１〜請求項４のいずれか１項に記載のＰＷＭ変調回路。
前記第２決定部は、デジタル信号である前記入力信号を前記パルス列信号に基づき再サンプリングするデータレジスタと、前記データレジスタから出力される再サンプリング信号に第１定数を加算する加算回路と、前記加算回路による加算結果に第２定数を乗算して乗算結果をオンデューティとして出力する乗算回路と、を備えることを特徴とする請求項１〜請求項５のいずれか１項に記載のＰＷＭ変調回路。
前記再サンプリングの周波数は、前記入力信号のサンプリング周波数よりも高くしていることを特徴とする請求項６に記載のＰＷＭ変調回路。
請求項１〜請求項７のいずれか１項に記載のＰＷＭ変調回路と、前記ＰＷＭ変調回路から出力されたＰＷＭ信号を増幅する増幅回路と、を備える駆動回路。
請求項１〜請求項７のいずれか１項に記載のＰＷＭ変調回路と、前記ＰＷＭ変調回路から出力されたＰＷＭ信号を増幅し、増幅した信号をスピーカへ出力する増幅回路と、を備えるスピーカ駆動回路。