JP2014217065A - 連続時間型δς変調器 - Google Patents

Abstract

【課題】ＡＤ変換器の構成要素としての連続時間型ΔΣ変調器の安定性をさらに向上させること。【解決手段】積分器と、クロック周波数でクロック制御された比較器と、前記比較器に閾値電圧を印加すべく前記比較器に接続されている電圧源とを備え、前記積分器と前記比較器とはフィードバックループ内で接続されており、前記積分器は、所定の積分時定数と、第１の抵抗と、第１のキャパシタとを有しており、前記電圧源は、前記閾値電圧の設定のために、第２の抵抗と、第２のキャパシタとを有しており、前記第１の抵抗と前記第２の抵抗は、抵抗対構造部の構成要素であり、さらに、前記第１のキャパシタと前記第２のキャパシタは、キャパシタ対構造部の構成要素であるように構成する。【選択図】図１

Description

本発明は、連続時間型ΔΣ変調器に関している。

２００６年１２月発行の公知文献"IEEE JOURNAL OF SOLID_STATE CIRCUITS, 第４１巻、第１２号中の"Mitteregger"らによる論文"A 20mW 640-MHz CMOS Continuous-Time ΔΣADC With 20-MHz Signal Bandwidth, 80-dB Dynamic Range and 12bit ENOB"からは、連続時間型ΔΣＡＤ変調器が公知である。ループ安定性への影響を消去するためには、ループキャパシタにおいて静的又は動的トリミングが行われる。それに対しては適切な離散的キャパシタ値が求められる。静的トリミングに比べて動的トリミングでは、１つの動的トリミングのみが非アクティブな変調器のもとで抵抗及びクロック周波数（ｆ_CLK）への温度の影響を取り除く。アクティブな変調器のもとでは動的トリミングは、短時間の変調器エラーを引き起こす可能性がある。

独国特許出願公開第１０ ２００８ ０２０ ４５２号では、１つのパターンフィールド内で同種の複数の（半導体）要素からなる統合された半導体モジュールが形成されており、前記モジュールは、プロセス間のばらつきにより表面に沿って生じたプロセスパラメータ（例えば層厚さ、ドーパントなど）の不均質なグラジエントを補償すべく、ウエハ上で共通の重心をとりかこむように分散配置されている。これらの個々の要素は比較的大きな寸法を有している。

２００６年１２月発行"IEEE JOURNAL OF SOLID_STATE CIRCUITS, 第４１巻、第１２号、"Mitteregger"らによる論文"A 20mW 640-MHz CMOS Continuous-Time ΔΣADC With 20-MHz Signal Bandwidth, 80-dB Dynamic Range and 12bit ENOB"

独国特許出願公開第１０ ２００８ ０２０ ４５２号

本発明の課題は、従来技術における欠点に鑑みこれを解消すべく、ＡＤ変換器の構成要素としての連続時間型ΔΣ変調器にさらなる改善を施すことにある。

前記課題は本発明により、積分器と、クロック周波数でクロック制御された比較器と、前記比較器に閾値電圧を印加すべく前記比較器に接続されている電圧源とを備え、前記積分器と前記比較器とは、フィードバックループ内で接続されており、前記積分器は、所定の積分時定数と、第１の抵抗と、第１のキャパシタとを有しており、前記電圧源は、前記閾値電圧の設定のために、第２の抵抗と、第２のキャパシタとを有しており、前記第１の抵抗と前記第２の抵抗は、抵抗対構造部の構成要素であり、さらに、前記第１のキャパシタと前記第２のキャパシタは、キャパシタ対構造部の構成要素であるように構成されて解決される。

本発明による連続時間型ΔΣ変調器の概略的なブロック回路図 複数の開ループ制御信号の概略的なダイヤグラム 伝達関数の概略的なダイヤグラム

有利な別の構成例は従属請求項並びに以下の明細書に含まれている。

ここではまず連続時間型ΔΣ変調器が提案される。

この連続時間型ΔΣ変調器は、積分器と、クロック信号を用いたクロック周波数でクロック制御された比較器とを備えている。この積分器と比較器とは、フィードバックループ内で接続されている。

この連続時間型ΔΣ変調器は、電圧源も備えている。この電圧源は、前記比較器へ閾値電圧を印加するために当該比較器と接続されている。

前記積分器の積分時定数は、第１の抵抗と第１のキャパシタとを有している。

前記電圧源は、閾値電圧を設定するために第２の抵抗と第２のキャパシタとを有している。

前記第１の抵抗と第２の抵抗は、抵抗対構造の構成要素である。

前記第１のキャパシタと第２のキャパシタは、キャパシタ対構造の構成要素である。

出願人の試行の結果からは、第１の抵抗と第２の抵抗とを同じプロセスステップで製造することによって、半導体チップ上で、抵抗対構造が得られることがわかった。有利には、前記第１の抵抗と第２の抵抗は、半導体チップ上で、相互に電気的に絶縁され隣接的に配置される。さらに第１のキャパシタと第２のキャパシタとを同じプロセスステップで製造することによって、半導体チップ上で、キャパシタ対構造が得られる。有利には前記第１のキャパシタと前記第２のキャパシタも、半導体チップ上で、相互に電気的に絶縁されて隣接的に配置される。請求項１に記載の発明を、例えば図１の実施例に基づいて説明するように具現化することによって多くの利点が得られる。例えば連続時間型ΔΣ変調器のループゲインの安定性は、クロック周波数の大きな範囲に対して得られるようになる。さらに測定過程とそれに伴う閉ループ制御のディメンショニングは不要となる。ここでの閾値電圧は、電圧源を通して閉ループ制御されるのではなく、開ループ制御されている。そのためここでは閾値電圧の非常に迅速なマッチングが可能になる。これにより温度変化と製造偏差の影響は十分に低減することができる。

本発明の有利な構成例によれば、比較器は、閾値電圧を用いてフィードバックループのループゲインを変更するように構成されている。

別の有利な構成例によれば、前記電圧源は、前記閾値電圧を、基準電圧の入力量とクロック周波数の周期と所定の時定数とから形成するように構成されている。但しこの時定数は、前記第２の抵抗と前記第２のキャパシタをベースにしている。

別の有利な構成例によれば、前記比較器に印加される閾値電圧は、前記第１の抵抗と前記第１のキャパシタと前記クロック周波数との積に逆比例した依存性を有している。

さらに別の有利な構成例によれば、前記電圧源は、前記第２のキャパシタの放電の制御のための半導体スイッチと、前記クロック周波数の周期の持続時間に対する前記第２の抵抗を介した前記第２のキャパシタの充電の制御のための半導体スイッチを有している。

前述した有利な変化実施例は、それぞれ単独においてもあるいは組み合わせにおいても特有の利点が得られる。ここでは全ての変化実施例が相互に組み合わせ可能である。以下の明細書では、そのうちのいくつかの組み合わせを図中の実施例に基づいて説明する。但し、そこに図示されている変化実施例の組み合わせは、その可能性の終了を意味するものではない。

以下では本発明の実施例を図面に基づき詳細に説明する。

連続時間型ΔΣ変調器においては、ループゲインが積分時定数ＲＣによる影響を受ける。いわゆるノイズシェーピングの品質と変調器の安定性は、ループゲインの遷移周波数（Transitfrequenz）とクロック周波数ｆ_CLKの比に依存している。前記積分時定数ＲＣとクロック周波数ｆ_CLKは、製造偏差と温度の影響とによって変化し得る。

それ故ここでは、通常動作している変調器の前記比の連続した安定性を目標として、比較器閾値の追従制御がなされている。

図１には、一次の連続時間型ΔΣ変調器の簡単なモデルが示されている。この連続時間型ΔΣ変調器は、積分器Ｉｎｔと、比較器Ｃｏｍｐと、フィードバック分岐内のＤＡコンバータＤＡＣとを有している。入力電圧Ｖ_inは、入力抵抗Ｒ_inを介して入力電流Ｉ_inに変換される。ＤＡコンバータＤＡＣは、図１の実施例でも１つの抵抗Ｒ₁を有しており、この抵抗Ｒ₁を通って当該ＤＡコンバータＤＡＣの出力電流Ｉ_DACが流れている。前記２つの電流Ｉ_inとＩ_DACは加算されて総合電流Ｉ_Sになる。この総合電流Ｉ_Sは、第１のキャパシタＣ₁を介したフィードバックループを備えた反転増幅器Ｉｎｖによって電圧Ｖ_intに変換される。そのため前記積分器Ｉｎｔは、ローパスフィルタリングを生じさせている。

以下では図１による、一次の連続時間型ΔΣ変調器に対するループ安定性を説明する。前記入力電圧Ｖ_inは、ループ安定性の観察に際しては重要ではない。より高次の変調器ループについては、遷移周波数を巡った複数の周波数（これらは安定性の観察に非常に重要である）毎に、近似的に、一次のループで説明することが可能である。この理由から以下に述べる考察は、より高次のループに対しても相応に当てはまる。

図１の実施例によれば、マルチビットシステムの使用が提案されている。図１の実施例では、比較器Ｃｏｍｐが２よりも多い個数の初期値を有しており、そのため、当該比較器Ｃｏｍｐには、所定のゲインＡ_compが対応付けられる。このゲインＡ_compは図３に概略的に示されている。この比較器Ｃｏｍｐは、０とは異なる２つの閾値を有している。

図１のフィードバックループのループゲインは、以下の式、
Ａ₀（ｊω）＝[１／(ｊωＲ₁Ｃ₁)]Ａ_compＶ_ref （１）
から得られる。

ここで前記ループゲインＡ₀（ｊω）は無次元（ディメンションロス）である。また前記ゲインＡ_compは、１／Ｖｏｌｔの単位を有している。前記ｊは、虚数である。前記ωは、角振動数である。前記Ｒ₁は第１の抵抗であり、前記Ｃ₁は第１のキャパシタである。前記Ｖ_refは、基準電圧である。図３にも示されているように、前記ゲインＡ_compは、無次元のデジタル値と比較器Ｃｏｍｐの入力電圧との比である。

クロック制御されたシステムαＴ_CLKのもとで生じる前記比較器の遅延ΔＴ_compは、フィードバックループにおいて、以下の式、
Δφ_comp＝２πΔΤ_compｆ_T,A0＝２π(α／ｆ_CLK)ｆ_T,A0 （２）
による付加的な位相ずれ（Phasendrehung）を引き起こす。

この場合前記ｆ_T,A0は、前記ループゲインＡ₀（ｊω）の遷移周波数である。この位相ずれは、十分な安定性のためには最大で１８０°まで許容される。時定数Δφ_compは、一定の位相余裕につながり、変わらない安定性に結びつく。この特性は以下の関係式、
（ｆ_T,A0／ｆ_CLK）＝ｆ_T,A0′＝ constant （３）
で表される。

ループゲインの遷移周波数ｆ_T,A0は、以下の関係式、

から求めることができる。

規格化された遷移周波数ｆ_T,A0′は、以下の関係式、
ｆ_T,A0′＝（Ａ_compＶ_ref）／（２πＲ₁Ｃ₁ｆ_CLK）＝ constant （６）
で表される。

従って図１の比較器Ｃｏｍｐの近似する、線形化された利得Ａ_compは、以下の関係式、
Ａ_comp〜Ｒ₁Ｃ₁ｆ_CLK／Ｖ_ref （７）
で表される。

図１による比較器Ｃｏｍｐは、図３に概略的に示されているような伝達関数を有している。この出力信号は、−Ｖ_thよりも小さい入力電圧に対しては−１となり、−Ｖ_thとＶ_thの間の入力電圧に対しては０となる。また前記出力信号は、Ｖ_thよりも大きい入力電圧に対しては１となる。従って前記比較器Ｃｏｍｐの出力信号は、３値信号である。図１の実施例に対しては代替的に、３つよりも多い出力状態を備えた比較器、例えば５つの出力状態や７つの出力状態を備えた比較器が用いられてもよい。

前述のような３値の出力状態を備えた図１による比較器Ｃｏｍｐの線形化されたゲインＡ_compは、図３に概略的に示されており、以下の関係式、

で表すことができる。

前記式（７）を用いることによって閾値電圧Ｖ_thは以下の式、

で表せる。

つまり、比較器閾値電圧Ｖ_thが、Ｒ₁とＣ₁とｆ_CLKの積の逆比例した依存性を有し、かつ、基準電圧Ｖ_refに比例しているのであるならば、ループ安定性の依存性は、これらの３つのパラメータによって消去できる。

図１には、閾値電圧Ｖ_thを生成するための電圧源Ｃａｌの可能な実施例が概略的に示されている。この場合第２のキャパシタＣ２の充電が周期的に解除され、１／Ｒ₂に比例した電流Ｉ_refを用いて、クロック周波数ｆ_CLKの周期の持続時間Ｔ_CLKの間、再び充電される。電流Ｉ_refを生成するために、例えば抵抗Ｒ₂とカレントミラーＳとが１：１のミラー比で基準電圧Ｖ_refに接続される。制御信号Ｓｔ_Iによって対応するスイッチが閉じられ、第２のキャパシタＣ₂が持続時間Ｔ_CLKの間、電流電流Ｉ_refで充電される。制御信号Ｓｔ_Rにより、対応するスイッチが閉じられ、第２のキャパシタＣ₂は放電される。

前記閾値電圧Ｖ_thは、以下の関係式、

から得られる。

図２は、図１からの制御信号Ｓｔ_I，Ｓｔ_Rと一緒に電圧源Ｃａｌに対するダイヤグラムが示されている。この実施例では、ループ安定性のパラメータへの依存性が消去されており、これは以下の比例関係、
Ｒ₁Ｃ₁〜Ｒ₂Ｃ₂ （１１）
で表される。

最も簡単なケースでは、Ｒ₁＝Ｒ₂＝Ｒであり、Ｃ₁＝Ｃ₂＝Ｃである。もちろん、その他の比率も可能である。前記クロック周波数も例えば前記式（１０）による条件を満たすべく分周や逓倍によって変更されてもよい。同様に２つの異なる基準電圧、例えばＶ_refとＶ_ref／２を用いることも可能である。前記抵抗Ｒ₁及びＲ₂は、対構造として構成される。同様に前記キャパシタＣ₁及びＣ₂も対構造で構成される。同様に抵抗対構造として、特別に高い精度のために相互接続された複数の抵抗素子を備えたマッチング構造を用いることも可能である。同様にキャパシタ対構造として、特別に高い精度のために相互接続された複数のキャパシタ素子を備えたマッチング構造を用いることも可能である。

図１の実施例による連続時間型ΔΣＡＤ変調器は、有利には、所定のセンサと共に、例えばホールセンサと共に、１つの半導体チップ上に集積されてもよい。出願人によって構成された回路におけるクロック周波数ｆ_CLKの変更においては、定格値の１／２の値から３倍の値までにおいて何ら影響を受けることはなかった。従って図１の実施例による連続時間型ΔΣＡＤ変調器は、絶対値変動に対して非常に堅固であることが証明された。

本発明は、図１から図３に示されている実施例に限定されるものではない。例えば閾値Ｖ_thの生成のために、前記Ｔ_CLK，Ｒ₂，Ｃ₂及びＶ_refの相応の依存性を有するその他の回路を適用することも可能である。例えば３つの正の閾値と３つの負の閾値とを有する比較器が用いられるならば、例えば直列に接続された同様の複数の第２のキャパシタ（これらは電流Ｉ_refによって一緒に充放電される）によって閾値電圧Ｖ_th，２Ｖ_th，３Ｖ_thが生成される。同様にまた、より高次の連続時間型ΔΣ変調器を設けることも可能である。その場合には、全ての抵抗とキャパシタとが相応の比例条件を満たす。

Ｒ₁,Ｒ₂,Ｒ_in 抵抗
Ｃ₁,Ｃ₂ キャパシタ
Ｉｎｖ 反転増幅器
Ｉｎｔ 積分器
Ｃｏｍｐ 比較器
ＤＡＣ ＤＡコンバータ
Ｃａｌ 電圧源
Ｓ カレントミラー
ｆ_CLK クロック周波数
Ｔ_CLK クロック周期
Ａ_comp 近似されたゲイン
Ｖ_ref 基準電圧
Ｖ_int 積分器出力電圧
Ｉ_ref 基準電流
Ｓｔ_I,Ｓｔ_R 制御信号
Ｖ_th,−Ｖ_th 閾値電圧
ｔ 時間
Ｂ 比較器出力信号

Claims (6)

1. 連続時間型ΔΣ変調器であって、
   積分器（Ｉｎｔ）と、
   クロック周波数（ｆ_CLK）でクロック制御された比較器（Ｃｏｍｐ）と、
   前記比較器（Ｃｏｍｐ）に閾値電圧（Ｖ_th）を印加すべく前記比較器（Ｃｏｍｐ）に接続された電圧源（Ｃａｌ）とを備え、
   前記積分器（Ｉｎｔ）と前記比較器（Ｃｏｍｐ）とは、フィードバックループ内で接続されており、
   前記積分器（Ｉｎｔ）は、所定の積分時定数と、第１の抵抗（Ｒ₁）と、第１のキャパシタ（Ｃ₁）とを有しており、
   前記電圧源（Ｃａｌ）は、前記閾値電圧（Ｖ_th）の設定のために、第２の抵抗（Ｒ₂）と、第２のキャパシタ（Ｃ₂）とを有しており、
   前記第１の抵抗（Ｒ₁）と前記第２の抵抗（Ｒ₂）は、抵抗対構造部の構成要素であり、さらに、
   前記第１のキャパシタ（Ｃ₁）と前記第２のキャパシタ（Ｃ₂）は、キャパシタ対構造部の構成要素であることを特徴とする、連続時間型ΔΣ変調器。
2. 前記比較器（Ｃｏｍｐ）は、前記閾値電圧（Ｖ_th）を用いて前記フィードバックループのループゲイン（Ａ₀(ｊω)）を変更するように構成されている、請求項１記載の連続時間型ΔΣ変調器。
3. 前記電圧源（Ｃａｌ）は、前記閾値電圧（Ｖ_th）を、基準電圧（Ｖ_ref）の入力量と、前記クロック周波数（ｆ_CLK）の周期（Ｔ_CLK）と、所定の時定数とから形成するように構成されており、但し前記時定数は、前記第２の抵抗（Ｒ₂）と前記第２のキャパシタ（Ｃ₂）に基づいている、請求項１または２記載の連続時間型ΔΣ変調器。
4. 前記閾値電圧（Ｖ_th）は、前記第１の抵抗（Ｒ₁）と前記第１のキャパシタ（Ｃ₁）と前記クロック周波数（ｆ_CLK）との積に逆比例した依存性を有している、請求項１から３いずれか１項記載の連続時間型ΔΣ変調器。
5. 前記電圧源（Ｃａｌ）は、前記第２のキャパシタ（Ｃ₂）の放電の制御のための半導体スイッチと、前記クロック周波数（ｆ_CLK）の周期（Ｔ_CLK）の持続時間に対する前記第２の抵抗（Ｒ₂）を介した前記第２のキャパシタ（Ｃ₂）の充電の制御のための半導体スイッチとを有している、請求項１から４いずれか１項記載の連続時間型ΔΣ変調器。
6. 前記フィードバックループは、１よりも大きい次数の前記ΔΣ変調器を構成するために、さらなる積分器を有している、請求項１から５いずれか１項記載の連続時間型ΔΣ変調器。

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