JP2014183349A - 半導体装置及び半導体チップ - Google Patents

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Abstract

【課題】誘導結合方式を用いて精度よくデータを伝達すること
【解決手段】一実施形態によれば、半導体装置は、第一の半導体チップ及び前記第一の半導体チップと積層された第二の半導体チップを備える。前記第一の半導体チップは、送信データに応じて異なる周波数のクロック信号を生成するクロック生成回路と、生成された前記クロック信号を誘導結合方式により前記第二の半導体チップへ送信する送信回路を有する。前記第二の半導体チップは、前記第一の半導体チップから誘導結合方式により送信された前記クロック信号を受信する受信回路と、受信した前記クロック信号の所定期間内のクロック数に応じて前記送信データを再生する再生回路を有する。
【選択図】図１

Description

本発明は、半導体装置及び半導体チップに関し、例えば誘導結合によって信号の送受信を実行する半導体装置及び半導体チップに好適に利用できるものである。
従来、複数のチップ（半導体チップ）を一つのパッケージに封止するいわゆるＳｉＰ(System In Package)では、チップ間の信号伝達はワイヤーボンディングやＴＳＶ(Thorough Si Via)等の導電体の接続により行なわれていた。
これに対し、チップ間の信号伝達を高速かつ低電力に実現する方式として、誘導結合方式によるチップ間通信技術が検討されている。これは、送信データを送信コイルに流す電流の変化に変換し、それに伴い誘起される磁界変化を受信側コイルで誘導起電力に変換することによって、データの送受信を行なう方式である。従来は導電体の機械的接続により信号通信を行なっていたのに対し、本方式では電磁界的にチップ間を接続するため機械的な接続が不要となる。従って、製造工程の簡単化が実現できる。また、本方式は、プロセス微細化に伴い回路実装面積を縮小できる点で、従来の機械的接続を伴う通信方式に対して有利である。
更に、三次元的にチップを積層する場合にも、コストや電気的特性の面で本方式は有利となる。従来の方式では、上下方向に積層される２つのチップを接続する場合、基板に向けて一方のチップをワイヤで接続し、そこから更に一方のチップから他方のチップに向けてワイヤ接続を行なうか、チップに穴を開けてチップ間を導電体で接続する（ＴＳＶ)必要があった。この従来の方式は、いずれもコストや電気的特性の面で不利であった。これに対し本方式では、二つのチップを上下方向に重ねて送受信コイルの位置を合わせるだけで接続が完了する。また、磁界の強度を強めれば、３チップ以上の三次元積層にも対応できる。従って、本方式はコストや電気的特性の面で有利となる。
例えば、誘導結合方式によりチップ間通信を行う半導体装置が、非特許文献１や２、特許文献１や２に記載されている。なお、電磁波を送受信するＲＦタグ用の半導体装置として特許文献３も知られている。
国際公開第２００７／０８６２８５号 特開２０１０−１４７５５７号公報 特開２００８−１６０８１７号公報
N. Miura, D. Mizoguchi, M. Inoue, K. Niitsu, Y. Nakagawa, M. Tago, M. Fukaishi, T. Sakurai, and T. Kuroda,"A 1Tb/s 3W Inductive-Coupling Transceiver for Inter-Chip Clock and Data Link," IEEE International Solid-State Circuits Conference (ISSCC'06), Dig. Tech. Papers, pp. 424-425, Feb. 2006. Y. Yoshida, et al.,"Wireless DC Voltage Transmission Using Inductive-Coupling Channel for Highly-Parallel Wafer-Level Testing,"IEEE International Solid-State Circuits Conference (ISSCC'09), Dig. Tech. Papers, pp.470-472, Feb. 2009.
上記のように、特許文献１〜２及び非特許文献１〜２に記載のような従来の半導体装置では、誘導結合方式によりチップ間通信を行うことができる。この誘導結合方式は、送信データのＨ／Ｌ（ハイレベル／ローレベル）の変化に伴ってコイルに生じる誘導起電力を利用してデータを伝達する方式である。このため、従来の半導体装置では、変化の多いデータを伝達することは可能であるものの、長時間データが変化しないような変化の少ないデータでは誘導起電力が生じないためデータを伝達することが困難である。したがって、従来の半導体装置では、誘導結合方式を用いて精度よくデータを伝達することができないという問題がある。
なお、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施形態によれば、半導体装置は、第一の半導体チップと第二の半導体チップを備える。第一の半導体チップにおいて、クロック生成回路は送信データに応じて異なる周波数のクロック信号を生成し、送信回路は生成されたクロック信号を誘導結合方式により第二の半導体チップへ送信する。第二の半導体チップにおいて、受信回路は誘導結合方式により送信されたクロック信号を受信し、再生回路は受信したクロック信号の所定期間内のクロック数に応じて前記送信データを再生する。
前記一実施の形態によれば、誘導結合方式を用いて精度よくデータを伝達することができる。
実施の形態１にかかる半導体装置の例を示す構成図である。 実施の形態２にかかる半導体装置の具体例を示す構成図である。 実施の形態２にかかる送信回路及び受信回路の具体例を示す構成図である。 実施の形態２にかかる送信回路及び受信回路における具体的な信号波形の例を示すタイミングチャートである。 実施の形態２にかかるカウンタ及び判定機の具体例を示す構成図である。 実施の形態２において、入力信号の論理レベルが「Ｈ」である際の送信側チップ及び受信側チップにおける具体的な信号波形の例を示すタイミングチャートである。 実施の形態２において、入力信号の論理レベルが「Ｌ」である際の送信側チップ及び受信側チップにおける具体的な信号波形の例を示すタイミングチャートである。 実施の形態３にかかる半導体装置の具体例を示す構成図である。 実施の形態４にかかる半導体装置の具体例を示す構成図である。 実施の形態５にかかるマイコンチップとメモリチップの具体例を示す全体構成図である。 実施の形態５にかかるマイコンチップとメモリチップの他の具体例を示す全体構成図である。 実施の形態５にかかるマイコンチップとメモリチップの立体的な位置関係の具体例を示す立体図である。 実施の形態６にかかる半導体装置のＳｉｐ構造の例を示す断面図である。 実施の形態６にかかる半導体装置のＳｉｐ構造の他の例を示す断面図である。 実施の形態６にかかる３層チップ構造の例を示す断面図である。 実施の形態７にかかる非接触コネクタにおける送受信回路の例を示す構成図である。 実施の形態７にかかる送受信回路を適用したワイヤーハーネスのコネクタ部分の例を示す立体図である。 実施の形態８にかかる非接触コネクタにおける送受信回路の例を示す構成図である。 実施の形態８にかかる送受信回路を適用したワイヤーハーネスのコネクタ部分の例を示す断面図である。
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
実施の形態１
図１は、実施の形態１にかかる半導体装置の例を示す構成図である。半導体装置１は、半導体チップ１１（第１の半導体チップ）及び半導体チップ１４（第２の半導体チップ）を備える。なお、半導体チップ１１と半導体チップ１４は半導体装置１内に積層されて設けられている。
半導体チップ１１は、送信データＩＮに応じたクロック信号を生成し、そのクロック信号を半導体チップ１４に送信する回路である。半導体チップ１１は、クロック生成回路１２及び送信回路１３を少なくとも有する。送信データＩＮは、半導体チップ１１内の回路によって生成されてもよいし、半導体チップ１１外の回路によって生成されてもよい。
クロック生成回路１２は、送信データＩＮに応じて異なる周波数を有するクロック信号を生成する。例えば、クロック生成回路１２は、送信データＩＮの論理レベルが「Ｈ」と「Ｌ」のときとで、生成するクロック信号の周波数を変更する。
送信回路１３は、クロック生成回路１２が生成したクロック信号を誘導結合方式により半導体チップ１４の受信回路１５へ送信する。
半導体チップ１４は、半導体チップ１１から送信されたクロック信号を受信し、そのクロック信号に基づいて送信データＩＮを生成して出力する回路である。半導体チップ１４は、受信回路１５及び再生回路１６を少なくとも有する。
受信回路１５は、送信回路１３から誘導結合方式により送信されたクロック信号を受信する。
再生回路１６は、受信回路１５が受信したクロック信号の所定期間内のクロック数（クロック信号の１周期の波が繰り返される回数）に応じて送信データＩＮを再生する。例えば、再生回路１６は、所定期間内のクロック数をカウントし、そのカウント値が所定の閾値と一致しているか、あるいは所定の閾値よりも高いか低いか、といった判定を行うことによって送信データＩＮを再生する。
以上の構成より、送信データＩＮが長時間データの変化がないような信号（半導体装置１の電源投入後ずっと変化しない信号も含む）である場合でも、誘導結合方式を用いて精度よくデータを伝達することができる。これは、送信側の半導体チップで送信データＩＮに応じて異なる周波数を有するクロック信号を生成し、そのクロック信号を受信側の半導体チップで受信する構成をとっているからである。例えば、送信データＩＮの論理レベルが、入力信号が入力された時点から「Ｈ」又は「Ｌ」のままで長時間変化しないような場合であっても、送信回路１３には交流信号であるクロック信号が流れるため、受信回路１５はそのクロック信号を受信することができる。ここで、長時間とは、例えば秒程度のオーダーをいう。この場合、再生回路１６はそのクロック信号の所定期間内のクロック数に応じて送信データＩＮの論理レベルが「Ｈ」であるか「Ｌ」であるかを判定することにより、送信データＩＮを再生する。
半導体装置１はこのような構成をとることにより、直流的な信号を通信する際にボンディングワイヤを用いる必要がなくなる。そのため、半導体装置１における回路実装面積の削減、又は組み立てコストの削減が可能となる。半導体チップ１１、半導体チップ１４においても同様の効果を奏する。
前述の通り、誘導結合方式は、磁界の変化による誘導起電力を伝達手段に用いている。そのため、周期的に変化するクロック信号や頻繁にＨ／Ｌが変化するようなデータ信号といった、いわゆる交流信号の伝達は比較的簡単に実現できる。一方、長時間データが変化しない（データがほとんど変化しない）ような、いわゆる直流的な信号の伝達は難しかった。直流的な信号を伝達するためには送受信機に特別な設計が必要であり、例えば非特許文献２のように非対称パルス信号の送受信を実行する複雑な回路が用いられていた（ただし、非特許文献２に開示された半導体装置の回路はＤＣレベルを誘導結合方式で伝達するものであり、単純に「Ｈ」と「Ｌ」の２値を伝達する回路ではない。）。
特に、従来において、電源投入後から一度も変化しないような直流信号を伝達することは難しかった。信号の変化が起こらないため、最初の信号の論理レベルが「Ｌ」なのか「Ｈ」なのかを受信側で判別できないからである。この場合は誘導結合方式による通信ではなく、ボンディングワイヤ等の導体による通信が用いられていた。
なお、直流的な信号の送受信に際し、信号の初期状態が「Ｈ」であるか「Ｌ」であるかを受信側のチップに判断させるために、初期状態において送信側のチップから受信側のチップに対してダミープロトコルを送信する技術も想定される。このダミープロトコルを受信側のチップが判定することにより、受信側のチップは初期状態の信号の論理レベルが「Ｈ」であるか「Ｌ」であるかを判定する。しかし、半導体装置にダミープロトコルを生成する機器及びダミープロトコルを判定する機器を設けるのは、回路実装面積が拡大してしまうため、望ましくなかった。そして、信号の変化が非常に少ない場合には、受信側チップにおけるノイズによる誤判定を防ぐため、受信側チップにおいてノイズ耐性のある素子又は機器を使用する必要があった。
その反面、実施の形態１における半導体装置では、伝達に際してノイズが発生しても、再生回路１６で送信データＩＮが誤って再生される可能性は低い。これは、ノイズが発生しても送信されるクロック信号の周波数の変化は起こりにくいためである。そのため、特許文献１、２に開示された信号伝送を実行する半導体装置と比較して、よりノイズに強い半導体装置を提供することができる。また、実施の形態１における半導体装置では、ノイズ耐性の厳しくないコイル等の素子又は機器を使用することができるため、半導体装置の設計に余裕を持たせることができる。半導体チップ１１、半導体チップ１４においても同様の効果を奏する。
実施の形態２
以下、実施の形態１に記載した半導体装置の具体的な構成例について述べる。図２は、実施の形態２にかかる半導体装置の具体例を示す構成図である。半導体装置２は、送信側チップ２１及び受信側チップ２５を備える。送信側チップ２１と受信側チップ２５は、適当な間隔をおいて隣接してもよいし、間に他のチップが設けられていてもよい。半導体装置の基板側に設けられるのは、送信側チップ２１と受信側チップ２５のいずれのチップでもよい。
送信側チップ２１は、図１の半導体チップ１１に対応するチップであり、１ビットのデータである送信データＩＮ（第一の送信データ）及び入力クロックＣＬＫが入力される。送信側チップ２１は、送信データＩＮの論理レベルに応じて異なる周波数を有するクロック信号を生成し、そのクロック信号を受信側チップ２５に送信する。送信側チップ２１は、分周回路２２、２入力セレクタ２３、送信回路２４（第一の送信回路）を少なくとも有する。分周回路２２及び２入力セレクタ２３は図１におけるクロック生成回路１２に対応し、送信回路２４は図１における送信回路１３に対応する。
入力クロックＣＬＫを発振する発振回路は送信側チップ２１に設けられていてもよいし、他のチップに設けられていてもよい。また、入力クロックＣＬＫは、半導体装置２において、２入力セレクタ２３に出力される以外にも他の素子に入力される（即ち他の用途に使用される）クロック信号でもよい。なお、図２において、入力クロックＣＬＫは１０ＭＨｚのクロック信号である。
分周回路２２は、入力クロックＣＬＫを２分周して、クロックＨ＿ＣＬＫ（周波数が５ＭＨｚのクロック信号）を生成し、２入力セレクタ２３の一方の入力端子に出力する回路である。分周回路２２は、Ｄ−フリップフロップ２２１及びインバータ２２２を有する。
Ｄ−フリップフロップ２２１のＣＫ端子（クロック入力端子）には入力クロックＣＬＫが入力され、Ｄ端子（入力端子）には、インバータ２２２により反転されたＤ−フリップフロップ２２１の出力信号が入力される。そして、Ｄ−フリップフロップ２２１はＱ端子から、２入力セレクタ２３の一方の入力端子に出力信号を出力する。この構成により、分周回路２２は、入力クロックＣＬＫの周波数を半分にしたクロックＨ＿ＣＬＫを、２入力セレクタ２３の一方の入力端子に出力することができる。
２入力セレクタ２３は、入力クロックＣＬＫ及びクロックＨ＿ＣＬＫが入力されるマルチプレクサ（２ＭＵＸ）である。ここで入力クロックＣＬＫは入力端子２３ａ（図２において「１」と記載された入力端子）に入力され、クロックＨ＿ＣＬＫは入力端子２３ｂ（図２において「０」と記載された入力端子）に入力される。なお、２入力セレクタ２３の構成は、公知の２入力セレクタの構成であればいかなるものでもよい。
２入力セレクタ２３は、送信データＩＮの論理レベルに応じて出力するクロック信号を切り替え、送信クロックＴＸ＿ＣＬＫとして出力する。具体的には、２入力セレクタ２３は、送信データＩＮの論理レベルが「Ｈ」であった場合には、入力端子２３ａに入力された信号を出力する。２入力セレクタ２３は、送信データＩＮの論理レベルが「Ｌ」であった場合には、入力端子２３ｂに入力された信号を出力する。つまり、２入力セレクタ２３は、送信データＩＮの論理レベルが「Ｈ」であった場合には入力クロックＣＬＫを選択して送信クロックＴＸ＿ＣＬＫとして出力し、送信データＩＮの論理レベルが「Ｌ」であった場合にはクロックＨ＿ＣＬＫを選択して送信クロックＴＸ＿ＣＬＫとして出力する。
送信回路２４は、２入力セレクタ２３からの送信クロックＴＸ＿ＣＬＫを、誘導結合方式により受信側チップ２５内の受信回路２６に送信する。送信回路２４は電流出力回路２４１及び送信コイル２４２（第一の送信コイル）を有している。電流出力回路２４１は、送信コイル２４２に送信クロックＴＸ＿ＣＬＫに応じた電流を出力する。送信クロックＴＸ＿ＣＬＫが変化することにより、送信コイル２４２に流れる電流が変化するため、送信コイル２４２に生ずる磁界が変化する。そしてその磁界変化が受信コイル２６１に伝達される。これにより、送信コイル２４２は受信コイル２６１に対して送信クロックＴＸ＿ＣＬＫを送信することができる。
受信側チップ２５は、送信コイル２４２が発生する磁界の変化に基づいて送信データＩＮを再生して、出力信号ＯＵＴとして出力する。受信側チップ２５は、受信回路２６（第一の受信回路）、カウンタ２７、判定機２８を少なくとも有する。受信回路２６は図１における受信回路１５に対応し、カウンタ２７及び判定機２８は図１における再生回路１６に対応する。
受信回路２６は、送信回路２４の送信コイル２４２が発生する磁界の変化に応じて受信クロックＲＸ＿ＣＬＫを出力する。受信回路２６は、送信コイル２４２が発生する磁界の変化に応じて（すなわち送信コイル２４２に流れた電流に応じて）、電流が流れ、その電流により電圧が誘起される受信コイル２６１（第一の受信コイル）を有する。この受信コイル２６１により受信回路２６は受信クロックＲＸ＿ＣＬＫを受信する。
図３は、送信回路２４、受信回路２６の具体例を示す構成図である。電流出力回路２４１は、インバータ２４３、２４４及び２４５を有する。なお、前述の通り、送信回路２４と受信回路２６とは異なるチップに生成される。
インバータ２４３は、ＰＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）であるトランジスタＰ１と、ＮＭＯＳＦＥＴであるトランジスタＮ１とを有し、トランジスタＰ１とトランジスタＮ１とが接続されることにより構成されている。なお、電源電圧側にトランジスタＰ１が接続され、接地側にトランジスタＮ１が接続されているため、トランジスタＰ１及びトランジスタＮ１はＣＭＯＳ回路を構成している。具体的には、トランジスタＰ１のソースには電源電圧が接続されており、ゲートには送信クロックＴＸ＿ＣＬＫが出力され、ドレインにはトランジスタＮ１のドレインが接続されている。そして、トランジスタＮ１のゲートには送信クロックＴＸ＿ＣＬＫが出力され、ソースには接地電圧が接続されている。さらに、トランジスタＰ１のドレインとトランジスタＮ１のドレインとの間（端子２４３ａ）には送信コイル２４２の一端が接続されている。
インバータ２４４、２４５も、インバータ２４３と同様にＰＭＯＳＦＥＴとＮＭＯＳＦＥＴを１個ずつ有している。また、インバータ２４４、２４５におけるＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの接続関係もインバータ２４３と同様である。トランジスタＰ２のゲート及びトランジスタＮ２のゲートには送信クロックＴＸ＿ＣＬＫが出力され、トランジスタＰ１のドレインとトランジスタＮ１のドレインとの間にはトランジスタＰ３のゲート及びトランジスタＮ３のゲートが接続されている。さらに、トランジスタＰ３のドレインとトランジスタＮ３のドレインとの間（端子２４５ａ）には送信コイル２４２の他端が接続されている。
電流出力回路２４１において送信クロックＴＸ＿ＣＬＫは２分割されて、一方がインバータ２４３に出力され、他方がインバータ２４４に出力される。インバータ２４３は、送信クロックＴＸ＿ＣＬＫに応じて、電流を送信コイル２４２の一端に出力する。インバータ２４４も、送信クロックＴＸ＿ＣＬＫに応じて電流を出力する。さらにインバータ２４５は、インバータ２４４の出力した電流に応じて、電流を送信コイル２４２の他端に出力する。以上の送信回路２４の構成により、送信コイル２４２に流れる送信電流ＩＴ（送信電流ＩＴの流れる向きは、インバータ２４３からインバータ２４４への方向である）は、送信クロックＴＸ＿ＣＬＫの値に応じて変化する。
受信回路２６は、受信コイル２６１及び差動増幅回路２６２（クロック出力回路）を備える。受信コイル２６１においては、送信コイル２４２に流れる送信電流ＩＴの変化によって生じる磁界変化に応じて、誘導起電力が発生する。受信コイル２６１には、バイアス電圧ＶＢが与えられている。そのため、誘導起電力にバイアス電圧ＶＢを付加した信号電圧ＶＲが、後述するトランジスタＰ４のゲート及びトランジスタＮ４のゲートに出力される。
差動増幅回路２６２は、ＰＭＯＳＦＥＴであるトランジスタＰ４、Ｐ５、Ｐ６、Ｐ７と、ＮＭＯＳＦＥＴであるトランジスタＮ４、Ｎ５を有する。
トランジスタＰ４のソースとＰ５のソースには共通の電源電圧が接続されている。トランジスタＰ４のゲートには受信コイル２６１の一端から出力された信号電圧ＶＲが入力され、トランジスタＰ４のドレインはトランジスタＮ４のドレインと接続されている。トランジスタＰ５のゲートには、トランジスタＰ６のドレイン及びＰ７のドレインが接続され、トランジスタＰ５のドレインはトランジスタＮ４のドレインと接続されている。なお、トランジスタＰ４のドレイン及びＰ５のドレインからは、受信クロックＲＸ＿ＣＬＫが出力される。
トランジスタＮ４のドレインには、トランジスタＰ４のドレイン及びトランジスタＰ５のドレインが接続されている。トランジスタＮ４のゲートには受信コイル２６１の一端から出力された信号電圧ＶＲが入力されており、トランジスタＮ４のソースには接地電圧が接続されている。さらに、トランジスタＰ４のドレイン及びトランジスタＰ５のドレインから出力される信号は、受信クロックＲＸ＿ＣＬＫとして受信回路２６から出力されるほか、トランジスタＰ７のゲートに入力される。なお、トランジスタＰ４及びトランジスタＮ４は端子２６２ａによって受信コイル２６１と接続されている。
トランジスタＰ６のソースとＰ７のソースには共通の電源電圧が接続されている。トランジスタＰ６のゲートには受信コイル２６１の他端から出力されたバイアス電圧ＶＢが入力されており、トランジスタＰ６のドレインはトランジスタＮ５のドレインと接続されている。トランジスタＰ７のゲートには、受信クロックＲＸ＿ＣＬＫが入力され、トランジスタＰ７のドレインはトランジスタＮ５のドレインと接続されている。
トランジスタＮ５のドレインには、トランジスタＰ６のドレイン及びトランジスタＰ７のドレインが接続されている。トランジスタＮ５のゲートには受信コイル２６１の他端から出力されたバイアス電圧ＶＢが入力されており、トランジスタＮ５のソースには接地電圧が接続されている。なお、トランジスタＰ６及びトランジスタＮ５は端子２６２ｂによって受信コイル２６１と接続されている。
図４は、送信回路２４及び受信回路２６における具体的な信号波形の例を示すタイミングチャートである。図４（ａ）、（ｂ）はそれぞれ、送信回路２４における送信クロックＴＸ＿ＣＬＫ、送信電流ＩＴの波形を示している。図４（ｃ）、（ｄ）はそれぞれ、受信回路２６における信号電圧ＶＲ、受信クロックＲＸ＿ＣＬＫの波形を示している。以下、図４を用いて、送信回路２４及び受信回路２６の具体的な動作について説明する。
図４の初期時刻ｔ０において、送信クロックＴＸ＿ＣＬＫは「Ｌ」の状態である。このとき、インバータ２４３のトランジスタＰ１はオンの状態に、トランジスタＮ１はオフの状態になるため、インバータ２４３は電流を出力する。また、インバータ２４４のトランジスタＰ２もオンの状態に、トランジスタＮ２もオフの状態になるため、インバータ２４４は電流を出力する。それにより、インバータ２４５のトランジスタＰ３のゲート及びトランジスタＮ３のゲートには「Ｈ」の電圧が入力されるため、トランジスタＰ３はオフの状態に、トランジスタＮ３はオンの状態になる。そのため、インバータ２４５は電流を出力しない。従って、インバータ２４３は電流を出力し、インバータ２４５は電流を出力しないため、送信電流ＩＴは「Ｈ」の状態になる。ここで、送信コイル２４２には端子２４３ａから端子２４５ａへの向き（図３における下方向）に磁界が発生する。なお、トランジスタＰ１が出力した電流はトランジスタＮ３のドレインからソースへと出力される。
なお、時刻ｔ０において、信号電圧ＶＲはバイアス電圧ＶＢと同じ値であり、受信クロックＲＸ＿ＣＬＫは「Ｌ」の状態である。受信クロックＲＸ＿ＣＬＫが「Ｌ」の状態であるため、トランジスタＰ７はオンの状態、トランジスタＰ５はオフの状態である。また、受信コイル２６１には、送信コイル２４２に発生する磁界により、端子２６２ｂから端子２６２ａへの向き（図３における上方向）に磁界が生ずる。
時刻ｔ１において、送信クロックＴＸ＿ＣＬＫは「Ｌ」の状態から立ち上がりを開始する。これにより、インバータ２４３から出力される電流が減少し、インバータ２４５から電流が出力され始める。なお、インバータ２４３、２４４及び２４５において、入力電圧の変化に応じて出力電流が変化するのには所定の時間がかかる。そのため、送信電流ＩＴは、送信クロックＴＸ＿ＣＬＫの立ち上がり開始から時間差をおいて（図４では時刻ｔ２で）立下りを開始する。
送信電流ＩＴが立下るということは、送信コイル２４２に流れる電流の方向が、端子２４３ａから端子２４５ａへの向きから、端子２４５ａから端子２４３ａへの向きへ変化することを意味する。そのため、送信コイル２４２内に発生する磁界は、端子２４３ａから端子２４５ａへの向きから、端子２４５ａから端子２４３ａへの向き（図３における上方向）に変化する。
送信コイル２４２内に発生する磁界がこのように変化することにより、受信コイル２６１内に生ずる磁界は、端子２６２ａから端子２６２ｂへの向き（図３における下方向）への磁界に変化する。そのため、受信コイル２６１には、端子２６２ｂから端子２６２ａへの向きに誘導電流と誘導起電力が生ずる（電圧が誘起する）。このようにして、時刻ｔ２において、信号電圧ＶＲがバイアス電圧ＶＢから立下り始める。
信号電圧ＶＲの立下りにより、差動増幅回路２６２のトランジスタＰ４のゲート及びトランジスタＮ４のゲートに入力される電圧は「Ｌ」に、トランジスタＰ６のゲート及びトランジスタＮ５のゲートに入力される電圧は「Ｈ」になる。このため、トランジスタＰ４はオン、トランジスタＮ４はオフの状態に移行し、トランジスタＰ６はオフ、トランジスタＮ５はオンの状態に移行する。
トランジスタＰ４がオンの状態になることにより、差動増幅回路２６２は時刻ｔ３において、出力する受信クロックＲＸ＿ＣＬＫを「Ｌ」から「Ｈ」に変化させ始める。これにより、トランジスタＰ７のゲートに入力される電圧が「Ｌ」から「Ｈ」になるため、トランジスタＰ７はオンからオフの状態に移行する。それにより、トランジスタＰ６及びＰ７が出力する電圧は「Ｌ」となるため、トランジスタＰ５はオンの状態になる。
なお、差動増幅回路２６２において、以上のように信号電圧ＶＲの変化に応じて出力電圧が変化するのには所定の時間がかかる。そのため、受信クロックＲＸ＿ＣＬＫは、信号電圧ＶＲの立下りの開始から時間差をおいて（図４では時刻ｔ３で）立ち上がりを開始する。
送信クロックＴＸ＿ＣＬＫは時刻ｔ２において、立ち上がりを終えて「Ｈ」の状態になり、時刻ｔ５まで値は変化しない。送信クロックＴＸ＿ＣＬＫの値が変化しなくなるため、送信電流ＩＴは時刻ｔ３で立下りを止める。送信電流ＩＴは、時刻ｔ２までは正の値であったが、時刻ｔ３では負の値となる。ここで、インバータ２４３からは電流が出力されず、電流はインバータ２４５から出力される。前述と同様、送信クロックＴＸ＿ＣＬＫの立ち上がりの停止と、送信電流ＩＴの立下りの停止には時間差が存在する。
時刻ｔ３において送信電流ＩＴの値が変化しなくなるため、送信コイル２４２内から発生する磁界の向きは変化しなくなる。つまり、受信コイル２６１内に生ずる磁界の向きも変化しなくなる。そのため、時刻ｔ２で立下り始めた信号電圧ＶＲの値は、時刻ｔ３でバイアス電圧ＶＢに戻る。
時刻ｔ３で信号電圧ＶＲの値がバイアス電圧ＶＢに戻ることに応じて、受信クロックＲＸ＿ＣＬＫは時刻ｔ４で立ち上がりを停止する。
なお、時刻ｔ４以降でも（信号電圧ＶＲの値がバイアス電圧ＶＢに戻っても）、差動増幅回路２６２においてトランジスタＰ７はオフの状態を、トランジスタＰ５はオンの状態を維持する。そのため、受信クロックＲＸ＿ＣＬＫは立ち下がることなく、「Ｈ」の値を保持する（ラッチする）。ここで、受信クロックＲＸ＿ＣＬＫの立ち上がりの値は、送信クロックＴＸ＿ＣＬＫの変化に応じた信号電圧ＶＲの立下りの値から増幅されている。
次に時刻ｔ５において、送信クロックＴＸ＿ＣＬＫは「Ｈ」の状態から立下りを開始する。これにより、インバータ２４５から出力される電流が減少し、インバータ２４３から電流が出力され始めるため、送信電流ＩＴは、送信クロックＴＸ＿ＣＬＫの立下り開始から時間差をおいて（時刻ｔ６において）立ち上がりを開始する。これにより、送信コイル２４２に流れる電流の方向が端子２４３ａから端子２４５ａへの向きに変化するため、送信コイル２４２内に発生する磁界は端子２４３ａから端子２４５ａへの向きに変化する。これにより、受信コイル２６１内に生ずる磁界が、端子２６２ａから端子２６２ｂへの向きに変化する。
受信コイル２６１には、端子２６２ａから端子２６２ｂへの向きに誘導電流と誘導起電力が生ずる。このようにして、時刻ｔ６において、信号電圧ＶＲはバイアス電圧ＶＢの値から立ち上がる。
信号電圧ＶＲの立ち上がりにより、差動増幅回路２６２は、前述した信号電圧ＶＲの立下りの際の動作とは逆の動作をする。これにより、差動増幅回路２６２は時刻ｔ６から時間をおいた時刻ｔ７において、受信クロックＲＸ＿ＣＬＫを「Ｈ」から「Ｌ」に立ち上げて出力する。
時刻ｔ６において、送信クロックＴＸ＿ＣＬＫは立下りを終えて「Ｌ」の状態になる。送信クロックＴＸ＿ＣＬＫの値が変化しなくなるため、送信電流ＩＴは時刻ｔ７において立ち上がりを止める。送信電流ＩＴは、時刻ｔ６までは負の値であったが、時刻ｔ７では正の値となる。前述と同様、送信クロックＴＸ＿ＣＬＫの立下りの停止と、送信電流ＩＴの立ち上がりの停止には時間差が存在する。
時刻ｔ７において送信電流ＩＴの値が変化しなくなるため、送信コイル２４２内から発生する磁界の向きは変化しなくなる。つまり、受信コイル２６１内に生ずる磁界の向きも変化しなくなる。そのため、時刻ｔ７で信号電圧ＶＲの値はバイアス電圧ＶＢに戻る。時刻ｔ７で信号電圧ＶＲの値がバイアス電圧ＶＢに戻ることに応じて、受信クロックＲＸ＿ＣＬＫは時刻ｔ８で立下りを停止する。
なお、信号電圧ＶＲの値がバイアス電圧ＶＢに戻っても、差動増幅回路２６２においてトランジスタＰ７はオンの状態を、トランジスタＰ５はオフの状態を維持する。そのため、受信クロックＲＸ＿ＣＬＫは立ち上がることなく、「Ｌ」の値を保持する（ラッチする）。ここで、受信クロックＲＸ＿ＣＬＫの立下りの値は、送信クロックＴＸ＿ＣＬＫの変化に応じた信号電圧ＶＲの立ち上がりの値から増幅されている。
以上のようにして、送信回路２４は送信クロックＴＸ＿ＣＬＫを送信し、受信回路２６（差動増幅回路２６２）は受信コイル２６１に誘起された信号電圧ＶＲに基づいて受信クロックＲＸ＿ＣＬＫを出力する。この受信クロックＲＸ＿ＣＬＫは、送信クロックＴＸ＿ＣＬＫと同じ波形を有する。
図２に戻り、半導体装置２の構成の説明を続ける。カウンタ２７には、受信回路２６が出力した受信クロックＲＸ＿ＣＬＫと、周波数計測用参照クロックＣＬＫＸ（以下、参照クロックＣＬＫＸと記載）とが入力される。カウンタ２７は、参照クロックＣＬＫＸの１サイクル間における受信クロックＲＸ＿ＣＬＫのクロック数をカウントして、判定機２８にそのカウント値Ｃ＿ＶＡＬＵＥを出力する。なお、参照クロックＣＬＫＸを発振する発振器は、受信側チップ２５に設けられていてもよいし、他のチップに設けられていてもよい。ここで、参照クロックＣＬＫＸの１サイクルは１マイクロ秒である。
判定機２８は、カウンタ２７の出力値が、あらかじめ決められた閾値よりも大きな値か、それとも小さな値かを判定する。判定機２８は、この判定結果に基づいて、論理レベルが「Ｈ」の出力信号ＯＵＴ、又は論理レベルが「Ｌ」の出力信号ＯＵＴを出力する。
図５を用いて、カウンタ２７、判定機２８の具体的な構成を示す。カウンタ２７は、インバータ２７１、２７２、２７３、ＡＮＤゲート２７４、非同期リセット付きＤ−フリップフロップ２７５、２７６、２７７、２７８、Ｄ−フリップフロップ２７９を有する。
インバータ２７１、２７２、２７３は直列に接続されている。インバータ２７１は、入力された参照クロックＣＬＫＸの反転信号をインバータ２７２に出力する。インバータ２７２は、入力された信号を反転してインバータ２７３に出力する。インバータ２７３は入力された信号を反転してＡＮＤゲート２７４の一方の端子に出力する。つまり、インバータ２７３は参照クロックＣＬＫＸの反転信号をＡＮＤゲート２７４の一方の端子に出力する。ＡＮＤゲート２７４の他方の端子には、参照クロックＣＬＫＸが入力される。ＡＮＤゲート２７４は、インバータ２７３が出力する信号と参照クロックＣＬＫＸとの論理和をとり、非同期リセット信号として非同期リセット付きＤ−フリップフロップ２７５、２７６、２７７、２７８に出力する。
非同期リセット付きＤ−フリップフロップ２７５のＣＫ端子には受信クロックＲＸ＿ＣＬＫが入力され、Ｒ端子にはＡＮＤゲート２７４が出力した非同期リセット信号が入力される。非同期リセット付きＤ−フリップフロップ２７５のＱＢ端子とＤ端子とは接続されており、Ｑ端子からの出力は非同期リセット付きＤ−フリップフロップ２７６のＣＫ端子及びＤ−フリップフロップ２７９のＤ端子に入力される。
非同期リセット付きＤ−フリップフロップ２７６のＣＫ端子には非同期リセット付きＤ−フリップフロップ２７５のＱ端子からの出力信号が入力され、Ｒ端子にはＡＮＤゲート２７４が出力した非同期リセット信号が入力される。非同期リセット付きＤ−フリップフロップ２７６のＱＢ端子とＤ端子とは接続されており、Ｑ端子からの出力は非同期リセット付きＤ−フリップフロップ２７７のＣＫ端子及びＤ−フリップフロップ２７９のＤ端子に入力される。
非同期リセット付きＤ−フリップフロップ２７７、２７８は、非同期リセット付きＤ−フリップフロップ２７５、２７６と直列に接続されており、非同期リセット付きＤ−フリップフロップ２７５、２７６と同様の接続関係を有している。なお、非同期リセット付きＤ−フリップフロップ２７８のＱ端子からの出力はＤ−フリップフロップ２７９のＤ端子のみに入力される。
Ｄ−フリップフロップ２７９のＣＫ端子には参照クロックＣＬＫＸが入力され、Ｄ端子には非同期リセット付きＤ−フリップフロップ２７５〜２７８の出力信号４つが入力される。Ｄ−フリップフロップ２７９はこれらの入力信号に基づいて、Ｑ端子からカウント値Ｃ＿ＶＡＬＵＥを出力する。
判定機２８は、レジスタ２８１及び比較器２８２を有する。レジスタ２８１は、判定機２８が判定に用いる閾値を保持し、比較器２８２にその保持する値を出力する。なお、レジスタ２８１は保持する値が固定されていてもよいし、保持する値が後から書き換え可能であってもよい。後者の場合、レジスタ２８１は例えばＤ−フリップフロップで構成されてもよいし、ヒューズメモリ素子で構成されてもよい。
比較器２８２は、Ｄ−フリップフロップ２７９が出力した受信クロックＲＸ＿ＣＬＫのカウント値Ｃ＿ＶＡＬＵＥと、レジスタ２８１が出力した閾値との大小を比較して、論理レベルが「Ｈ」又は「Ｌ」のデジタル信号を出力する。
図６を用いて、送信データＩＮの論理レベルが「Ｈ」である際の送信側チップ２１及び受信側チップ２５における具体的な信号波形の例について説明する。図６は、各信号の波形を示すタイミングチャートである。図６の（ａ）、（ｂ）、（ｃ）は、それぞれ送信側チップ２１における入力クロックＣＬＫ、送信データＩＮ及び送信クロックＴＸ＿ＣＬＫの具体例を示している。
図６において送信側チップ２１から受信側チップ２５に伝達すべき送信データＩＮは、論理レベルが「Ｈ」の直流信号である。２入力セレクタ２３は、送信データＩＮの論理レベルが「Ｈ」であることに応じて、入力クロックＣＬＫを選択し、送信クロックＴＸ＿ＣＬＫとして出力する。従って、送信クロックＴＸ＿ＣＬＫは入力クロックＣＬＫと同じ周波数のクロック信号となる。送信回路２４内の送信コイル２４２は、この送信クロックＴＸ＿ＣＬＫの立ち上がり及び立下りに応じて、発生する磁界を変化する。なお、図６の送信クロックＴＸ＿ＣＬＫの周波数は１０ＭＨｚである。
図６の（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）は、それぞれ受信側チップ２５における電源電圧、受信クロックＲＸ＿ＣＬＫ、参照クロックＣＬＫＸ、カウント値Ｃ＿ＶＡＬＵＥ、出力信号ＯＵＴの具体例を示している。なお、図４で示した通り、送信クロックＴＸ＿ＣＬＫと受信クロックＲＸ＿ＣＬＫとの間には若干の時間差があるが、図６ではその時間差についての図示は省略している。図７でも、時間差についての図示は同様に省略している。
初期時刻ｔ１０において、送信側チップ２１は既に電源電圧が「Ｈ」の状態となって動作中であり、２入力セレクタ２３は送信クロックＴＸ＿ＣＬＫを出力している。しかし、受信側チップ２５の電源電圧はまだ「Ｌ」の状態のままである。そのため、受信回路２６は動作しておらず、受信回路２６は受信クロックＲＸ＿ＣＬＫを受信していない。
時刻ｔ１１において、受信側チップ２５における電源電圧が「Ｌ」から「Ｈ」の状態に立ち上がり始める。時刻ｔ１２は、電源電圧が完全に「Ｈ」になる途中の状態を示している。
時刻ｔ１３は、電源電圧が完全に「Ｈ」となった時刻を示している。しかし、時刻ｔ１３では電源電圧が安定して受信側チップ２５に供給されていないため、受信回路２６等はまだ動作していない。
時刻ｔ１４は、電源投入後、電源電圧が安定して供給された時刻を示している。このときに、受信回路２６が動作を始め、受信クロックＲＸ＿ＣＬＫが受信回路２６から出力される。この受信クロックＲＸ＿ＣＬＫは送信クロックＴＸ＿ＣＬＫと、誤差又は許容範囲内の数値においてのみ位相、振幅等が変化する信号であり、図６中では送信クロックＴＸ＿ＣＬＫと同じ信号として図示している。以下、受信クロックＲＸ＿ＣＬＫは送信クロックＴＸ＿ＣＬＫと「ほぼ同じ信号」と記載する。これは図７においても同様である。
時刻ｔ１５において、参照クロックＣＬＫＸがカウンタ２７に入力される。ここで、ＡＮＤゲート２７４の一方の端子には、「Ｈ」である参照クロックＣＬＫＸが入力される。ＡＮＤゲート２７４の他方の端子には、直前の参照クロックＣＬＫＸの値であった「Ｌ」を反転した「Ｈ」の値を有する信号が入力される。そのため、ＡＮＤゲート２７４が出力する非同期リセット信号は「Ｌ」から「Ｈ」に変化する。この非同期リセット信号の変化により、非同期リセット付きＤ−フリップフロップ２７５〜２７８は、Ｒ端子に出力される非同期リセット信号が「Ｈ」になるため、リセット状態になる。
非同期リセット付きＤ−フリップフロップ２７５〜２７８がリセットされた直後、インバータ２７３は参照クロックＣＬＫＸを反転した信号（論理レベルが「Ｌ」の信号）を出力する。そのため、ＡＮＤゲート２７４が出力する非同期リセット信号は「Ｈ」から「Ｌ」に変化する。これにより、非同期リセット付きＤ−フリップフロップ２７５〜２７８はリセット状態から解除され、カウントを行うことが可能な状態になる。
カウンタ２７は参照クロックＣＬＫＸの１サイクル内（時刻ｔ１５〜ｔ１６）において、受信クロックＲＸ＿ＣＬＫのクロック数をカウントする。
参照クロックＣＬＫＸの２サイクル目が開始された時刻ｔ１６において、参照クロックＣＬＫＸは「Ｌ」から「Ｈ」に立ち上がるため、カウンタ２７はＤ端子に出力された値（クロック数）をカウント値Ｃ＿ＶＡＬＵＥとしてＱ端子から出力する。この場合、カウンタ２７は、クロック数「１０」をカウント値Ｃ＿ＶＡＬＵＥとして出力する。前述の通り、受信クロックＲＸ＿ＣＬＫの周波数が１０ＭＨｚ、参照クロックＣＬＫＸの１サイクルが１マイクロ秒であるため、参照クロックＣＬＫＸの１サイクル内におけるＲＸ＿ＣＬＫのクロック数が１０回となるからである。
なお、時刻ｔ１５のときと同様、非同期リセット付きＤ−フリップフロップ２７５〜２７８は、Ｒ端子に出力される非同期リセット信号が「Ｈ」になるため、リセット状態になる。そしてその直後、ＡＮＤゲート２７４が出力する非同期リセット信号は「Ｈ」から「Ｌ」に変化するため、非同期リセット付きＤ−フリップフロップ２７５〜２７８はリセット状態から解除され、カウントを行うことが可能な状態になる。ここで、クロック数「１０」をカウント値Ｃ＿ＶＡＬＵＥとして確実に出力するためには、カウンタ２７がクロック数「１０」をカウント値Ｃ＿ＶＡＬＵＥとして出力した後に、非同期リセット付きＤ−フリップフロップ２７５〜２７８がリセット状態となるようにカウンタ２７が構成されるのがより望ましい。
カウンタ２７が出力したクロック数が判定機２８に入力されることにより、判定機２８は、出力されたクロック数と、あらかじめ決めておいた閾値（この例では「７」）とを比較する。この例ではクロック数「１０」は「７」よりも大きいため、判定機２８は出力信号ＯＵＴとして「Ｈ」を出力する。なお、閾値は、前述の通りレジスタ２８１に保持されている。
カウンタ２７は、参照クロックＣＬＫＸの２サイクル目（時刻ｔ１６〜ｔ１７）においても、受信クロックＲＸ＿ＣＬＫのクロック数をカウントする。そして、時刻ｔ１７〜ｔ１８においても、カウンタ２７はクロック数「１０」をカウント値Ｃ＿ＶＡＬＵＥとして出力する。判定機２８はそのクロック数に応じて、出力信号ＯＵＴとして「Ｈ」を出力する。この一連の動作により、電源投入後、送信側チップ２１から受信側チップ２５に論理レベル「Ｈ」の直流信号が伝達される。
次に図７を用いて、送信データＩＮの論理レベルが「Ｌ」である際の送信側チップ２１及び受信側チップ２５における具体的な信号波形の例について説明する。図７の（ａ）、（ｂ）、（ｃ）は、それぞれ送信側チップ２１における入力クロックＣＬＫ、送信データＩＮ及び送信クロックＴＸ＿ＣＬＫの具体例を示している。
図７において送信側チップ２１から受信側チップ２５に伝達すべき送信データＩＮは、論理レベルが「Ｌ」の直流信号である。２入力セレクタ２３は、送信データＩＮの論理レベルが「Ｌ」であることに応じて、分周回路２２が出力するクロックＨ＿ＣＬＫを選択し、送信クロックＴＸ＿ＣＬＫとして出力する。従って、送信クロックＴＸ＿ＣＬＫの周波数はＣＬＫの周波数の半分となる。送信回路２４内の送信コイル２４２は、この送信クロックＴＸ＿ＣＬＫの立ち上がり及び立下りに応じて発生する磁界を変化させる。なお、図７の送信クロックＴＸ＿ＣＬＫ（すなわち、分周回路２２が出力するクロックＨ＿ＣＬＫ）の周波数は５ＭＨｚである。
図７の（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）は、それぞれ受信側チップ２５における電源電圧、受信クロックＲＸ＿ＣＬＫ、参照クロックＣＬＫＸ、カウント値Ｃ＿ＶＡＬＵＥ、出力信号ＯＵＴの具体例を示している。
図６と同様、図７では受信側チップ２５が電源投入直後の状態が示されている。時刻ｔ１０〜ｔ１４の状況については、図６と同様である。電源投入後、電源電圧が安定して供給されると（時刻ｔ１４以降）、受信回路２６が動作を始め、受信クロックＲＸ＿ＣＬＫが出力される。この受信クロックＲＸ＿ＣＬＫは、前述の通り送信クロックＴＸ＿ＣＬＫとほぼ同じ信号である。
カウンタ２７は、参照クロックＣＬＫＸの１サイクル内における受信クロックＲＸ＿ＣＬＫのクロック数をカウントする。時刻ｔ１６において、カウンタ２７は、クロック数「５」を出力値として出力する。これは、受信クロックＲＸ＿ＣＬＫの周波数が５ＭＨｚであり、参照クロックＣＬＫＸの１サイクルは１マイクロ秒であるため、参照クロックＣＬＫＸの１サイクル内におけるＲＸ＿ＣＬＫのクロック数が５回となるからである。クロック数「５」が判定機２８に入力されることにより、判定機２８は、出力されたクロック数と、あらかじめ決めておいた閾値（この例では「７」）とを比較する。
この例ではクロック数「５」は「７」よりも小さいため、判定機２８は出力信号ＯＵＴとして「Ｌ」を出力する。この一連の動作により、電源投入後、送信側チップ２１から受信側チップ２５に論理レベル「Ｌ」の直流信号が伝達される。
以上の構成では、セレクタ２３が、１ビットの送信データＩＮの論理レベルに応じて異なるクロック周波数のクロック信号を選択し、送信回路２４に出力している。そのため、送信データＩＮの論理レベルを、誘導結合方式を用いて精度良く伝達することが可能となる。また、信号通信の際にボンディングワイヤを用いる必要がないため、半導体装置２における回路実装面積の削減、又は組みたてコストの削減が可能となる。さらに、特許文献１、２に開示された信号伝送を実行する半導体装置と比較して、よりノイズに強い半導体装置（半導体チップ）を提供することができる。
送信側チップ２１は、分周回路２２及びセレクタ２３を備えることにより、送信データＩＮに応じて異なる周波数のクロック信号を生成することを簡易な回路構成で実現することができる。特に、図２の分周回路２２のように入力されたクロック信号を２分周して出力する場合には、分周回路の構成をより簡易にすることができる。
受信側チップ２５は、カウンタ２７及び判定機２８を備えることにより、送信データＩＮの再生を簡易な回路構成で実現することができる。
送信回路２４、受信回路２６は送信コイル２４２及び受信コイル２６１によりクロック信号を送受信することにより、クロック信号の送受信を簡易な回路構成で実現することができる。
送信データＩＮは、受信側チップ２５の動作モードを決定するモード信号や、受信側チップ２５の動作をリセットするリセット信号、受信側チップ２５で用いられる周波数を変換する周波数変換信号がその一例である。換言すれば、送信側チップ２１が受信側チップ２５の動作を制御する制御信号が送信データＩＮの例として挙げられる。
なお、以上に示した実施の形態２にかかる半導体装置は、適宜構成又は動作の変更が可能である。図６、図７では、図の簡単化のため、参照クロックＣＬＫＸの１サイクル内に受信クロックＲＸ＿ＣＬＫの立ち上がり・立下りが１０回又は５回変化する例を説明した。しかし、入力クロックＣＬＫの周波数をより高くすることにより、カウンタ２７の出力値をより大きなクロック数にすることが可能である。例えば、入力クロックＣＬＫの周波数を１００ＭＨｚとすることにより、２入力セレクタ２３は送信データＩＮが「Ｈ」である場合に１００ＭＨｚのクロック信号、送信データＩＮが「Ｌ」である場合に５０ＭＨｚのクロック信号を出力してもよい。このように、送信データＩＮが「Ｈ」である場合の送信クロックＴＸ＿ＣＬＫの周波数と、送信データＩＮが「Ｌ」である場合の送信クロックＴＸ＿ＣＬＫの周波数との差をより大きくすることによって、半導体装置２をノイズに対してより信頼性の高い構成とすることができる。
送信データＩＮが「Ｈ」の際の送信クロックＴＸ＿ＣＬＫの周波数は、送信データＩＮが「Ｌ」の際の送信クロックＴＸ＿ＣＬＫの周波数よりも大きいとしたが、周波数の大小関係はこの逆でもよい。
閾値は、参照クロックＣＬＫＸの１サイクル内における入力クロックＣＬＫのクロック数（第１の回数）と、参照クロックＣＬＫＸの１サイクル内におけるクロックＨ＿ＣＬＫのクロック数（つまり前述の第１の回数の半分）の間の値であれば、いかなる値でもよい。ただし、閾値を第１の回数と第２の回数の中間（又は中間付近）の値にすれば、判定の精度が向上する。つまり、外部からの擾乱によりカウント数が多少前後しても、正しく判定できる確からしさがより高まる。
さらに、クロック数が所定の範囲内であった場合に、送信データＩＮの論理レベルが「Ｈ」又は「Ｌ」であると判定してもよい。この「所定の範囲」は、所定の閾値により設定される。例えば、判定機２８は、カウントされたトグル数が９〜１１回である場合に送信データＩＮの論理レベルが「Ｈ」であると判定し、カウントされたトグル数が４〜６回である場合に送信データＩＮの論理レベルが「Ｌ」であると判定してもよい。このような判定機２８において設定される閾値については、送信データＩＮの論理レベルが「Ｈ」及び「Ｌ」の場合において２入力セレクタ２３が出力するクロック信号のクロック周波数に基づいて決定される。閾値のデータは、判定機２８内にあるレジスタ又はメモリに格納されていてもよいし、判定機２８とは別に設けられたレジスタ又はメモリに格納されていてもよい。判定機２８は、そのレジスタ又はメモリから閾値のデータを取得して、カウンタ２７から出力されたクロック数のデータと比較することにより、送信データＩＮの論理レベルを判定する。
図６、図７において、送信側チップ２１は、受信側チップ２５の電源電圧が安定して「Ｈ」の状態になる前に、受信側チップ２５に対して送信データＩＮに応じた送信クロックＴＸ＿ＣＬＫを送信している。つまり、送信側チップ２１の電源電圧は、受信側チップ２５の電源電圧よりも先に「Ｈ」の状態になっている。ここで送信側チップ２１の電源電圧は、受信側チップ２５の電源電圧が「Ｈ」の状態になるのと同時に、又はその後に「Ｈ」の状態になってもよい。
ただし、以下の理由から、受信側チップ２５の電源電圧が安定して「Ｈ」の状態になる前に、送信側チップ２１の電源電圧が安定して「Ｈ」の状態になって、送信データＩＮに応じた送信クロックＴＸ＿ＣＬＫが送信されることがより望ましい。受信側チップ２５において、電源電圧が立ち上がってから安定して「Ｈ」の状態になるまでに、受信側チップ２５では電源電圧が立ち上がったことを受けてリセットがなされる。その後、受信側チップ２５の電源電圧が安定して「Ｈ」の状態になったときに、受信回路２６は信号の受信を開始する。ここで、受信側チップ２５の電源電圧が安定して「Ｈ」の状態になっても送信クロックＴＸ＿ＣＬＫが送信されない場合には、受信側チップ２５で受信する信号は不定になってしまう。それを避けるためには、受信側チップ２５の電源電圧が安定して「Ｈ」の状態になるまでに、送信データＩＮに応じた送信クロックＴＸ＿ＣＬＫが送信されるのがよい。
なお、送信側チップ２１の電源と受信側チップ２５の電源は別個であってもよいし、共通の電源を使用してもよい。
送信回路２４、受信回路２６の具体的な構成は、図３に示した構成に限らない。例えば送信回路２４は、送信クロックＴＸ＿ＣＬＫの値が「Ｈ」又は「Ｌ」に変化する度に、パルス電流を送信コイル２４２に流すようにしてもよい。ここでパルス電流の向きは、送信クロックＴＸ＿ＣＬＫの値が「Ｈ」又は「Ｌ」に変化することに応じて異なる向きとなる。受信回路２６は、受信コイル２６１に誘起された電圧に応じて、受信クロックＲＸ＿ＣＬＫを出力する。このようにして、送信回路２４が送信クロックＴＸ＿ＣＬＫに応じた電流を送信コイル２４２に流し、受信コイル２６１には送信コイル２４２に流れた電流に応じて電圧が誘起されるようにしても、送信回路２４及び受信回路２６は送信クロックＴＸ＿ＣＬＫを送受信することができる。
カウンタ２７、判定機２８の具体的な構成は、図５に示した構成に限らない。例えば、カウンタ２７は、カウンタ２７内部に時間を計測するタイマを備えてもよい。その場合、カウンタ２７は、外部から入力される参照クロックＣＬＫＸではなくタイマが計測した所定の時間に基づいて、受信クロックＲＸ＿ＣＬＫのクロック数をカウントする。またカウンタ２７は、非同期リセット付きＤ−フリップフロップを４個ではなく、３個以下、又は５個以上備えていてもよい。つまり、カウンタ２７が計測できるクロック数は４ビットに限られない。
分周回路２２の回路構成は、図２に示した構成には限らない。例えば、Ｄ−フリップフロップでなく、他の回路素子により構成されていてもよい。
分周回路２２は入力クロックＣＬＫの周波数を半分にしたクロックＨ＿ＣＬＫを出力するが、出力する信号の周波数はこの値に限らず、他の値（例えば入力クロックＣＬＫの周波数の１／３倍、１／４倍など）に変更してもよい。さらに、入力クロックＣＬＫの周波数を変えて２入力セレクタ２３に出力する回路は、分周回路でなくてもよい。例えば、入力クロックＣＬＫに基づいて入力クロックＣＬＫよりも低周波数又は高周波数の１つのクロック信号を生成する周波数変換回路が、分周回路２２の代わりに設けられてもよい。
さらに、分周回路２２の代わりに、異なる周波数を有する２つのクロック信号を生成し、その１つを２入力セレクタ２３に出力するクロック信号出力回路が設けられてもよい。
実施の形態３
実施の形態２における分周回路２２は半導体装置２において必須ではなく、設けなくてもよい。図８は、半導体装置２の他のバリエーションを示す構成図である。
図２と図８とを比較すると、図８では分周回路２２がない代わりに、２入力セレクタ２３に入力される入力クロックがＣＬＫ０、ＣＬＫ１と２系統になっている。入力クロックＣＬＫ１は入力端子２３ａに入力され、クロックＨ＿ＣＬＫは入力端子２３ｂに入力される。ここで入力クロックＣＬＫ０の周波数は入力クロックＣＬＫ１の周波数の半分である。その他の構成については図２と同様であるため、説明を省略する。
入力クロックＣＬＫ１及び入力クロックＣＬＫ０を生成するクロック信号生成回路は、送信側チップ２１以外のチップに設けられている。ここで、つまり、入力クロックＣＬＫ１及び入力クロックＣＬＫ０は、送信側チップ２１又は半導体装置２内の他のチップにおいて使用される（２入力セレクタ２３以外の素子に入力される）クロック信号であってもよい。
半導体装置２を図８に示した構成にしても、図６、図７に示した動作と同様の動作が実行される。そのため、実施の形態２に記載した半導体装置２と同様の効果を奏する。さらに、図２において送信データＩＮの送信のためだけに必要であった分周回路２２は、図８では設ける必要はないため、半導体装置２（送信側チップ２１）の回路面積を削減することができる。
なお、入力クロックＣＬＫ０の周波数は入力クロックＣＬＫ１の周波数の半分に限らず、他の値をとることもできる。その他、図８に示した半導体装置２は、実施の形態２に示した構成又は処理の変更が可能である。
実施の形態４
以下、実施の形態１に記載した半導体装置の具体的な構成例についてさらに述べる。図９は、実施の形態４にかかる半導体装置の例を示す全体構成図である。
図９の半導体装置３では、図８の半導体装置２と比較して、セレクタに入力される入力クロックがＣＬＫ０、１の２系統からＣＬＫ０〜ＣＬＫ３の４系統になっている。さらに、送信データＩＮも２ビット(ＩＮ［１：０］)になっている。４入力セレクタ２９は、４入力対応のセレクタである。
ここで、入力クロックＣＬＫ０〜ＣＬＫ３にはそれぞれ異なった周波数のクロック信号が割り当てられる。４入力セレクタ２９は、２ビットの送信データＩＮ［１：０］の値に応じて、送信クロックＴＸ＿ＣＬＫを切り替えて出力する。例えば、４入力セレクタ２９は、送信データＩＮが「１１」の場合に入力クロックＣＬＫ３を、送信データＩＮが「１０」の場合に入力クロックＣＬＫ２を、送信データＩＮが「０１」の場合に入力クロックＣＬＫ１を、送信データＩＮが「００」の場合に入力クロックＣＬＫ０を選択して出力する。送信データＩＮのデータと、４入力セレクタ２９が選択して出力するクロック信号の対応関係はこれにとどまらず、他の組み合わせでもよい。このように、４入力セレクタ２９は送信データＩＮ（複数ビットのデータ）に応じて、クロック信号を選択して出力する。
受信側チップ２５のカウンタ２７は、受信回路２６が出力した受信クロックＲＸ＿ＣＬＫにおける参照クロックＣＬＫＸの１サイクル内でのクロック数をカウントして、判定機２８に出力する。４入力セレクタ２９が出力する送信クロックＴＸ＿ＣＬＫは４種類あるため、カウンタ２７が出力するクロック数は４種類あることになる。判定機２８は、クロック数同士の中間値にあたる３種類の閾値を用いて、この４種類のクロック数を判別する。そして、判別結果に応じて、２ビットの出力信号ＯＵＴ［１：０］を出力する。この出力信号ＯＵＴ［１：０］は、送信データＩＮ［１：０］と同じデータである。
例えば、入力クロックＣＬＫ３の周波数が４００ＭＨｚ、入力クロックＣＬＫ２の周波数が２００ＭＨｚ、入力クロックＣＬＫ１の周波数が１００ＭＨｚ、入力クロックＣＬＫ０の周波数が５０ＭＨｚとする。このとき、参照クロックＣＬＫＸの１サイクル内のクロック数は、入力クロックＣＬＫ３では４００回、入力クロックＣＬＫ２では２００回、入力クロックＣＬＫ１では１００回、入力クロックＣＬＫ０では５０回である。この場合の４種類のクロック数を判別するための閾値は、入力クロックＣＬＫ３と入力クロックＣＬＫ２を判別するための閾値が３００回、入力クロックＣＬＫ２と入力クロックＣＬＫ１を判別するための閾値が１５０回、入力クロックＣＬＫ１と入力クロックＣＬＫ０を判別するための閾値が７５回となるのが一例である。閾値は、参照クロックＣＬＫＸの１サイクル内における各クロック信号のクロック数の間をとる値であれば、他の値でもよい。ただし、前述の通り、閾値は、各クロック数の中間の値をとることがより望ましい。
以上の構成により、１組の誘導結合回路によって、２ビットの情報を有するデジタル信号を精度よく伝達することができる。また、信号通信の際にボンディングワイヤを用いる必要がないため、半導体装置２における回路実装面積の削減、又は組みたてコストの削減が可能となる。さらに、特許文献１、２に開示された信号伝送を実行する半導体装置と比較して、よりノイズに強い半導体装置を提供することができる。半導体チップについても同様の効果を奏する。
なお、入力クロックＣＬＫ０〜ＣＬＫ３は、例えば図２に記載した分周回路２２を用いて生成されてもよい。例えば入力クロックＣＬＫ０の周波数を４００ＭＨｚ、入力クロックＣＬＫ２の周波数を１００ＭＨｚとする。このときに、半導体装置３の送信側チップ２１に第１の分周回路及び第２の分周回路を設ける。ここで第１の分周回路は、入力クロックＣＬＫ０の周波数を半分にした入力クロックＣＬＫ２を生成し、第２の分周回路は入力クロックＣＬＫ１の周波数を半分にした入力クロックＣＬＫ３を生成する。これにより、周波数が２００ＭＨｚの入力クロックＣＬＫ２、周波数が５０ＭＨｚの入力クロックＣＬＫ０を生成することができる。これらのクロック信号の周波数は、入力クロックＣＬＫ０、入力クロックＣＬＫ３のいずれの周波数とも異なる。このようにして、異なる周波数を有する入力クロックＣＬＫ０〜ＣＬＫ３が生成されてもよい。
さらに、送信データＩＮは２ビットのデータとしたが、実際は２ビットに限らず、任意の複数ビットのデータでもよい。例えば、送信データＩＮが３ビットのデータである場合には、セレクタには８種類のそれぞれ異なった周波数のクロック信号が入力される。カウンタ２７は、セレクタが出力したそのクロック信号をカウントし、判定機２８は、カウンタ結果から、送信データＩＮが８通りのうちどれであるかを判定して出力する。このようにして、ｎ（ｎは任意の自然数）ビットのデータも、同様に精度よく伝達することができる。
以上の通り、送信データＩＮは２ビット以上のデータである。そのため、送信データＩＮは、例えば受信側チップ２５で用いられる周波数が３セット以上ある場合に、送信側チップ２１が受信側チップ２５での周波数を指定するための信号（つまり周波数変換を行う際の信号）として用いることができる。
入力クロックＣＬＫ０〜ＣＬＫ３は、その少なくとも一部が、送信データＩＮの送信の用途以外に用いられる信号（即ち半導体装置３において、４入力セレクタ２９以外の素子に入力される信号）であってもよい。その他、図９に示した半導体装置３は、実施の形態２に示した構成又は処理の変更が可能である。
実施の形態５
実施の形態５では、図８に説明した信号の送受信に係る回路の他に、他の部品を搭載したチップについて説明する。図１０は、図２における送受信に係る回路を搭載した、マイコンチップ（マイクロプロセッサ）とメモリチップの具体例を示す全体構成図である。マイコンチップ１００は、ＣＰＵ（Central Processing Unit）コア１０１、オンチップメモリ（ＯＮ＿ＭＥＭ）１０２、論理ＩＰコア（ＩＰコア）１０３、外部メモリコントローラ（ＭＥＭＣ）１０４、バスステートコントローラ（ＢＳＣ）１０５、システムコントローラ（ＳＹＳＣ）１０６、アドレス・データバス１０７、周辺モジュール用アドレス・データバス１０８、アドレス・データ・コマンドバッファ（ＢＵＦ）１０９、コントローラ（ＣＴＲＬ）１１０、コンパレータ（ＣＭＰ）１１１、コントローラ（ＣＴＲＬ）１１２、誘導結合送信回路１１３、１１５、１１７、１１９、誘導結合受信回路１１４、１１６、１１８を備える。マイコンチップ１００（マスタ側）は、メモリチップ２００（スレーブ側）の動作を後述の通り制御する。
メモリチップ２００は、誘導結合受信回路２０１、２０３、２０５、２０７、誘導結合送信回路２０２、２０４、２０６、バッファ（ＢＵＦ）２０８、コンパレータ（ＣＭＰ）２０９、コントローラ（ＣＴＲＬ）２１０、コンパレータ（ＣＭＰ）２１１、メモリコア（ＭＥＭ）２１５、メモリ制御回路（ＭＥＭ＿ＣＴＲＬ）２１６を備える。なお、誘導結合送信回路２０２、２０４、誘導結合受信回路２０１、２０３は従来から用いられてきた誘導結合送信回路又は誘導結合受信回路である。
まず、マイコンチップ１００の詳細について説明する。ＣＰＵコア１０１は、マイコンチップ１００において情報処理等を実行する処理装置である。オンチップメモリ１０２は、マイコンチップ１００において搭載されているメモリである。論理ＩＰコア１０３は、マイコンチップ１００において、任意の単一機能を実行するための部分的な回路情報のモジュールである。
外部メモリコントローラ１０４は、マイコンチップ１００外部のメモリ（この場合はメモリチップ２００に搭載されたメモリコア２１５）に対してＣＰＵコア１０１が実行するデータの読み出し、書き込み等のインタフェースを統括するコントローラである。外部メモリコントローラ１０４は、データ等をアドレス・データ・コマンドバッファ１０９に出力するほか、メモリチップ２００の動作モードを制御するモード信号（制御信号）をコントローラ１１０に出力する。バスステートコントローラ１０５は、システムコントローラ１０６と実行するデータの転送を制御する（即ち、周辺モジュール用アドレス・データバス１０８の状態を制御する）コントローラである。システムコントローラ１０６は、ＣＰＵコア１０１と送信部１２２との間に接続されている集積回路であり、ＣＰＵコア１０１と送信部１２２間におけるシステム制御信号（モード信号やリセット信号）の入出力ポートとしての役割を果たす。
アドレス・データバス１０７は、ＣＰＵコア１０１と、オンチップメモリ１０２〜バスステートコントローラ１０５との間でアドレス又はデータを転送するのに用いられるバスである。周辺モジュール用アドレス・データバス１０８は、バスステートコントローラ１０５と周辺モジュール（この場合はメモリチップ２００）との間でアドレス又はデータを転送するのに用いられるバスであり、バスステートコントローラ１０５とシステムコントローラ１０６との間に設けられている。
アドレス・データ・コマンドバッファ１０９は、ＣＰＵコア１０１とメモリチップ２００との間でアドレス、データ又はコマンドの送受信を行うのに用いられるバッファである。アドレス・データ・コマンドバッファ１０９は、外部メモリコントローラ１０４と誘導結合送信回路１１３、１１５、誘導結合受信回路１１４、１１６との間に設けられている。
コントローラ１１０は、図２にかかる分周回路２２及び２入力セレクタ２３を備える制御論理回路である。コントローラ１１０は、外部メモリコントローラ１０４が出力したモード信号（制御信号）に応じて、周波数が異なる２つのクロック信号のうち１つを選択して誘導結合送信回路１１７に出力する。コンパレータ１１１は、図２にかかるカウンタ２７及び判定機２８を備える。コンパレータ１１１は、誘導結合受信回路１１８から出力されたクロック信号の所定期間内のクロック数をカウントし、カウントしたクロック数に応じて、論理レベルが「Ｈ」か「Ｌ」の信号を出力する。コントローラ１１２はコントローラ１１０と同様の構成を有し、システムコントローラ１０６からの制御信号に応じて、周波数が異なる２つのクロック信号のうち１つを選択して誘導結合送信回路１１９に出力する。
誘導結合送信回路１１３、１１５（第二の送信回路又は第三の送信回路）は、アドレス・データ・コマンドバッファ１０９から出力されたアドレス、データ、コマンド等の信号（第二の送信データ又は第三の送信データ）を、誘導結合方式により誘導結合受信回路２０１、２０３（第二の受信回路又は第三の受信回路）に送信する。誘導結合受信回路１１４、１１６は、それぞれ誘導結合送信回路２０２、２０４から誘導結合方式により受信したアドレス、データ、コマンド等の信号を、アドレス・データ・コマンドバッファ１０９に出力する。
誘導結合送信回路１１３、１１５、誘導結合受信回路１１４、１１６は従来の方式によってデータを送受信する誘導結合送信回路又は誘導結合受信回路である。具体的に言えば、誘導結合送信回路１１３は、アドレス、データ、コマンド等の信号に応じた電流を流す送信コイル（第二の送信コイル又は第三の送信コイル）を有する。そして、後述する誘導結合受信回路２０１は、誘導結合送信回路１１３の送信コイルに流れた電流に応じて電圧が誘起されることにより、誘導結合送信回路１１３からのデータを受信する受信コイル（第二の受信コイル又は第三の受信コイル）を有する。誘導結合受信回路２０１はその誘起された電圧に基づいて、誘導結合送信回路１１３に入力されたデータを再生する。
誘導結合送信回路１１３は、「入力されたデータに応じて異なる周波数のクロック信号を送信コイルに流す」という動作を実行していない。誘導結合送信回路１１３は、例えば入力されたデータの値の変化があった際に、誘導結合送信回路１１３の送信コイルにパルス電流を流すことにより、データを誘導結合によって誘導結合受信回路２０１の送信コイルに送信している。この場合、誘導結合送信回路１１３に入力されたデータの論理レベルが変化しない際には、誘導結合受信回路２０１の受信コイルに電圧は誘起されない。
誘導結合受信回路１１４の受信コイルには、後述する誘導結合送信回路２０２の送信コイルから誘導結合方式により送信されたデータにより、電圧が誘起される。誘導結合受信回路１１４はこの誘起された電圧に基づいて、誘導結合送信回路２０２に入力されたデータを再生する。このようにして、誘導結合受信回路１１４は誘導結合送信回路２０２から送信されたデータを受信する。誘導結合送信回路１１５、誘導結合受信回路１１６も同様の動作を行う。
なお、図１０において、誘導結合送信回路１１３及び誘導結合受信回路１１４はアドレス・データ・コマンドバッファ１０９とそれぞれ独立に接続され、誘導結合送信回路１１５及び誘導結合受信回路１１６はアドレス・データ・コマンドバッファ１０９とそれぞれ独立に接続されている。
誘導結合送信回路１１７、１１９は図８にかかる送信回路２４に対応し、送信回路２４と同様の処理を実行する。誘導結合受信回路１１８は、図８にかかる受信回路２６に対応し、受信回路２６と同様の処理を実行する。具体的には、誘導結合送信回路１１７は、コントローラ１１０が出力したクロック信号を誘導結合方式によって誘導結合受信回路２０５に送信する。誘導結合受信回路１１８は、誘導結合送信回路２０６が出力したクロック信号を受信し、コンパレータ１１１に出力する。誘導結合送信回路１１９は、コントローラ１１２が出力したクロック信号を誘導結合方式によって誘導結合受信回路２０７に送信する。
送信部１２０は、コントローラ１１０及び誘導結合送信回路１１７を含む回路であり、図２の送信側チップ２１に設けられた全ての構成要素を含むデータ送信用の回路である。受信部１２１は、コンパレータ１１１及び誘導結合受信回路１１８を含む回路であり、図２の受信側チップ２５に設けられた全ての構成要素を含むデータ受信用の回路である。送信部１２２は、コントローラ１１２及び誘導結合送信回路１１９を含む回路であり、送信部１２０と同様、図２の送信側チップ２１に含まれる全ての構成要素を含むデータ送信用の回路である。
次に、メモリチップ２００の詳細について説明する。誘導結合受信回路２０１、２０３は、誘導結合送信回路１１３、１１５から受信したアドレス、データ、コマンド等の信号をバッファ２０８に出力する。誘導結合送信回路２０２、２０４は、バッファ２０８から出力されたアドレス、データ、コマンド等の信号を、誘導結合方式により誘導結合受信回路１１４、１１６に送信する。なお、図１０において、誘導結合受信回路２０１及び誘導結合送信回路２０２はそれぞれバッファ２０８と独立に接続され、誘導結合受信回路２０３及び誘導結合送信回路２０４はそれぞれバッファ２０８と独立に接続されている。
誘導結合受信回路２０１、２０３、誘導結合送信回路２０２、２０４も、誘導結合送信回路１１３、１１５、誘導結合受信回路１１４、１１６と同様に、従来の方式による誘導結合送信回路又は誘導結合受信回路である。具体的に言えば、誘導結合受信回路２０１の受信コイルには、誘導結合送信回路１１３の送信コイルに流れた電流により、電圧が誘起される。誘導結合受信回路２０１はこの誘起された電圧に基づいて、誘導結合送信回路２０２に入力されたデータを再生する。
誘導結合送信回路２０２の送信コイルには、誘導結合送信回路２０２に入力されたデータに応じて電流が流れる。そして、誘導結合受信回路１１４の受信コイルには、誘導結合送信回路２０２の送信コイルに流れた電流によって電圧が誘起される。誘導結合受信回路１１４はその誘起された電圧に基づいて、誘導結合送信回路２０２に入力されたデータを再生する。誘導結合受信回路２０３、誘導結合送信回路２０４も同様の動作を行う。
誘導結合送信回路２０６は、図２にかかる送信回路２４に対応し、送信回路２４と同様の処理を実行する。誘導結合受信回路２０５、２０７は、図２にかかる受信回路２６に対応し、受信回路２６と同様の処理を実行する。具体的には、誘導結合受信回路２０５は、誘導結合送信回路１１７から受信したクロック信号をコンパレータ２０９に出力する。誘導結合送信回路２０６は、コントローラ（制御装置）２１０が出力したクロック信号を誘導結合受信回路１１８に送信する。誘導結合受信回路２０７は、誘導結合送信回路１１９から受信したクロック信号をコンパレータ２１１に出力する。
バッファ２０８は、誘導結合受信回路２０１、２０３を介してマイコンチップ１００から取得したアドレス、データ、コマンドを、メモリコア２１５に保管する前に一時格納するバッファである。さらに、メモリコア２１５からマイコンチップ１００に送信するアドレス、データ、コマンドを、誘導結合送信回路２０２、２０４に送信する前に一時格納することも行う。
コンパレータ２０９、２１１は、図２にかかるカウンタ２７及び判定機２８を備える制御論理回路である。コンパレータ２０９、２１１は、誘導結合受信回路２０５、２０７から出力されたクロック信号のクロック数をカウントし、カウントしたクロック数に応じて、論理レベルが「Ｈ」か「Ｌ」の信号を出力する。コントローラ２１０は、図２にかかる分周回路２２及び２入力セレクタ２３に対応する制御論理回路である。コントローラ２１０は、メモリ制御回路２１６が出力したモード信号に応じて、周波数の異なる２つのクロック信号のうち１つを選択して誘導結合送信回路２０６に出力する。
受信回路２１２は、誘導結合受信回路２０５及びコンパレータ２０９を含む回路であり、図２の受信側チップ２５に設けられた全ての構成要素を含むデータ受信用の回路である。送信部２１３は、誘導結合送信回路２０６及びコントローラ２１０を含む回路であり、図２の送信側チップ２１に設けられた全ての構成要素を含む、データ送信用の回路である。受信回路２１４は、誘導結合受信回路２０７及びコンパレータ２１１を含む回路であり、受信回路２１２と同様、図２の受信側チップ２５に含まれる全ての構成要素を含むデータ送信用の回路である。
メモリコア２１５はメモリチップ２００の記憶部であり、バッファ２０８に対してアドレス、データ、コマンドを入出力することによって、マイコンチップ１００とのデータ等の送受信を実行する。メモリ制御回路２１６は、受信回路２１４から取得したシステム制御信号に基づいて、メモリチップ２００の動作モード等を制御する。また、メモリ制御回路２１６は、例えば現在のメモリチップ２００の動作状態を示す動作モードを、送信信号として送信部２１３を介してマイコンチップ１００に出力する。この「動作状態」は、例えばメモリチップ２００が高消費電力又は低消費電力で動作している状態をいう。他には、ＣＰＵコア１０１からメモリチップ２００に対するアクセスのレイテンシが遅い状態であるか、早い状態であるかでもよい。
以上に説明したマイコンチップ１００及びメモリチップ２００におけるデータ通信は、以下のように行われる。ＣＰＵコア１０１は、アドレス・データバス１０７、外部メモリコントローラ１０４を介して、アドレス・データ・コマンドバッファ１０９に、アドレス、データ又はコマンドの信号を出力する。アドレス・データ・コマンドバッファ１０９は、誘導結合送信回路１１３、１１５に対してその信号を出力する。誘導結合送信回路１１３、１１５は、それぞれ誘導結合受信回路２０１、２０３に対して出力されたデータ等を送信し、誘導結合受信回路２０１、２０３はそれぞれ受信したデータをバッファ２０８に出力する。バッファ２０８は、入力されたデータ等をメモリコア２１５に出力する。例えばＣＰＵコア１０１がメモリコア２１５にデータを書き込む場合には、書き込まれるデータはこのようにして送受信される。
メモリコア２１５は、ＣＰＵコア１０１からのコマンドに応じてバッファ２０８にデータ等を出力し、バッファ２０８は入力されたデータ等を誘導結合送信回路２０２、２０４に出力する。誘導結合送信回路２０２、２０４は、それぞれ誘導結合受信回路１１４、１１６に対してデータを送信し、誘導結合受信回路１１４、１１６はそれぞれ受信したデータ等をアドレス・データ・コマンドバッファ１０９に出力する。アドレス・データ・コマンドバッファ１０９に出力されたデータ等は、外部メモリコントローラ１０４、アドレス・データ・コマンドバッファ１０９を介してＣＰＵコア１０１に入力される。例えばＣＰＵコア１０１がメモリコア２１５からデータを読み出す場合には、読み出されたデータはこのようにして送受信される。
以上の方法によって、アドレス、データ、コマンドが伝送される。ここで、アドレス、データ、コマンドの各信号は頻繁に論理レベルが変化する交流信号であるため、従来の誘導結合方式を用いて送受信を実行することができる。
送信部１２０は、受信回路２１２に対して、ＣＰＵコア１０１からのモード信号に応じたクロック信号を送信する。このモード信号は、図２における送信データＩＮに対応する信号であり、アドレス・データバス１０７、外部メモリコントローラ１０４を介して送信部１２０に出力される。受信回路２１２は、受信したクロック信号に基づいてモード信号を再生し、そのモード信号をメモリ制御回路２１６に出力する。このモード信号はメモリチップ２００の動作モードを切り替える信号であり、メモリチップ２００を高消費電力で動作させるモードと低消費電力で動作させるモードとを切り替えるモード信号や、ＣＰＵコア１０１からメモリチップ２００に対するアクセスのレイテンシの遅早を切り替えるモード信号がその例である。
例えばメモリチップ２００を高消費電力モードで動作させる場合にモード信号の論理レベルが「Ｈ」に、メモリチップ２００を低消費電力モードで動作させる場合にモード信号の論理レベルは「Ｌ」になるとする。ここで、消費電力の抑制のため、通常状態ではメモリチップ２００を低消費電力モードで動作させ、少ない期間だけメモリチップ２００を高消費電力モードで動作させるようにすることが考えられる。その場合、モード信号の論理レベルは殆どの期間「Ｌ」に、少ない期間だけ「Ｈ」になるため、モード信号は前述の直流的な信号になる。
一方、送信部２１３は、受信部１２１に対してメモリ制御回路２１６からの信号を送信し、受信部１２１は受信した信号を外部メモリコントローラ１０４に出力する。この信号は、例えば現在のメモリチップ２００の動作モードを示す動作モード信号である。ＣＰＵコア１０１は、外部メモリコントローラ１０４からこの信号を取得することにより、メモリチップ２００の動作モードを決定する。
送信部１２２には、ＣＰＵコア１０１から出力されるモード信号やリセット信号、マイコンチップ１００の割り込み信号のようなシステム制御信号が、バスステートコントローラ１０５、システムコントローラ１０６を介して出力される。このシステム制御信号は、図２における送信データＩＮに対応する信号である。送信部１２２は、システム制御信号に応じたクロック信号を受信回路２１４に対して送信する。受信回路２１４は、受信したクロック信号に基づいてシステム制御信号を再生し、そのシステム制御信号をメモリ制御回路２１６に出力する。メモリ制御回路２１６は、取得したシステム制御信号に応じて、メモリチップ２００の動作を制御する。例えば、システム制御信号としてメモリチップ２００のリセット信号がメモリ制御回路２１６に入力された場合、メモリ制御回路２１６はメモリチップ２００のリセット動作を実行する。
例えばシステム制御信号がメモリチップ２００のリセット信号であって、リセットが生じていない場合にシステム制御信号の論理レベルが「Ｌ」に、メモリチップ２００のリセット動作を実行させる場合にシステム制御信号の論理レベルが「Ｈ」になるとする。この場合にも、システム制御信号の論理レベルは殆どの期間「Ｌ」に、わずかな期間だけ「Ｈ」になるため、システム制御信号は前述の直流的な信号になる。
送信部１２０、１２２で送信される信号は、前述の直流的な信号である。換言すれば、システム制御信号やモード信号（制御信号）は、アドレス信号、データ信号、コマンド信号に比較して単位時間当たりに値が変化する割合（変化率）が少ない。そのため、システム制御信号やモード信号（制御信号）は、従来の誘導結合方式による通信方法では送受信ができない。しかし、実施の形態２に記載した方法を使用することにより、システム制御信号やモード信号（制御信号）といったマイコンチップ１００及びメモリチップ２００にとって重要な信号を精度良く通信することができる。そのため、マイコンチップ１００は、メモリチップ２００の制御を精度良く実行することができる。送信部２１３で送信される信号についても、同様に精度良く通信を実行することができる。そのため、マイコンチップ１００は、メモリチップ２００の動作状態をより正確に把握することができる。
マイコンチップ１００及びメモリチップ２００における誘導結合送信回路はデータに応じた電流を流す送信コイルを有し、誘導結合受信回路はその送信コイルに流れた電流に応じて電圧が誘起されることにより誘導結合送信回路に出力されたデータを受信する受信コイルを有する。これにより、誘導結合送信回路及び誘導結合受信回路はデータの送受信を簡易な構成で行うことができる。
マイコンチップ１００及びメモリチップ２００において、従来から用いられてきた誘導結合送信回路又は誘導結合受信回路を設けることにより、アドレス信号、データ信号、コマンド信号といった変化率が多いデータの送受信を実行することができる。さらに、アドレス信号、データ信号、コマンド信号を従来のコストが少ない誘導結合方式によって送受信し、システム制御信号やモード信号（制御信号）を実施の形態２に記載した誘導結合方式で送受信する。このように、信号の性質に応じて使用する回路の構成を変更することにより、マイコンチップ１００及びメモリチップ２００のコスト削減を図ることができる。
なお、マイコンチップ１００及びメモリチップ２００の構成は、図１１のように変更することもできる。図１１において、誘導結合送信回路１１３及び誘導結合受信回路１１４は共通の信号線によりアドレス・データ・コマンドバッファ１０９と接続されている。誘導結合受信回路１１５及び誘導結合送信回路１１６はそれぞれアドレス・データ・コマンドバッファ１０９と独立に接続されている。誘導結合送信回路１１３及び誘導結合受信回路１１４は、ＣＰＵコア１０１により時分割方式で動作が制御されている。具体的には、誘導結合送信回路１１３が動作して（データを送信して）誘導結合受信回路１１４は動作しない状態と、誘導結合送信回路１１３が動作せずに誘導結合受信回路１１４が動作する（データを受信する）状態とが、制御により切り替わる。誘導結合送信回路１１５及び誘導結合受信回路１１６は、メモリコア２１５のアドレス情報や、ＲＡＳ（Row Address Strobe）信号やＣＡＳ（Column Address Strobe）信号といったアドレスを指定するための信号についての送受信を実行する。
図１１において、誘導結合受信回路２０１及び誘導結合送信回路２０２は共通の信号線によりバッファ２０８と接続されている。誘導結合受信回路２０３及び誘導結合送信回路２０４はそれぞれバッファ２０８と独立に接続されている。誘導結合受信回路２０１及び誘導結合送信回路２０２、誘導結合受信回路２０３及び誘導結合送信回路２０４も、メモリ制御回路２１６によって時分割方式で動作が制御されている。
図１２は、図１０にかかるマイコンチップ１００及びメモリチップ２００が半導体装置に実装された際の、両者の立体的な位置関係の具体例を示す立体図である。マイコンチップ１００は、メモリチップ２００の下方に設けられている。なお、図の簡単化のため誘導結合送信回路及び誘導結合受信回路はチップサイズに対して大きめに描き、マイコンチップ１００及びメモリチップ２００の他の回路の記載は省略している。なお、図１０のマイコンチップ１００及びメモリチップ２００においては、誘導結合送信回路及び誘導結合受信回路は便宜上一列しか記載されていないものの、図１２のように二列の誘導結合送信回路及び誘導結合受信回路が設けられてもよい。あるいは、マイコンチップ１００及びメモリチップ２００は、誘導結合送信回路及び誘導結合受信回路を三列以上備えても良い。
図１２において、マイコンチップ１００の誘導結合送信回路１１９の略真上に、メモリチップ２００の誘導結合受信回路２０７が配置されている。なお、図１２においては、実装基板に実装される側を「下」とし、その反対側を「上」としている。誘導結合送信回路１１９及び誘導結合受信回路２０７は、データの送受信においてペアとなる回路である。他の誘導結合送信回路及び誘導結合受信回路についても、同様の位置関係が成り立つ。換言すれば、マイコンチップ１００及びメモリチップ２００において、誘導結合方式を用いた通信に使用する送信コイル（誘導結合送信回路）と、当該送信コイルからの送信信号を受信する受信コイル（誘導結合受信回路）とは、上下に重なり合う位置（対向する位置）に配置されている。これにより、送信コイルと受信コイルとの相互インダクタンスが大きくなるため、送信コイル及び受信コイルに強い磁界を発生させることができるようになり、誘導結合通信を安定的に行うことが出来る。
以上に説明した通り、マイコンチップ１００は、実施の形態３にかかる送信側チップ２１及び受信側チップ２５の両方の役割を果たしている。メモリチップ２００についても、同様に、送信側チップ２１及び受信側チップ２５の両方の役割を果たしている。そのため、マイコンチップ１００及びメモリチップ２００は、「Ｈ」又は「Ｌ」のデジタル値をとるモード信号やリセット信号のようなシステム制御信号を誘導結合方式により送受信することができる。そして、実施の形態２において説明した通り、誘導結合方式による信号の送受信を簡易な構成により実現することができる。
なお、マイコンチップ１００及びメモリチップ２００のコントローラは、分周回路２２を備えなくてもよい。コントローラは、図８に記載した通り、２つの入力クロックＣＬＫ１及びＣＬＫ０が入力された２入力セレクタ２９を備えた制御論理回路でもよい。あるいは、コントローラは、図９に記載した通り、４つの入力クロックＣＬＫ３〜ＣＬＫ０が入力される４入力セレクタ２９に対応する制御論理回路でもよい。この場合、コンパレータ２０９は、誘導結合受信回路２０５が受信したクロック信号に応じて、コントローラ１１０に入力された入力信号を出力する。コントローラ１１２、２１０についても、同様の変更ができる。
図１０、図１１では、メモリチップ２００を制御するためのモード信号及びシステム制御信号がマイコンチップ１００から誘導結合方式により送信されるとともに、メモリチップ２００からはメモリチップ２００の動作状態を示す動作モード信号がマイコンチップ１００に送信された。しかし、モード信号、システム制御信号、動作モード信号の一部は誘導結合方式ではなく有線接続により伝達されてもよい。
マイコンチップ１００において、従来の誘導結合送信回路及び誘導結合受信回路は、いずれか一方のみが設けられてもよい。メモリチップ２００においても同様である。さらに、従来の誘導結合送信回路は、前述の方法以外の方法で、入力されたデータを送信してもよい。例えば、誘導結合送信回路１１３は、送信コイルに対して、入力されたデータのクロック１周期毎の値に応じて異なる向きのパルス電流を出力してもよい。ここで、誘導結合送信回路１１３は、「入力されたデータに応じて異なる周波数のクロック信号を送信コイルに流す」という動作を実行せずに、入力されたデータを誘導結合受信回路２０１に送信している。
マイコンチップ１００においては、ＣＰＵコア１０１の代わりに、データの入出力やメモリチップ２００の制御を実行する他の種類の制御装置（プロセッサ）が備えられていても良い。マイコンチップ１００において、オンチップメモリ（ＯＮ＿ＭＥＭ）１０２〜アドレス・データ・コマンドバッファ１０９の構成要素は、必要でなければ設けなくともよい。
マイコンチップ１００から制御信号が出力されるのはメモリチップ２００でなくともよく、マイコンチップ１００により制御される他の種類の周辺回路であってもよい。この場合でも、マイコンチップ１００は同様にして周辺回路を制御することができる。また、メモリチップ２００が動作モードを出力するチップは、マイコンチップ１００ではなく、他のチップ（例えばマイコンチップ１００とメモリチップ２００の間に挟まれたチップ）であってもよい。この場合でも、メモリチップ２００は他のチップに対して動作状態を示す動作モード信号を伝達することができる。
送信部１２０は、図２にかかる送信側チップ２１の代わりに、図８にかかる送信側チップ２１の構成要素を備えていてもよい。この場合、コントローラ１１０は分周回路２２を備えない。あるいは、送信部１２０は、図９にかかる送信側チップ２１の構成要素を備え、受信回路２１２は、図９にかかる受信側チップ２５の構成要素を備えていてもよい。同様に、送信部１２０は、図１にかかる半導体チップ１１の構成要素を備え、受信回路２１２は、図１にかかる半導体チップ１４の構成要素を備えていてもよい。
実施の形態６
実施の形態６では、半導体装置のＳｉＰ構造について示す。図１３は、図１２にかかるマイコンチップ１００、メモリチップ２００を搭載した半導体装置のＳｉＰ構造の例を示す断面図である。半導体装置４は、ＢＧＡ（Ball grid array）による表面実装タイプのパッケージがなされた半導体装置である。
半導体装置４においては、パッケージ基板４０上においてマイコンチップ１００、メモリチップ２００が、パッケージ基板４０側から順に積層されている。マイコンチップ１００、メモリチップ２００は、パッケージ４１により覆われている。このようにして、マイコンチップ１００及びメモリチップ２００が１つのパッケージに封止されている。パッケージ基板４０においては、マイコンチップ１００、メモリチップ２００が搭載された面の反対側の面において、ハンダで構成された電極（バンプ）４３が設けられている。
マイコンチップ１００は、主面１２３（配線層）と主面１２３と反対側の裏面１２４を備える。裏面１２４は図１３の上方（パッケージ基板４０と反対側）を向いており、主面１２３は図１３の下方（パッケージ基板４０側）を向いている。つまり、マイコンチップ１００はｆａｃｅ−ｄｏｗｎでパッケージ基板４０に対して接続されている。マイコンチップ１００とパッケージ基板４０は、電極４３により接続されている。マイコンチップ１００の電源電圧は、電極４３を介してパッケージ基板４０から供給される。パッケージ基板４０からマイコンチップ１００に送受信される信号も、電極４３を介して伝達される。
マイコンチップ１００の主面１２３にはＣＰＵコア１０１、オンチップメモリ１０２等が設けられている（図１３では便宜上図示されていない）。主面１２３に設けられた誘導結合送信回路１１９は、実施の形態２に記載した通り、誘導結合方式によってメモリチップ２００の誘導結合受信回路２０７に信号を伝達する。前述の通り、誘導結合送信回路１１９（送信コイル）と誘導結合受信回路２０７（受信コイル）とは、上下に重なり合う位置（対向する位置）に配置されている。
メモリチップ２００は、主面２１７と反対側の裏面２１８とを備える。主面２１７は図１３の下方（パッケージ基板４０側）を向いており、裏面２１８は図１３の上方（パッケージ基板４０と反対側）を向いている。つまり、メモリチップ２００はｆａｃｅ−ｕｐでパッケージ基板４０の上に積層されている。
メモリチップ２００の主面２１７にはバッファ２０８、コンパレータ２０９等が設けられている（図１３では便宜上図示されていない）。主面２１７に設けられた誘導結合受信回路２０７には、誘導結合方式によってマイコンチップ１００の誘導結合送信回路１１９から信号が伝達される。このようにして、マイコンチップ１００とメモリチップ２００との間で誘導結合方式により信号の送受信が行われる。
さらに、パッケージ基板４０とメモリチップ２００とは電源ワイヤ４２により接続されており、メモリチップ２００の電源電圧は電源ワイヤ４２によって供給される。つまり、メモリチップ２００はワイヤーボンディングによって電源が供給されている。
マイコンチップ１００、メモリチップ２００で行われる動作の詳細は実施の形態５に記載した通りである。以上、図１３に示した半導体装置４のＳｉＰ構造においては、パッケージ内のメモリチップ２００において信号伝達のためのワイヤを設けることは不要であり、電源電圧のためのワイヤのみを設ければよい。そのため、半導体装置の組立工程のコスト削減が可能となる。
半導体装置４の他のＳｉＰ構造について、以下に例示する。図１４は、半導体装置４の他のＳｉＰ構造の例を示す断面図である。図１４に示した半導体装置４は、図１３と同様、ＢＧＡ（Ball grid array）によるパッケージがなされた半導体装置である。
図１４に示した半導体装置４が図１３に示した半導体装置４と異なる点は、メモリチップ２００だけでなく、マイコンチップ１００もｆａｃｅ−ｕｐで実装されている点である。具体的には、マイコンチップ１００の主面１２３が図１４の上方（つまりパッケージ基板４０と反対側）を向いており、裏面１２４が図１４の下方（つまりパッケージ基板４０側）を向いている。この場合には、パッケージ基板４０上に電極を設けても実装面に対して電源を供給することはできないし、パッケージ基板４０からマイコンチップ１００に送受信される信号も伝達することはできない。そのため、メモリチップ２００に対してのワイヤ接続は電源のみでよいが、マイコンチップ１００に対しては信号及び電源のワイヤ接続が必要である。図１４では、パッケージ基板４０とマイコンチップ１００との間に電源ワイヤ４４が接続されており、マイコンチップ１００の電源電圧はその電源ワイヤ４４によって供給される。
図１４に示した半導体装置４のその他の構成は、図１３に示した半導体装置４の構成と同様であるため、説明を省略する。このように、半導体装置４は、メモリチップ２００だけでなく、マイコンチップ１００もｆａｃｅ−ｕｐで実装することができる。このように半導体装置４を構成しても、半導体チップ１４に対するワイヤ接続は電源のみとできるため、半導体装置４の組立工程のコスト削減が可能となる。
なお、図１３、図１４において、マイコンチップ１００を下層に、メモリチップ２００を上層に積層してもよい。マイコンチップ１００、メモリチップ２００の代わりに、実施の形態１〜３にかかるチップを代わりに積層してもよい。
図１３、図１４では半導体チップ１４への電源供給はワイヤによりなされているが、供給は誘導結合方式によりなされていてもよい。また、半導体装置１のパッケージ構造はＢＧＡを例示したが、ＱＦＰ（Quad Flat Package）等、他のパッケージ構造でもよい。
図１３、図１４では半導体チップが２層しかない構造の半導体装置について例示したが、半導体チップが３層以上設けられた半導体装置についても応用することができる。図１５は、３層の半導体チップが積層された構造の例を示す断面図である。図１５においては、パッケージ基板４０上に半導体チップ３００、４００、５００が積層されている。なお、図１５において半導体チップ３００、４００、５００は全てｆａｃｅ−ｕｐで実装されており、各半導体チップにおける電源ワイヤ、パッケージ等の部品は図示を省略している。
半導体チップ３００は、誘導結合送信回路３０１、３０２、３０３を備える。誘導結合送信回路３０１〜３０３は、誘導結合送信回路１１９と同様の構成を有する。半導体チップ４００は、誘導結合受信回路４０１、４０３、誘導結合送信回路４０２を備える。誘導結合受信回路４０１、４０３は、誘導結合送信回路２０７と同様の構成を有し、誘導結合送信回路４０２は、誘導結合送信回路１１９と同様の構成を有する。半導体チップ５００は、誘導結合受信回路５０１、５０２、５０３を備える。誘導結合受信回路５０１〜５０３は、誘導結合送信回路２０７と同様の構成を有する。なお、以上の誘導結合送信回路及び誘導結合受信回路各半導体チップにおける実装面に設けられている。
誘導結合送信回路３０１には、半導体チップ３００からシステム制御信号に応じたクロック信号が入力される。誘導結合送信回路３０１は、そのクロック信号を送信コイルに流すことにより、磁界変化を発生させる。半導体チップ４００の誘導結合受信回路４０１は、その磁界変化に基づいて受信コイルからクロック信号を取得する。このようにして、誘導結合受信回路４０１は誘導結合送信回路３０１からシステム制御信号に応じたクロック信号を受信する。以上の動作の詳細は前述の通りである。なお、クロック信号の送受信を、図１５中では矢印で示している。
誘導結合送信回路４０２にも、半導体チップ４００から同様のシステム制御信号に応じたクロック信号が入力される。誘導結合受信回路５０１は、前述と同様にそのシステム制御信号に応じたクロック信号を誘導結合送信回路４０２から受信する。
誘導結合送信回路３０２は、半導体チップ３００からシステム制御信号に応じたクロック信号が入力される。誘導結合受信回路４０３、５０２は前述と同様にそのシステム制御信号に応じたクロック信号を誘導結合送信回路３０２から受信する。
誘導結合送信回路３０３は、半導体チップ３００からシステム制御信号に応じたクロック信号が入力される。誘導結合受信回路５０３は前述と同様にそのシステム制御信号に応じたクロック信号を誘導結合送信回路３０３から受信する。
以上のようにして、半導体チップは、隣に積層されたチップのみならず、他のチップが間に挟まったチップに対しても、信号を送受信することができる。なお、半導体チップ３００〜５００において、誘導結合送信回路と、当該誘導結合送信回路からの送信信号を受信する誘導結合受信回路とは、上下に重なり合う位置（対向する位置）に配置されている。
マイコンチップ１００及びメモリチップ２００は、図１にかかる半導体チップ１１及び半導体チップ１４であってもよいし、図８にかかる送信側チップ２１及び半導体チップ２５であってもよい。また、マイコンチップ１００及びメモリチップ２００は、図９にかかる送信側チップ２１及び半導体チップ２５であってもよい。
実施の形態７
実施の形態７では、実施の形態２を適用した非接触コネクタについて示す。図１６は、そのような非接触コネクタにおける送受信回路の一例を示す構成図である。送受信回路５は、１ビット分のデータを送受信する回路であり、半導体装置内に設けられた回路である。送受信回路５は、送信部５１、受信部５２、基準クロック発振器（発振器）５３及び分周器（分周回路）５４を備える。なお、送受信回路５は１つのチップ（第一の半導体チップ）上に形成されている。
送受信回路６は、１ビット分のデータを送受信する回路であり、送信部６１、受信部６２、基準クロック発振器６３及び分周器６４を備えた、送受信回路５と同様の構成を有する回路である。
送信部５１は、コントローラ５５及び誘導結合送信回路５６を有し、図１０にかかる送信部１２０と同じ構成を有する。コントローラ５５は図１０にかかるコントローラ１１０と同じ構成を有し、誘導結合送信回路５６は図１０にかかる誘導結合送信回路１１７と同じ構成を有する。送信部５１は、基準クロック発振器５３から基準クロックＣＬＫを、送受信回路５の外部から送信データＩＮを取得し、送受信回路６の受信部６２に対して送信データＩＮに応じた周波数のクロック信号を送信する。
受信部５２は、誘導結合受信回路５７及びコンパレータ５８を有し、図１０にかかる受信部１２１と同じ構成を有する。誘導結合受信回路５７は図１０にかかる誘導結合受信部１１８と同じ構成を有し、コンパレータ５８は図１０にかかるコンパレータ１１１と同じ構成を有する。受信部５２は、送受信回路６の受信部６２からクロック信号を受信する。そして、分周器５４から出力される参照クロックＣＬＫＸに基づいて、受信したクロック信号の所定期間内のクロック数をカウントする。受信部５２はカウントしたクロック数に基づいて、受信部６２が取得した送信データＩＮを出力信号ＯＵＴとして送受信回路５の外部に出力する。
基準クロック発振器５３は、基準クロックＣＬＫをコントローラ５５及び分周器５４に出力する発振器である。ここで基準クロック発振器５３と分周器５４、基準クロック発振器５３とコントローラ５５との間はそれぞれ有線接続されている。なお、基準クロックＣＬＫは、図２における入力クロックＣＬＫに対応する。
分周器５４は、基準クロック発振器５３から出力された基準クロックＣＬＫを分周した参照クロックＣＬＫＸを出力する。
送信部６１、受信部６２、基準クロック発振器６３及び分周器６４は、送信部５１、受信部５２、基準クロック発振器５３及び分周器５４と同様の動作を行うため、説明を省略する。
ここで、送信データＩＮが「Ｈ」か「Ｌ」の値をとり、基準クロック発振器５３の発振周波数として３２ＭＨｚが用いられる場合の送受信回路５の動作について説明する。基準クロック発振器５３は、クロック周波数が３２ＭＨｚの基準クロックＣＬＫを出力する。コントローラ５５内のセレクタには、基準クロックＣＬＫと、分周回路によって基準クロックＣＬＫを２分周したクロック信号（即ち、クロック周波数が１６ＭＨｚのクロック信号）が入力される。セレクタは、取得した送信データＩＮの値に応じて、両クロック信号を選択して出力する。例えば、取得した送信データＩＮの値が「Ｈ」の場合には、セレクタはクロック周波数が３２ＭＨｚの基準クロックＣＬＫを誘導結合送信回路５６に出力する。取得した送信データＩＮの値が「Ｌ」の場合には、セレクタは基準クロックＣＬＫを２分周したクロック信号を誘導結合送信回路５６に出力する。誘導結合送信回路５６は、このようにしてコントローラ５５が出力したクロック信号を誘導結合方式により誘導結合受信回路６７に送信する。
分周器５４は３２ＭＨｚの基準クロックＣＬＫを３２分周し、周波数が１ＭＨｚの参照クロックＣＬＫＸを出力する。
基準クロック発振器６３も、同様に周波数が３２ＭＨｚのクロック信号を発振する。コントローラ６５は、取得した送信データＩＮの値が「Ｈ」の場合にクロック周波数が３２ＭＨｚの基準クロックＣＬＫを誘導結合送信回路６６に出力し、取得した送信データＩＮの値が「Ｌ」の場合には、基準クロックＣＬＫを２分周したクロック信号を誘導結合送信回路６６に出力する。
誘導結合受信回路５７は、誘導結合送信回路６６からクロック信号を受信し、コンパレータ５８にそのクロック信号を伝達する。コンパレータ５８は、送信部６１から受信したクロック信号のクロック数を、参照クロックＣＬＫＸの１周期内でカウントする。参照クロックＣＬＫＸの周波数は１ＭＨｚであるため、誘導結合送信回路６６が３２ＭＨｚのクロック信号を送信した場合には、コンパレータ５８におけるクロック数は「３２」となる。また、誘導結合送信回路６６が１６ＭＨｚのクロック信号を送信した場合には、コンパレータ５８におけるクロック数は「１６」となる。ここで、コンパレータ５８の閾値を（３２と１６との間の）２４と設定しておく。
コンパレータ５８は、受信したクロック信号のクロック数がその閾値（２４）よりも大きいか小さいかを判定することにより、誘導結合送信回路６６が取得した送信データＩＮが「Ｈ」であるか「Ｌ」であるかを判定する。この場合、コンパレータ５８は、クロック数が「３２」の場合には送信部６１が取得した送信データＩＮが「Ｈ」であり、クロック数が「１６」の場合には送信部６１が取得した送信データＩＮが「Ｌ」であると判定する。コンパレータ５８は判定結果に基づき、送信部６１が取得した送信データＩＮを出力信号ＯＵＴとして出力する。
なおコンパレータ５８の閾値は２４に限らず他の値でもよいが、前述の通り、送信データＩＮが「Ｈ」の際のクロック数と、送信データＩＮが「Ｌ」の際のクロック数との中間値をとることにより、容易に送信データＩＮの判別が可能となる。
送受信回路５及び送受信回路６が、それぞれ以上に示した送信部、受信部、基準クロック発振器及び分周器を備えていることにより、非接触コネクタ（送受信回路）は、誘導結合方式を用いて精度良くデータを伝達することができる。
送受信回路５において分周器５４は、基準クロック発振器５３が発振した基準クロックＣＬＫに応じて参照クロックＣＬＫＸを出力する。このため、基準クロックＣＬＫの発振器と参照クロックＣＬＫＸの発振器を１個ずつ設けずにすみ、送受信回路５を備える半導体チップの回路構成をより簡易にすることができる。送受信回路６についても同様の効果がある。
なお、分周器５４は３２分周の分周回路ではなく、ｎ分周（ｎは任意の自然数）の分周回路でもよい。さらに、分周器５４は基準クロックＣＬＫの周波数を変換して出力する参照クロック出力回路でもよい。ここで、コンパレータ５８がクロック数を容易にカウントするためには、周波数変換回路は基準クロックＣＬＫの周波数を下げて出力するのが望ましい。このようにしても、発振器を２個設けなくてすむため、送受信回路５の回路構成を簡易にすることができる。しかし、送受信回路５の回路構成をより簡易にするためには、分周器を設ける方が望ましい。
基準クロック発振器５３、６３の出力するクロック信号の周波数も、上述の例に限られない。例えば、基準クロック発振器５３の出力するクロック信号の周波数を３２ＭＨｚ、基準クロック発振器６３の出力するクロック信号の周波数を６４ＭＨｚとしてもよい。この場合、コントローラ６５は、取得した送信データＩＮの値が「Ｈ」の場合にクロック周波数が６４ＭＨｚの基準クロックＣＬＫを誘導結合送信回路６６に出力し、取得した送信データＩＮの値が「Ｌ」の場合には、基準クロックＣＬＫを２分周したクロック信号を誘導結合送信回路６６に出力する。コンパレータ５８の閾値を（６４と３２との間の）４８と設定しておくことにより、コンパレータ５８は、カウントしたクロック数が「６４」の場合には送信部６１が取得した送信データＩＮが「Ｈ」であり、クロック数が「３２」の場合には送信部６１が取得した送信データＩＮが「Ｌ」であると判定する。
送受信回路５は１ビットのデータを送受信する回路として説明したが、ｎ（ｎは任意の整数）ビットのデータを送受信する回路であってもよい。この場合には、１個の送信部５１が実施の形態３で説明したようにｎビットのデータを送信してもよいし、ｎ個の送信部５１が１ビットのデータを送信してもよい。受信部５２についても同様である。
送信部５１は、図２にかかる送信側チップ２１の代わりに、図８にかかる送信側チップ２１の構成要素を備えていてもよい。この場合、コントローラ５５は分周回路２２を備えない。あるいは、送信部５１は、図９にかかる送信側チップ２１の構成要素を備え、受信部６２は、図９にかかる受信側チップ２５の構成要素を備えていてもよい。この場合、送信部５１は、基準クロック発振器５３の出力する基準入力クロックと、他の発振器から出力される基準入力クロックと周波数が異なるクロック信号と、をコントローラ５５に入力される送信データＩＮに応じて選択して送信回路５６に出力するセレクタを有する。
送受信回路５において、送信部５１と受信部５２とは、設けられる数が異なっていてもよい。
送受信回路５における送信部５１、受信部５２、基準クロック発振器５３及び分周器５４は、１つのチップに形成されていてもよいし、送受信回路５内の複数のチップに形成されていてもよい。さらに、送信部５１又は受信部５２内のコイル、インバータ、セレクタ、カウンタ、判定機といった部品は、ディスクリート部品であってもよい。送受信回路６についても同様である。
図１７は、図１６にかかる送受信回路５を自動車のワイヤーハーネスのコネクタ部分に適用した場合の一例を示した立体図である。図１７では、コネクタ部７及びワイヤーハーネス８、９が示されている。
コネクタ７は、一定の間隔をおいて対向するコネクタ７１、７２から構成されている。コネクタ７１内部には、信号を送受信する送受信回路５が必要なビット数分だけ組み込まれている。コネクタ７２内部には、信号を送受信する送受信回路６が、コネクタ７１内部の送受信回路５に対応する数だけ設けられている。ここで、コネクタ７１に設けられた誘導結合送信回路５６（送信コイル）と、コネクタ７２に設けられ、当該誘導結合送信回路５６からのクロック信号を受信する誘導結合受信回路５７（受信コイル）とは、相互インダクタンスが大きくなるように上下に重ねあわされている。
ワイヤーハーネス８は、他の回路からの信号をコネクタ７１に伝達し、ワイヤーハーネス９は、コネクタ７２が受信した信号を他の回路に伝達する。
以上のようにコネクタ部７を構成することにより、自動車のワイヤーハーネスにおいて非接触による通信を実現することができる。そのため、通信の安定性を、振動に対して強くできるほか、電気的なノイズに対しても強くできるという利点が得られる。
なお、コネクタ７１内部に設けられた送信部５１と受信部５２の数は異なっていてもよい。また、コネクタ７１が信号の送信のみを実行するコネクタであり、コネクタ７２はコネクタ７１から信号の受信のみを実行するコネクタであってもよい。その場合、コネクタ７１内部には、送信部５１が必要なビット数分だけ組み込まれており、コネクタ７２内部には、受信部６２が、コネクタ７１内部の送信部５１に対応する数だけ設けられている。逆に、コネクタ７１が信号の受信のみを実行するコネクタであり、コネクタ７２はコネクタ７１から信号の送信のみを実行するコネクタであってもよい。
実施の形態８
実施の形態８では、実施の形態２を適用した非接触コネクタの他の構成例について示す。なお、実施の形態７で示した構成要素については適宜説明を省略する。
図１８は、そのような非接触コネクタにおける送受信回路の一例を示す構成図である。送受信回路５は、１ビット分のデータを送受信する回路であり、半導体装置内に設けられた回路である。送受信回路５は、送信部５１、受信部５２、基準クロック発振器５３及び分周器５４を備える。なお、送受信回路５は１つのチップ（第一の半導体チップ）上に形成されている。
送信部５１は、コントローラ５５（クロック生成回路）及び電流出力回路５６１を有し、コイル５９Ａと接続されている。ここでコントローラ５５は図１０にかかるコントローラ１１０と同じ構成を有する。具体的には、コントローラ５５は図２にかかる分周回路２２及び２入力セレクタ２３を備える制御論理回路である。電流出力回路５６１は、図３にかかる電流出力回路２４１と同じ構成を有する。送信部５１は、基準クロック発振器５３から基準クロックＣＬＫを、送受信回路５の外部から送信データＩＮを取得し、コイル５９Ａに対して送信データＩＮに応じた周波数のクロック信号を出力する。
受信部５２は、差動増幅回路５７１（クロック出力回路）及びコンパレータ５８（再生回路）を有し、コイル５９Ｂと接続されている。ここで差動増幅回路５７１は図３にかかる差動増幅回路２６２と同じ構成を有し、コンパレータ５８は図１０にかかるコンパレータ１１１と同じ構成を有する。受信部５２には、コイル５９Ｂから、送受信回路６の送信データＩＮに応じた周波数のクロック信号が出力される。そして、分周器５４から出力される参照クロックＣＬＫＸに基づいて、受信したクロック信号の所定期間内のクロック数をカウントする。受信部５２はカウントしたクロック数に基づいて、受信部６２が取得した送信データＩＮを出力信号ＯＵＴとして送受信回路５の外部に出力する。
コイル５９Ａ、５９Ｂは、送受信回路５とは別個のディスクリート部品で構成されたコイルであり、それぞれ図３にかかる送信コイル２４２、受信コイル２６１と同じ構成を有する。コイル５９Ａは送信コイル２４２と同様にして、コイル６９Ａに対して送受信回路５の送信データＩＮに応じた周波数のクロック信号を送信する。コイル５９Ｂは受信コイル２６１と同様にして、コイル６９Ｂから送受信回路６の送信データＩＮに応じた周波数のクロック信号を受信する。
受信部５２〜分周器５４の説明については、実施の形態７と同様であるため、説明を省略する。
送受信回路６は、１ビット分のデータを送受信する回路であり、送信部６１、受信部６２、基準クロック発振器６３及び分周器６４を備えた、送受信回路５と同様の構成を有する回路である。
送信部６１は、コントローラ６５（クロック生成回路）及び電流出力回路６６１を有し、コイル６９Ｂと接続されている。コントローラ６５及び電流出力回路６６１の構成及び動作はコントローラ５５及び電流出力回路５６１と同様であるため、説明を省略する。
受信部６２は、差動増幅回路６７１（クロック出力回路）及びコンパレータ６８（再生回路）を有し、コイル６９Ａと接続されている。差動増幅回路６７１及びコンパレータ６８の構成及び動作は差動増幅回路５７１及びコンパレータ５８と同様であるため、説明を省略する。
基準クロック発振器６３及び分周器６４は、基準クロック発振器５３及び分周器５４と同様の動作を行うため、説明を省略する。またコイル６９Ａ、６９Ｂはそれぞれコイル５９Ｂ、５９Ａと同様の動作を行うため、説明を省略する。
以上のように、実施の形態７における送受信回路５及び６において、送信コイル又は受信コイルをディスクリート部品にしても、実施の形態７にかかる送受信回路５及び６と同様の動作を実現することができるため、同様の効果を奏することができる。なおコイル５９Ａ、５９Ｂ、６９Ａ、６９Ｂの少なくともいずれかは、回路基板（例えばＰＣＢ；Printed Circuit Board）上の配線で形成したコイルであってもよい。また、送受信回路５、６には、実施の形態７と同様の変更をすることができる。
図１９は、図１８にかかる送受信回路５を自動車のワイヤーハーネスのコネクタ部分に適用した場合の一例を示した断面図である。図１９では、コネクタ７１、７２及びワイヤーハーネス８、９が示されている。
コネクタ７１は、回路基板８０と、回路基板８０に搭載された送受信回路５、コイル５９Ａ、５９Ｂ及び導線８２、８４、８５を内部に有している。送受信回路５、コイル５９Ａ、５９Ｂは実施の形態７と同様であるため説明を省略する。
回路基板８０は送受信回路等を搭載する基板であり、例えばＰＣＢである。導線８２は、ワイヤーハーネス９と送受信回路５とを接続する導線であり、ワイヤーハーネス９と送受信回路５との信号の送受信を行う。導線８４は送受信回路５とコイル５９Ａとを回路基板８０上で接続しており、送受信回路５が出力したクロック信号をコイル５９Ａに伝達する。導線８５は送受信回路５とコイル５９Ｂとを回路基板８０上で接続しており、送受信回路６がコイル６９Ｂを介して出力したクロック信号をコイル５９Ｂから送受信回路５に伝達する。なお、送受信回路５には図示しない導線により電源電圧が供給されている。
コネクタ７２は、回路基板８１と、回路基板８１に搭載された送受信回路６、コイル６９Ａ、６９Ｂ及び導線８３、８６、８７を内部に有している。導線８３は、ワイヤーハーネス８と送受信回路６とを接続する導線であり、ワイヤーハーネス８と送受信回路６との信号の送受信を行う。導線８６は送受信回路６とコイル６９Ａとを回路基板８１上で接続しており、送受信回路５がコイル５９Ａを介して出力したクロック信号をコイル５９Ｂから送受信回路５に伝達する。導線８７は送受信回路６とコイル６９Ｂとを回路基板８０上で接続しており、送受信回路６が出力したクロック信号をコイル６９Ｂに伝達する。その他の各部の説明についてはコネクタ７１と同様であるため説明を省略する。
なお、導線８２〜８７は例えばワイヤーボンディングである。また、送受信回路５、６には図示しない導線により電源電圧が供給されている。
以上のようにワイヤーハーネスのコネクト部分を構成した場合には、送受信回路５における送信データＩＮの変化によりコイル５９Ａで誘起された磁界の変化が、コイル６９Ａに誘導起電力を発生させる。この誘導起電力に基づいて、送受信回路６の受信部６２はクロック信号を受信し、受信したクロック信号の所定期間内のクロック数をカウントして、取得した送信データＩＮを出力信号ＯＵＴとして送受信回路６の外部に出力する。コイル６９Ｂ、コイル５９Ｂ及び送受信回路５においても同様の動作がなされる。このようにして、ワイヤーハーネスのコネクト部分における非接触通信がなされる。
実施の形態８にかかるコネクタ７１、７２では、信号送受信用のコイルにディスクリート部品を用いている。従って実施の形態８にかかるコネクタ７１、７２は、半導体チップ上に信号送受信用のコイルが形成された実施の形態７にかかるコネクタ７１、７２と比較して、送信コイルと受信コイルとの相互インダクタンス値を大きくすることができる。これにより送信コイル及び受信コイルに強い磁界を発生させることができるため、非接触通信の信頼性を向上させることができる。ただし、実施の形態８にかかるコネクタ７１、７２は外付け部品を使用するため、製造コストは実施の形態７にかかるコネクタ７１、７２の方が少ない場合がある。
なおコネクタ７１及びコネクタ７２において、誘導結合方式を用いた通信に使用する送信コイルと、当該送信コイルからの送信信号を受信する受信コイルとは、上下に重なり合う位置（対向する位置）に配置されている。これにより、送信コイルと受信コイルとの相互インダクタンスが大きくなるため、誘導結合通信を安定的に行うことが出来る。
図１９において、送受信回路５、コイル５９Ａ、５９Ｂ及び導線１２、１４、１５は回路基板８０の下側に搭載されており、送受信回路６、コイル６９Ａ、６９Ｂ及び導線１３、１６、１７は回路基板８１の上側に搭載されている。しかし、送受信回路５、コイル５９Ａ、５９Ｂ及び導線１２、１４、１５は回路基板８０の上側に搭載されていてもよい。あるいは、送受信回路６、コイル６９Ａ、６９Ｂ及び導線１３、１６、１７は回路基板８１の下側に搭載されていてもよい。
なお、図１９では、コネクタ７１に送受信回路５が１個備えられている例を示したが、送受信回路５はコネクタ７１に必要なビット数分だけ組み込むことができる。コイル５９Ａ、５９Ｂも送受信回路の数に対応してコネクタ７１に組み込むことができる。その他、実施の形態８にかかるコネクタ７１、７２には、実施の形態７にかかるコネクタ７１、７２と同様の変更をすることができる。
なお、実施の形態８においては、実施の形態７にかかるコネクタ７１、７２における送信コイル及び受信コイルをチップとは独立したディスクリート部品にした場合を説明した。しかし、実施の形態２にかかる送信側チップ２１及び受信側チップ２２についても、その内部に備えられる送信コイル及び受信コイルを、チップとは独立したディスクリート部品にすることができる。これは実施の形態３にかかる送信側チップ２１及び受信側チップ２５、実施の形態４にかかる送信側チップ２１及び受信側チップ２５、実施の形態５にかかるマイコンチップ１００及びメモリチップ２００についても同様である。
ここで、送信コイル及び受信コイルが、それぞれ送信側チップ及び受信側チップとは独立したディスクリート部品である場合に、半導体装置が最低限備えている構成は次の通りである。半導体装置は、送信側チップ（第一の半導体チップ）と、その送信側チップに接続された送信コイルと、その送信コイルから誘導結合方式により送信された信号を受信する受信コイルと、その受信コイルに接続された受信側チップ（第二の半導体チップ）と、を備える。ここで送信側チップは、送信データに応じて異なる周波数のクロック信号を生成するクロック生成回路と、そのクロック信号に応じた電流を出力する電流出力回路と、を有する。送信コイルは、電流出力回路から出力された電流が流れることによって誘導結合方式により受信コイルへ前記クロック信号を送信する。受信コイルには、誘導結合方式により送信コイルに流れた電流に応じて電圧が誘起される。受信側チップは、受信コイルに誘起された電圧に応じて、クロック信号を出力するクロック出力回路と、クロック信号の所定期間内のクロック数に応じて送信側チップの送信データを再生する再生回路と、を有する。以上の構成であっても、半導体装置は実施の形態１に示した効果を奏する。
以上に説明した各実施の形態は、半導体製品全般に適用することができる。特に、電源投入後に論理レベルが確定していなければならない直流的な入力信号が必要な製品に適している。
今後、プロセスの微細化が進み、より多くの論理ＩＰコア（Intellectual property core）を１チップに集積できるようになると、チップのＩ／Ｏ回路がチップ面積の律速要因となってくる。そこで、この問題を解決し、微細化に伴ってチップ間インターフェースバンド幅を増加できる技術として、磁界結合方式（誘導結合方式）を用いたチップ間通信技術の検討が行われている。本願明細書に記載された各実施の形態は、その検討の中で考案されたものである。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
１、２、３、４ 半導体装置 ５、６ 送受信回路
７ コネクタ部 ８、９ ワイヤーハーネス
１１、１４ 半導体チップ １２ クロック生成回路
１３ 送信回路 １５ 受信回路 １６ 再生回路
２１ 送信側チップ ２２ 分周回路 ２３ ２入力セレクタ
２４ 送信回路 ２５ 受信側チップ ２６ 受信回路
２７ カウンタ ２８ 判定機 ２９ ４入力セレクタ
４０ パッケージ基板 ４１ パッケージ
４２、４４ 電源ワイヤ ４３ 電極 ５１ 送信部
５２ 受信部 ５３ 基準クロック発振器 ５４ 分周器
５５ コントローラ ５６ 誘導結合送信回路
５７ 誘導結合受信回路 ５８ コンパレータ
５９Ａ、５９Ｂ コイル
６１ 送信部 ６２ 受信部 ６３ 基準クロック発振器
６４ 分周器 ６５ コントローラ ６６ 誘導結合送信回路
６７ 誘導結合受信回路 ６８ コンパレータ
６９Ａ、６９Ｂ コイル
７１、７２ コネクタ
８０、８１ 回路基板 ８２、８３、８４、８５、８６、８７ 導線
１００ マイコンチップ １０１ ＣＰＵコア
１０２ オンチップメモリ １０３ 論理ＩＰコア
１０４ 外部メモリコントローラ １０５ バスステートコントローラ
１０６ システムコントローラ １０７ アドレス・データバス
１０８ 周辺モジュール用アドレス・データバス
１０９ アドレス・データ・コマンドバッファ
１１０、１１２ コントローラ １１１ コンパレータ
１１３、１１５、１１７、１１９ 誘導結合送信回路
１１４、１１６、１１８ 誘導結合受信回路
１２０、１２２ 送信部 １２１ 受信部 １２３ 主面
１２４ 裏面 ２００ メモリチップ
２０１、２０３、２０５、２０７ 誘導結合受信回路
２０２、２０４、２０６ 誘導結合送信回路 ２０８ バッファ
２０９ コンパレータ ２１０ コントローラ
２１１ コンパレータ ２１２、２１４ 受信部
２１３ 送信部 ２１５ メモリコア
２１６ メモリ制御回路 ２１７ 主面 ２１８ 裏面
２２１ Ｄ−フリップフロップ ２２２ インバータ
２４１ 電流出力回路 ２４２ 送信コイル
２４３、２４４、２４５ インバータ ２６１ 受信コイル
２６２ 差動増幅回路 ２７１、２７２、２７３ インバータ
２７４ ＡＮＤゲート
２７５、２７６、２７７、２７８ 非同期リセット付きＤ−フリップフロップ
２７９ Ｄ−フリップフロップ ２８１ レジスタ
２８２ 比較器
３００、４００、５００ 半導体チップ
３０１、３０２、３０３ 誘導結合送信回路
４０１、４０３ 誘導結合受信回路 ４０２ 誘導結合送信回路
５０１、５０２、５０３ 誘導結合受信回路
５６１、６６１ 電流出力回路 ５７１、６７１ 差動増幅回路

Claims (22)

  1. 第一の半導体チップと、前記第一の半導体チップに積層された第二の半導体チップと、を備え、
    前記第一の半導体チップは、
    第一の送信データに応じて異なる周波数のクロック信号を生成するクロック生成回路と、
    生成された前記クロック信号を誘導結合方式により前記第二の半導体チップへ送信する第一の送信回路と、を有し、
    前記第二の半導体チップは、
    前記第一の半導体チップから誘導結合方式により送信された前記クロック信号を受信する第一の受信回路と、
    受信した前記クロック信号の所定期間内のクロック数に応じて前記第一の送信データを再生する再生回路と、を有する、
    半導体装置。
  2. 前記クロック生成回路は、
    入力される入力クロック信号を分周して出力する分周回路と、
    前記入力クロック信号と、前記分周回路が出力するクロック信号と、を前記第一の送信データに応じて選択し、前記第一の送信回路に出力するセレクタと、を有する、
    請求項１に記載の半導体装置。
  3. 前記クロック生成回路には異なる周波数の複数の入力クロック信号が入力され、前記クロック生成回路は前記複数の入力クロック信号のいずれかを出力する、
    請求項１に記載の半導体装置。
  4. 前記第一の送信データは１ビットのデータであり、
    前記クロック生成回路は、前記１ビットのデータに応じて前記クロック信号を前記第一の送信回路に出力するセレクタを備える、
    請求項１に記載の半導体装置。
  5. 前記第一の送信データは複数ビットのデータであり、
    前記クロック生成回路は、前記複数ビットのデータに応じて前記クロック信号を前記第一の送信回路に出力するセレクタを備える、
    請求項１に記載の半導体装置。
  6. 前記再生回路は、
    受信した前記クロック信号の所定期間内のクロック数をカウントするカウンタと、
    前記カウンタがカウントした前記クロック数と所定の閾値との比較結果に基づいて前記第一の送信データを判定する判定機と、を有する、
    請求項１に記載の半導体装置。
  7. 前記第一の半導体チップはマイクロプロセッサ、前記第二の半導体チップはメモリチップであり、前記第一の送信データは前記第二の半導体チップの動作を制御する制御信号である、
    請求項１に記載の半導体装置。
  8. 前記第一の半導体チップはメモリチップ、前記第二の半導体チップはマイクロプロセッサであり、前記第一の送信データは前記第一の半導体チップの動作状態を示す動作モード信号である、
    請求項１に記載の半導体装置。
  9. 前記第一の送信回路は、前記クロック信号に応じた電流を流す第一の送信コイルを有し、前記第一の受信回路は、前記第一の送信コイルに流れた電流に応じて電圧が誘起されることにより前記クロック信号を受信する第一の受信コイルを有する、
    請求項１に記載の半導体装置。
  10. 前記第一の半導体チップは、第二の送信データを誘導結合方式により前記第二の半導体チップへ送信する第二の送信回路を、前記第二の半導体チップは、前記第一の半導体チップから誘導結合方式により送信された前記第二の送信データを受信する第二の受信回路をさらに備え、
    前記第二の送信回路は、前記第二の送信データに応じた電流を流す第二の送信コイルを有し、前記第二の受信回路は、前記第二の送信コイルに流れた電流に応じて電圧が誘起されることにより前記第二の送信データを受信する第二の受信コイルを有する、
    請求項９に記載の半導体装置。
  11. 前記第一の送信データは前記第二の送信データに比較して変化率が少ない、
    請求項１０に記載の半導体装置。
  12. 前記第一の半導体チップはマイクロプロセッサ、前記第二の半導体チップはメモリチップであり、
    前記第一の送信データは前記第二の半導体チップの動作を制御する制御信号であり、前記第二の送信データは前記第二の半導体チップに書き込まれるデータである、
    請求項１１に記載の半導体装置。
  13. 前記第一の半導体チップはメモリチップ、前記第二の半導体チップはマイクロプロセッサであり、
    前記第一の送信データは前記第一の半導体チップの動作状態を示す動作モード信号であり、前記第二の送信データは前記第一の半導体チップから読み出されたデータである、
    請求項１１に記載の半導体装置。
  14. 前記第二の半導体チップは、第三の送信データを誘導結合方式により前記第一の半導体チップへ送信する第三の送信回路を、前記第一の半導体チップは、前記第二の半導体チップから誘導結合方式により送信された前記第三の送信データを受信する第三の受信回路をさらに備え、
    前記第三の送信回路は、前記第三の送信データに応じた電流を流す第三の送信コイルを有し、前記第三の受信回路は、前記第三の送信コイルに流れた電流に応じて電圧が誘起されることにより前記第三の送信データを受信する第三の受信コイルを有する、
    請求項９に記載の半導体装置。
  15. 前記第一の送信データは前記第三の送信データに比較して変化率が少ない、
    請求項１４に記載の半導体装置。
  16. 送信データに応じて異なる周波数のクロック信号を生成するクロック生成回路と、
    生成された前記クロック信号を誘導結合方式により受信側の半導体チップへ送信する送信回路と、を備える、
    半導体チップ。
  17. 前記半導体チップは、
    送信側の半導体チップから誘導結合方式により送信されたクロック信号を受信する受信回路と、
    受信した前記クロック信号の所定期間内のクロック数に応じて前記送信側の半導体チップの送信データを再生する再生回路と、をさらに備える、
    請求項１６に記載の半導体チップ。
  18. 前記半導体チップは、
    入力クロック信号を発振する発振器と、
    前記入力クロック信号に応じて参照クロックを出力する参照クロック出力回路と、をさらに備え、
    前記クロック生成回路は、前記入力クロック信号と、前記入力クロック信号と周波数が異なるクロック信号と、を前記送信データに応じて選択し前記送信回路に出力するセレクタを有し、
    前記再生回路は、前記参照クロックに基づいて前記クロック数をカウントする、
    請求項１７に記載の半導体チップ。
  19. 送信側の半導体チップから誘導結合方式により送信されたクロック信号を受信する受信回路と、
    前記受信したクロック信号の所定期間内のクロック数に応じて前記送信側の半導体チップの送信データを再生する再生回路と、を備える、
    半導体チップ。
  20. 第一の半導体チップと、前記第一の半導体チップに接続された送信コイルと、前記送信コイルから誘導結合方式により送信された信号を受信する受信コイルと、前記受信コイルに接続された第二の半導体チップと、を備え、
    前記第一の半導体チップは、
    送信データに応じて異なる周波数のクロック信号を生成するクロック生成回路と、
    前記クロック信号に応じた電流を出力する電流出力回路と、を有し、
    前記送信コイルは、前記電流出力回路から出力された電流が流れることによって誘導結合方式により前記受信コイルへ前記クロック信号を送信し、
    前記受信コイルには、誘導結合方式により前記送信コイルに流れた電流に応じて電圧が誘起され、
    前記第二の半導体チップは、
    前記受信コイルに誘起された電圧に応じて、前記クロック信号を出力するクロック出力回路と、
    前記クロック信号の所定期間内のクロック数に応じて前記送信データを再生する再生回路と、を有する、
    半導体装置。
  21. 送信データに応じて異なる周波数のクロック信号を生成するクロック生成回路と、
    前記クロック信号に応じた電流を、誘導結合方式により前記クロック信号を送信する送信コイルに出力する電流出力回路と、を備える、
    半導体チップ。
  22. 送信側の半導体チップから誘導結合方式によって送信されたクロック信号により受信コイルに誘起される電圧に応じて、前記クロック信号を出力するクロック出力回路と、
    前記クロック信号の所定期間内のクロック数に応じて前記送信側の半導体チップの送信データを再生する再生回路と、を備える、
    半導体チップ。
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