JP2014180111A - 直流電源装置 - Google Patents

Abstract

【課題】簡単な回路構成で、負荷変動に影響されることなくゼロ電圧スイッチングを維持してスイッチングロスを低減することができ、高効率で小型軽量かつ低コストで実現可能な直流電源装置を得ること。
【解決手段】位相制御回路１２が各ＦＥＴ２１〜２４の寄生ダイオード２５，３１がオンした状態で各ＦＥＴ２１〜２４をオンさせるゼロ電圧スイッチングを達成可能な電流下限値に対し、スイッチング回路３に流れるスイッチング電流が不足している場合に、二次側巻線に短絡ループ電流を流すことにより、共振コイル４に生じる起電力を利用して、各ＦＥＴ２１〜２４に回生電流を流してゼロ電圧スイッチングを実現するゼロ電圧制御を行うようにした。
【選択図】図２

Description

本発明は、入力直流電圧を負荷装置で利用可能な直流電圧に変換する直流電源装置に関する。

電圧の高い直流電源を入力とする直流電源装置の利用分野として、艦船用または航空機用など３相交流発電機の出力電圧を整流して使用する電源システムや、バッテリーを複数台直列に接続して一次電源とする電気自動車などの電源システムがある。この種の電源システムでは、出力電流が無負荷に近い状態から定格負荷まで幅広く変化する中で、常に高い変換効率を維持し、消費電力を低く抑えるとともに、小型軽量で信頼性の高い直流電源装置が要求されている。

ここで、艦船用または航空機用の電源システムで使用される従来の直流電源装置では、４個のスイッチング素子を交互にオン／オフさせ、スイッチングトランスの一次電流を双方向に流して、トランスの利用効率を高めたフルブリッジ型の直流電源装置を搭載したものが知られている。

このようなフルブリッジ型の直流電源装置としては、スイッチング素子にＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）を使用したスイッチング方式によるＤＣ／ＤＣコンバータ回路が一般的であるが、シリコン（以下、「Ｓｉ」という）を用いたパワー半導体素子を用いた回路においては、オン抵抗や飽和電圧の低減化が要求されているものの、技術的に限界に達しつつあり、これに伴いＤＣ／ＤＣコンバータ回路の高効率化に関しても頭打ちの状況にある。

しかし、近年では、Ｓｉのバンドギャップに対し２倍程度の値を有するワイドバンドギャップ半導体（以下、「ＷＢＧ半導体」という）の研究が進められた結果、低オン抵抗で高耐圧であって大電流かつ高速スイッチングが可能な、窒化ガリウム（以下、「ＧａＮ」という）を用いたＦＥＴや、炭化ケイ素（以下ＳｉＣという）を用いたスイッチングデバイスが使用され始めている。

一般的に、ＧａＮやＳｉＣを用いたＦＥＴを使用すれば、スイッチング損失を削減することができ、さらに小型で高効率なＤＣ／ＤＣコンバータ回路が提供できることが知られている。

しかしながら、現在、実用化されつつあるＧａＮやＳｉＣで作られたＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、Ｓｉで作られたＭＯＳＦＥＴに比べ、耐電圧が高く、オン抵抗が低いうえに高温動作においても特性の劣化がなく、導通状態における損失（以下、「導通損失」という）は小さいが、ドレイン−ソース間およびドレイン−ゲート間の寄生容量が大きいため、ＦＥＴがオフ状態の時に蓄えた電荷をオンと同時に消費する充放電損失が大きい。

さらに、ＦＥＴがオフ状態からオン状態に移る際には、ドレイン−ソース間に印加された電圧が飽和電圧になるまでの時間に流れた電流と、その間ドレイン−ソース間に加わっていた電圧との積を時間積分した値に相当する損失が発生し、逆に、ＦＥＴがオン状態からオフ状態に移る際には、ドレイン−ソース間を流れている電流がゼロとなるまでの間に加わった電圧と流れた電流との積を時間積分した値に相当する損失が発生する。これらの損失はスイッチングロスと呼称され、スイッチング周波数に比例して増加する。

一般に、このスイッチングロスを低減する方法としては、所謂ゼロ電圧スイッチング技術やゼロ電流スイッチング技術などが用いられ、フルブリッジ型の直流電源装置に適用されるゼロ電圧スイッチング技術としては、所謂フェイズシフト・フルブリッジ方式が知られている。

このフェイズシフト・フルブリッジ方式は、互いに位相を１８０°ずらして動作する２個のＦＥＴを直列に接続したブリッジ回路を２組、入力コンデンサと並列に接続し、第１のブリッジ回路の中点をスイッチングトランス一次側巻き線の片方の端子に共振コイルを介して接続し、第２のブリッジ回路の中点をスイッチングトランス一次側巻き線の他方の端子に接続し、２組のブリッジ回路の位相を制御して、スイッチングトランスの一次側に電流を流す時間を可変する方式である。

このフェイズシフト・フルブリッジ方式では、各ＦＥＴの位相のずれと共振コイルのエネルギーとを利用して、各ＦＥＴの寄生容量に蓄えられた電荷を入力側に回生するとともに、ＦＥＴのドレイン−ソース間電位をゼロに近付けてからＦＥＴをオン状態に移すことでスイッチングロスを抑制する。一方で、各ＦＥＴの寄生容量に蓄えられた電荷を回生する際には、次にＦＥＴがオンするまでの間、ＦＥＴ内の寄生ダイオードやＦＥＴと逆並列に接続されたフリーホイールダイオードを介して共振コイルに電流を流し続ける必要があり、この電流を維持可能なエネルギーを共振コイルに蓄えておく必要がある。このため、共振コイルが小さい場合には、負荷電流が少なくなるとスイッチング電流が減少してゼロ電圧スイッチングが維持できず、非常に大きなスイッチングロスが発生する。

つまり、低オン抵抗で高耐圧であって大電流かつ高速スイッチングが可能なＧａＮやＳｉＣで作られたＭＯＳＦＥＴを用いて、入力電圧が高く出力電力が大きいフルブリッジ型のＤＣ／ＤＣコンバータ回路を構成する場合、ゼロ電圧スイッチングが可能なフェイズシフト・フルブリッジ方式の適用が有効であるが、このフェイズシフト・フルブリッジ方式のＤＣ／ＤＣコンバータ回路において、無負荷に近い軽負荷状態でもゼロ電圧スイッチングを維持してスイッチングロスを抑制するためには、非常に大きな共振コイルが必要となり、電源回路が大きくなってしまうといった欠点がある。

そこで、例えば、直流電源装置の負荷電流をモニタし、この負荷電流が大きい時にはスイッチング周波数を高くし、負荷電流が小さい時にはスイッチング周波数を低くして共振コイルに流れる電流を増やすことにより、負荷変動幅の大きい機器でもゼロ電圧スイッチングを維持してスイッチングロスを抑制する技術が開示されている（例えば、特許文献１）。

特開２０１０−１７２１４６号公報

しかしながら、特許文献１に示された構成においては、出力電流が小さい時にスイッチング周波数を低くして動作させるため、スイッチング周波数の最低周波数に対応した設計を行う必要がある。このため、出力チョークコイルやスイッチングトランス、入出力に挿入されたコンデンサ等の個々の部品が大きくなり、機器の小型軽量化の阻害要因となる、という問題があった。

さらに、負荷電流が定格負荷に近くなった状態では、スイッチング周波数が十分高くなっているため、出力チョークコイルやコンデンサ等の個々の部品がスイッチング周波数に対して必要以上に大きく無駄な体積を占めることとなる。また、高いスイッチング周波数に適合した小型の部品を用いる場合よりも導通損失が増加する等、負荷電流の大きさによっては高効率化を図ることができない、という問題があった。

本発明は、上記に鑑みてなされたものであって、簡単な回路構成で、負荷変動に影響されることなくゼロ電圧スイッチングを維持してスイッチングロスを低減することができ、高効率で小型軽量かつ低コストで実現可能な直流電源装置を提供することを目的とする。

上述した課題を解決し、目的を達成するため、本発明にかかる直流電源装置は、入力直流電圧を負荷装置で利用可能な直流電圧に変換する直流電源装置であって、前記入力直流電圧が印加される入力コンデンサと、複数個のＦＥＴがフルブリッジ接続されて構成されたスイッチング回路と、一次側巻線と二次側巻線とを有するトランスと、前記スイッチング回路の出力間に前記一次側巻線を介して接続された共振コイルと、複数個の同期整流用ＦＥＴを有する同期整流回路と、前記スイッチング回路に流れるスイッチング電流を検出する電流検出回路と、前記各ＦＥＴの駆動信号の位相を制御する位相制御回路と、前記スイッチング電流に基づいて、前記位相制御回路が前記各ＦＥＴの寄生ダイオードがオンした状態で当該ＦＥＴをオンさせるゼロ電圧スイッチングを達成可能な電流下限値に対し、前記スイッチング電流が不足している場合に、前記二次側巻線に短絡ループ電流が流れるように、前記同期整流用ＦＥＴを制御するゼロ電圧制御回路と、を備えることを特徴とする。

本発明によれば、負荷電流が少ない状態でも、スイッチング回路を構成するＦＥＴのゼロ電圧スイッチングを実現することができるため、負荷変動に影響されることなく高効率に電力変換できる直流電源装置を小型軽量かつ低コストで実現することができる、という効果を奏する。

図１は、実施の形態１にかかる直流電源装置の一構成例を示す図である。 図２は、実施の形態１にかかる直流電源装置の詳細動作を説明するためのブロック図である。 図３は、実施の形態１にかかる直流電源装置の初期状態における各部波形を示す図である。 図４は、実施の形態１にかかる直流電源装置の出力電流が最大となる定格負荷運転時における各部波形を示す図である。 図５は、実施の形態１にかかる直流電源装置の出力電流が無負荷に近い軽負荷運転時における各部波形を示す図である。 図６は、実施の形態２にかかる直流電源装置の一構成例を示す図である。 図７は、実施の形態２にかかる直流電源装置の出力電流が最大となる定格負荷運転時における各部波形を示す図である。 図８は、実施の形態２にかかる直流電源装置の出力電流が無負荷に近い軽負荷運転時における各部波形を示す図である。 図９は、実施の形態３にかかる直流電源装置の一構成例を示す図である。 図１０は、実施の形態３にかかる直流電源装置の出力電流が無負荷に近い軽負荷運転時における各部波形を示す図である。

以下に添付図面を参照し、本発明の実施の形態にかかる直流電源装置について説明する。なお、以下に示す実施の形態により本発明が限定されるものではない。

図１は、実施の形態１にかかる直流電源装置の一構成例を示す図である。図１に示すように、実施の形態１にかかる直流電源装置１００は、直流電源１から入力される直流電圧を負荷装置１３で利用可能な直流電圧に変換するものであり、入力コンデンサ２、スイッチング回路３、共振コイル４、トランス５、同期整流回路２０、電流検出回路１１、位相制御回路１２、およびゼロ電圧制御回路１４を備えている。

図１において、直流電源１は、例えば、艦船用または航空機用の電源システムにおいて一次電源として使用されている３相発電機の交流電圧を全波整流した後に得られる直流電圧源である。直流電源１の出力電圧は、例えばＡＣ４４０Ｖｒｍｓデルタ結線の発電機をもつ艦船では約６００Ｖｄｃであり、ＡＣ１１５Ｖｒｍｓスター結線の発電機を持つ航空機では約２７０Ｖｄｃである。

入力コンデンサ２は、直流電源１の出力電圧を平滑し、後段のスイッチング回路３がスイッチングすることによって流れる矩形波状のリップル電流を安定供給するためのものである。

スイッチング回路３は、各ＦＥＴ２１，２２がブリッジ接続され、各ＦＥＴ２３，２４がブリッジ接続され、これら２つのブリッジ回路が並列に接続され構成されたフルブリッジ構成のスイッチング回路であり、一方のブリッジ回路の中点は、共振コイル４を介してトランス５の一次側巻線５−１の一方の端子に接続され、他方のブリッジ回路の中点は、トランス５の一次側巻線５−１の他方の端子に接続されている。スイッチング回路３を構成する各ＦＥＴ２１〜２４は、同じオン／オフ比でそれぞれ異なる位相でオンとオフが繰り返される。

同期整流回路２０は、第１の同期整流用ＦＥＴ６、第２の同期整流用ＦＥＴ７、第１の出力チョークコイル８、第２の出力チョークコイル９、および出力コンデンサ１０を備えている。

トランス５の二次側巻線５−２は、一方の端子が第１の出力チョークコイル８を介して、他方の端子が第２の出力チョークコイル９を介して出力コンデンサ１０の一方の端子に接続されている。また、トランス５の二次側巻線５−２は、一方の端子が第１の同期整流用ＦＥＴ６のドレイン端子に接続され、他方の端子が第２の同期整流用ＦＥＴ７のドレイン端子に接続され、各同期整流用ＦＥＴ６，７の各ソース端子の接続点が出力コンデンサ１０の他方の端子に接続されている。出力コンデンサ１０には、負荷装置１３が並列に接続される。

電流検出回路１１は、スイッチング回路３に流れる電流（以下、「スイッチング電流」という）を検出し、位相制御回路１２およびゼロ電圧制御回路１４に出力する。

位相制御回路１２は、出力コンデサ１０の両端電圧と電流検出回路１１により検出されたスイッチング電流とが入力され、出力コンデンサ１０の両端電圧が常に一定となるようスイッチング回路３を構成する各ＦＥＴ２１〜２４の位相を制御している。ゼロ電圧制御回路１４については後述する。

また、本実施の形態では、負荷装置１３としては、ほぼ無負荷状態とも言える軽負荷状態から、出力電流が最大となる定格負荷状態まで、負荷状態が任意に変化するものを想定している。

本実施の形態にかかる直流電源装置１００は、トランス５の一次側巻線５−１に対して襷掛け状に接続された４個のＦＥＴ２１〜２４が互いに位相を変えながら交互にオン／オフすることによって、トランス５の一次側巻線５−１に印加される電圧の時間幅を制御して、一次側巻線５−１と二次側巻線５−２との巻線比に応じた電圧と電流とを二次側巻線５−２に発生させて電力を伝送する、所謂フェイズシフト・フルブリッジ方式のＤＣ／ＤＣコンバータ回路として構成したものである。

フェイズシフト・フルブリッジ方式のＤＣ／ＤＣコンバータ回路において、トランス５の一次側に直列に接続された共振コイル４は、各ＦＥＴ２１〜２４のスイッチング時に流れる電流を遅らせて各ＦＥＴ２１〜２４にかかる電圧と電流のタイミングをずらしてスイッチングロスを削減するとともに、共振コイル４に流れた電流によって蓄えられたエネルギーを使って、各ＦＥＴ２１〜２４の寄生ダイオードを介して、各ＦＥＴ２１〜２４の寄生容量に蓄えられた電荷を各ＦＥＴ２１〜２４がオフしている間に入力コンデンサ２へ回生する機能を有している。また、各ＦＥＴ２１〜２４の寄生ダイオードがオンして電流が流れ、各ＦＥＴ２１〜２４のドレイン−ソース間の電位差が寄生ダイオードのオン電圧に等しくなっている間に各ＦＥＴ２１〜２４をターンオンさせることで電圧および電流の重なりを無くすゼロ電圧スイッチングを実現する。このような動作を行うことにより、非常に大きな電力を出力している時でも損失を抑えることができ、高効率な電力変換を実現している。

つぎに、実施の形態１にかかる直流電源回路１００の動作について、図１〜図５を参照して説明する。図２は、実施の形態１にかかる直流電源装置の詳細動作を説明するためのブロック図である。

図２に示す例では、各ＦＥＴ２１〜２４の内部要素を図示している。なお、ここでは、以下の説明において詳細に説明するＦＥＴ２２，２３の内部要素には符号を付して説明する。

ＦＥＴ２２は、その内部要素として、ＦＥＴ２２に対して逆並列に接続された寄生ダイオード２５、ＦＥＴ２２のゲートに接続された寄生ゲート抵抗（ＲＢ）２６、ＦＥＴ２２のゲート−ソース間に存在する寄生抵抗（ＲＧＳ）２７、ＦＥＴ２２のゲート−ソース間に存在する寄生容量（ＣＧＳ）２８、ＦＥＴ２２のドレイン−ゲート間に存在する寄生容量（ＣＧＤ）２９、ＦＥＴ２２のドレイン−ソース間に存在する寄生容量（ＣＤＳ）３０を有している。

また、ＦＥＴ２３は、その内部要素として、ＦＥＴ２３に対して逆並列に接続された寄生ダイオード３１、ＦＥＴ２３のゲートに接続された寄生ゲート抵抗（ＲＢ）３２、ＦＥＴ２３のゲート−ソース間に存在する寄生抵抗（ＲＧＳ）３３、ＦＥＴ２３のゲート−ソース間に存在する寄生容量（ＣＧＳ）３４、ＦＥＴ２３のドレイン−ゲート間に存在する寄生容量（ＣＧＤ）３５、ＦＥＴ２３のドレイン−ソース間に存在する寄生容量（ＣＤＳ）３６を有している。なお、図２に示す例では、位相制御回路１２から出力される各ＦＥＴ２１〜２４の駆動信号が駆動回路を介して各ＦＥＴ２１〜２４に入力される例を示している。

図３は、実施の形態１にかかる直流電源装置の初期状態における各部波形を示す図である。また、図４は、実施の形態１にかかる直流電源装置の出力電流が最大となる定格負荷運転時における各部波形を示す図である。また、図５は、実施の形態１にかかる直流電源装置の出力電流が無負荷に近い軽負荷運転時における各部波形を示す図である。

各図３〜５（ａ）は、ＦＥＴ２１へのゲート電圧波形を示し、各図３〜５（ｂ）は、ＦＥＴ２２へのゲート電圧波形を示し、各図３〜５（ｃ）は、ＦＥＴ２３へのゲート電圧波形を示し、各図３〜５（ｄ）は、ＦＥＴ２４へのゲート電圧波形を示している。また、各図３〜５（ｅ）は、トランス５の一次側電圧波形を示し、各図３〜５（ｆ）は、共振コイル４に流れる電流波形を示し、各図３〜５（ｇ）は、同期整流用ＦＥＴ７の駆動信号波形を示し、各図３〜５（ｈ）は、同期整流用ＦＥＴ６の駆動信号波形を示している。図３〜５に示すように、ＦＥＴ２１のオン期間とＦＥＴ２２のオン期間との間、および、ＦＥＴ２３のオン期間とＦＥＴ２４のオン期間との間にデッドタイムを設け、それぞれのオン期間が重なりスイッチング回路３に短絡電流が流れるのを防止している。

ここで、スイッチング回路３、位相制御回路１２、および共振コイル４の動作について、理解を容易にするため、図２および図３を用いて詳細を説明する。なお、図２中に示す破線矢印は、１スイッチング周期において、ＦＥＴ２１，２４のオン期間が重なっている期間Ａに流れる電流の経路を示し、図２中に示す一点鎖線矢印は、ＦＥＴ２１がオフとなる期間Ｂ１に流れるＦＥＴ２２の寄生容量２９，３０の回生電流の経路を示し、図２中に示す二点鎖線矢印は、ＦＥＴ２４もオフとなる期間Ｂ２に流れる寄生ダイオード２５の順方向電流の経路を示している。

ＦＥＴ２１およびＦＥＴ２２は、互いに位相を１８０°違えて動作しており、ＦＥＴ２３およびＦＥＴ２４も同様に、位相を１８０°違えて動作している。直流電源装置１００の起動直後の初期状態では、図３に示すように、ＦＥＴ２１とＦＥＴ２３とが同位相でスイッチ動作し（図３（ａ）〜（ｄ）参照）、ＦＥＴ６，７は停止している（図３（ｇ），（ｈ）参照）。このとき、共振コイル４には電流は流れず（図３（ｆ）参照）、トランス５の一次側電圧も生じない（図３（ｅ）参照）。

その後、徐々にＦＥＴ２１およびＦＥＴ２２の位相を遅らせ、ＦＥＴ２１のオン期間とＦＥＴ２４のオン期間とが重なると、図４，５に示すように、共振コイル４に電流が流れ（図４，５（ｆ）参照）、トランス５の一次側巻線５−１に電圧が印加される（図４，５（ｅ）参照）。

直流電源装置１００の出力電流が最大となる定格負荷運転時には、図４に示すように、各ＦＥＴ２１，２２のオフに同期して第１の同期整流用ＦＥＴ６および第２の同期整流用ＦＥＴ７を制御し、第１の同期整流用ＦＥＴ６のオン期間と第２の同期整流用ＦＥＴ７のオン期間とが重なる時間を設けることにより、ゼロ電圧スイッチングを達成することが可能である。以下、図４においてゼロ電圧スイッチングを達成しているときの動作について説明する。

１スイッチング周期において、ＦＥＴ２１，２４のオン期間が重なっている期間Ａ（図４参照）では、図２に破線矢印で示す経路で電流が流れる。これにより、トランス５の一次側巻線５−１に電圧が印加される。

ＦＥＴ２１がオフとなり、ＦＥＴ２４のみオンしている期間Ｂ１（図４参照）では、期間Ａにおいて共振コイル４に電流か流れていたことにより生じた起電力によりＦＥＴ２２の寄生容量２９，３０に蓄えられた電荷が放電し、共振コイル４およびトランス５の一次側巻線５−１を介して通電状態のＦＥＴ２４に向かい電流が流れ、図２に一点鎖線矢印で示す経路でループ電流が流れる。

このとき、ＦＥＴ２２の寄生容量２９，３０に蓄えられていた電荷は、トランス５の一次側巻線５−１を通ってＧＮＤに放電されるため、ＦＥＴ２２の寄生容量２９，３０に蓄えられていた電荷によるエネルギーは、トランス５の二次側巻線５−２に伝送されたことになる。

そして、ＦＥＴ２２の寄生容量２９，３０に蓄えられていた電荷がすべて放電されると、ＦＥＴ２２の寄生ダイオード２５に電流が流れる。これにより、ＦＥＴ２２のドレイン−ソース間電圧は、寄生ダイオード２５のオン電圧に等しくなる。この状態でＦＥＴ２２をターンオンさせることで、ＦＥＴ２２のゼロ電圧スイッチングが達成される。

ＦＥＴ２１，２４が双方ともオフとなる期間Ｂ２（図４参照）では、ＦＥＴ２２から共振コイル４とトランス５の一次巻き線を介して流れる電流と、期間Ａにおいて共振コイル４に電流か流れていたことにより生じた起電力によりＦＥＴ２３の寄生容量３５，３６に蓄えられた電荷が放電し、ＦＥＴ２２から共振コイル４とトランス５の一次巻き線５−１を介して流れる電流に合流して、入力コンデンサ２に向かい電流が流れ、図２に二点鎖線矢印で示す経路で電流が流れる。

このとき、ＦＥＴ２３の寄生容量３５，３６に蓄えられていた電荷が入力コンデンサ２へ回生されることになる。

そして、ＦＥＴ２３の寄生容量３５，３６に蓄えられていた電荷がすべて放電されると、ＦＥＴ２３の寄生ダイオード３１に電流が流れる。これにより、ＦＥＴ２３のドレイン−ソース間電圧は、寄生ダイオード３１のオン電圧に等しくなる。この状態でＦＥＴ２３をターンオンさせることで、ＦＥＴ２３のゼロ電圧スイッチングが達成される。

以下、同様にＦＥＴ２２，２３の制御が行われることにより、ＦＥＴ２１，２４のゼロ電圧スイッチングが達成され、スイッチング回路３のスイッチングロスの抑制が可能となる。

ここで、上述したような各ＦＥＴ２１〜２４のゼロ電圧スイッチングを達成するためには、各寄生容量を充放電させ、各寄生ダイオードをオン状態に保つだけのエネルギーが必要となる。

このため、直流電源装置１００の出力電流が無負荷に近い軽負荷運転時には、図５に破線で示すように、各ＦＥＴ２１〜２４のオフ期間において共振コイル４に流れる電流が少なくなり、各ＦＥＴ２１〜２４の寄生ダイオードのオン状態が保たれない状態、あるいは、各ＦＥＴ２１〜２４の各寄生容量の電荷が放電されない状態でＦＥＴがターンオンされる、つまり、各ＦＥＴ２１〜２４のゼロ電圧スイッチングを達成できず、大きなスイッチングロスが発生してしまうこととなる。

直流電源装置１００の出力電流が少ない状態で各ＦＥＴ２１〜２４のゼロ電圧スイッチングを達成するためには、共振コイル４のインダクタンス値を大きくする手法が考えられるが、この場合には、直流電源装置の出力電流が増加した場合でも共振コイル４が飽和しないよう大型のチョークコイルが必要となり、小型軽量化の阻害要因となる。あるいは、直流電源装置１００の出力電流を増やして蓄えられるエネルギーを増やす手法が考えられるが、この場合には、負荷装置１３以外に負荷を設け電流を流す必要があり、無駄に電力を消費したことになり効率が悪化する。

したがって、本実施の形態では、直流電源装置１００の出力電流が少なく、ゼロ電圧スイッチングを達成できない場合に、第１の同期整流用ＦＥＴ６および第２の同期整流用ＦＥＴ７のオンタイミングをＦＥＴ２１，２２のオフタイミングよりも早め、二次側巻線５−２に短絡ループ電流を流すことにより、ゼロ電圧スイッチングを達成可能とするゼロ電圧制御回路１４を設けている。以下、このゼロ電圧制御回路１４の動作について説明する。

ゼロ電圧制御回路１４は、電流検出回路１１により検出されたスイッチング電流をモニタし、ゼロ電圧スイッチングを達成可能な電流下限値に対する不足電流を算出し、共振コイル４のインダクタンス値、トランス５の漏れインダクタンス値、および入力直流電圧に基づいて、上述した不足電流を補うのに必要な第１の同期整流用ＦＥＴ６および第２の同期整流用ＦＥＴ７の１スイッチング周期における同時オン時間（Ｔｏｎ）を算出し、これら第１の同期整流用ＦＥＴ６および第２の同期整流用ＦＥＴ７のオンタイミングを、この同時オン時間（Ｔｏｎ）分だけ早める。

より具体的には、電流検出回路１１により検出されたスイッチング電流がゼロ電圧スイッチングを達成可能な電流下限値よりも小さい場合には、スイッチング電流がこの電流下限値以上である場合にＦＥＴ２１のターンオフに同期してターンオンする第１の同期整流用ＦＥＴ６を、ＦＥＴ２１のオフタイミングよりもＴｏｎだけ早くオンさせる。これにより、図５に示すように、１スイッチング周期において第１の同期整流用ＦＥＴ６のオン期間と第２の同期整流用ＦＥＴ７のオン期間とが重なる時間を設ける。

このように、１スイッチング周期において第１の同期整流用ＦＥＴ６のオン期間と第２の同期整流用ＦＥＴ７のオン期間とが重なる時間を設けることで、トランス５の二次側巻線５−２、第１の同期整流用ＦＥＴ６および第２の同期整流用ＦＥＴ７を介して、図２に実線矢印で示す短絡ループ電流が流れ、これに伴い共振コイル４に流れる電流が増加して（図５（ｆ）の実線）、共振コイル４に蓄えられるエネルギーが補われ、ＦＥＴ２２，２３のゼロ電圧スイッチングを維持することが可能となる。

また同様に、スイッチング電流が電流下限値以上である場合にＦＥＴ２２のターンオフに同期してターンオンする第２の同期整流用ＦＥＴ７を、ＦＥＴ２２のオフタイミングよりもＴｏｎだけ早くオンさせることにより、ＦＥＴ２１，２４のゼロ電圧スイッチングを維持することができる。

ここで、ゼロ電圧スイッチングが維持できなくなり、スイッチングロスが発生するメカニズムについて説明する。直流電源装置１００の出力電流が少なくなり、スイッチング回路３に流れるスイッチング電流が少なくなると、図５に示す期間Ａにおいて共振コイル４に蓄えられるエネルギーは、スイッチング電流の電流値の２乗に比例して減少する。

このとき、ＦＥＴ２１がオフとなってトランス５の一次側巻線５−１に電圧が印加されない状態になると（図５に示す期間Ａから期間Ｂへの移行）、図２に破線矢印で示した電流経路から図２に一点鎖線矢印で示した電流経路へ移行した際に、共振コイル４のエネルギーが不足することとなり、図２に一点鎖線矢印で示した電流経路に電流を流し続けることができなくなるか、あるいは、図２に二点鎖線矢印で示した電流経路に電流を流し続けることができず、ＦＥＴ２２の各寄生容量２９，３０やＦＥＴ２３の各寄生容量３５，３６に電荷が残留した状態、あるいは、ＦＥＴ２２，２３のドレイン−ソース間に入力電圧が印加された状態でＦＥＴ２２，２３がターンオンする、つまり、ゼロ電圧スイッチングを達成することができず、スイッチングロスが発生することとなる。

本実施の形態にかかる直流電源装置１００では、上述したように、ゼロ電圧スイッチングを達成可能なスイッチング電流の電流下限値に対する不足分を算出し、このスイッチング電流の不足分を補うのに必要な第１の同期整流用ＦＥＴ６および第２の同期整流用ＦＥＴ７の１スイッチング周期における同時オン時間（Ｔｏｎ）を算出し、これら第１の同期整流用ＦＥＴ６および第２の同期整流用ＦＥＴ７のオンタイミングを、この同時オン時間（Ｔｏｎ）分だけ早めて第１の同期整流ＦＥＴ６および第２の同期整流用ＦＥＴ７を同時にオンさせることにより、トランス５の二次側巻線５−２に強制的に短絡ループ電流を流して、共振コイル４に流れる電流を増加させる（図５（ｆ）参照）。これにより、各ＦＥＴ２１〜２４に回生電流が流れ、１スイッチング周期において各ＦＥＴ２１〜２４がターンオフするタイミング、つまり、図５に示す期間Ａから期間Ｂへの移行時には、ゼロ電圧スイッチングを維持するために十分なエネルギーが共振コイル４に蓄えられた状態となる。

以上説明したように、実施の形態１の直流電源装置によれば、スイッチング回路を構成する各ＦＥＴの寄生ダイオードがオンした状態で各ＦＥＴをオンさせるゼロ電圧スイッチングを達成可能な電流下限値に対し、スイッチング回路に流れるスイッチング電流が不足している場合に、二次側巻線に短絡ループ電流を流すことにより共振コイルに生じる起電力を利用して、各ＦＥＴに回生電流を流すことによりゼロ電圧スイッチングを実現するゼロ電圧制御を行うようにしたので、大型のチョークコイルを用いることなく、無負荷に近い軽負荷運転時でもゼロ電圧スイッチングを維持することができ、負荷変動に影響されることなくスイッチングロスを低減することができるので、高効率で小型軽量かつ低コストで実現可能な直流電源装置を得ることができる。

より具体的には、ゼロ電圧スイッチングを達成可能な電流下限値に対する不足電流を算出し、共振コイルのインダクタンス値、トランスの漏れインダクタンス値、および入力直流電圧に基づいて、不足電流を補うための第１の同期整流用ＦＥＴおよび第２の同期整流用ＦＥＴの１スイッチング周期における同時オン時間を算出すると共に、第１の同期整流用ＦＥＴおよび第２の同期整流用ＦＥＴのオンタイミングを、この同時オン時間分だけ早めて第１の同期整流ＦＥＴおよび第２の同期整流用ＦＥＴを同時にオンさせることにより、二次側巻線に短絡ループ電流を流してゼロ電圧スイッチングを達成するゼロ電圧制御回路を具備したので、従来の構成から回路構成を大きく変更することなく、簡単な回路構成で実現することができる。なお、上述した実施の形態１では、説明の都合上、ゼロ電圧スイッチングの定義として、各ＦＥＴ内部の寄生ダイオードがオンしてこの寄生ダイオードに電流が流れている状態で各ＦＥＴをオンさせることとしているが、各ＦＥＴと逆並列にフリーホイールダイオードを接続し、このフリーホイールダイオードがオンしてフリーホイールダイオードに電流が流れている状態で各ＦＥＴをオンさせてもゼロ電圧スイッチングが達成可能であることは言うまでもない。また、以下の実施の形態２，３においても同様である。

実施の形態２．
図６は、実施の形態２にかかる直流電源装置の一構成例を示す図である。なお、実施の形態１と同一または同等の構成部には同一符号を付して、その詳細な説明は省略する。

図６に示すように、実施の形態２にかかる直流電源装置１００ａでは、トランス５ａとして、第１の二次側巻線５−２ａと第２の二次側巻線５−２ｂとからなる２組の二次側巻線をセンタータップで接続したフルブリッジ用トランスを具備している。

また、実施の形態１において説明した構成に加え、同期整流回路２０ａは、第１の同期整流用ＦＥＴ６を駆動する第１の駆動回路１５と第２の同期整流用ＦＥＴ７を駆動する第２の駆動回路１６とをさらに備えている。

トランス５ａの第１の二次側巻線５−２ａは、一方の端子が第１の同期整流用ＦＥＴ６のソース端子に接続されている。トランス５ａの第２の二次側巻線５−２ｂは、一方の端子が第２の同期整流用ＦＥＴ７のソース端子に接続されている。第１の同期整流用ＦＥＴ６のドレイン端子と第２の同期整流用ＦＥＴ７のドレイン端子とが接続され、出力チョークコイル８を介して出力コンデンサ１０の一方の端子に接続されている。また、トランス５ａの第１の二次側巻線５−２ａの他方の端子と第２の二次側巻線５−２ｂの他方の端子との接続点は、出力コンデンサ１０の他方の端子に接続されている。出力コンデンサ１０には、負荷装置１３が並列に接続される。

図６に示す本実施の形態の構成では、ＦＥＴ２１，２４がオンしている際には、第１の同期整流用ＦＥＴ６をオンさせて第１の二次巻線５−２ａに電流を流し、ＦＥＴ２２，２３がオンしている際には、第２の同期整流用ＦＥＴ７をオンさせて第２の二次巻線５−２ｂに電流を流すことにより、電力変換を行う構成としている。

図６に示す構成では、第１の同期整流用ＦＥＴ６および第２の同期整流用ＦＥＴ７は、共にソース端子がフローティングとなるため、それぞれソース電位を基準とした駆動信号が必要である。このため、第１の駆動回路１５および第２の駆動回路１６がゼロ電圧制御回路１４からの信号に基づいて第１の同期整流用ＦＥＴ６および第２の同期整流用ＦＥＴ７の駆動信号を生成している。この駆動信号により第１の同期整流用ＦＥＴ６および第２の同期整流用ＦＥＴ７がオン／オフ制御されることにより出力コンデンサ１０に電荷が蓄えられる。この出力コンデンサ１０に蓄えられた電荷をトランス５ａの一次側巻線５−１へ回生させるよう動作させる。

図６に示す本実施の形態の構成においても、実施の形態１と同様のゼロ電圧制御を行うことにより、直流電源装置１００ａの出力電流が無負荷に近い軽負荷運転時でも、スイッチング回路３を構成する各ＦＥＴ２１〜２４のゼロ電圧スイッチングを維持することができる。以下、実施の形態１にかかる直流電源回路１００ａの動作について、図６〜図８を参照して説明する。

図７は、実施の形態２にかかる直流電源装置の出力電流が最大となる定格負荷運転時における各部波形を示す図である。また、図８は、実施の形態２にかかる直流電源装置の出力電流が無負荷に近い軽負荷運転時における各部波形を示す図である。

各図７，８（ａ）は、ＦＥＴ２１へのゲート電圧波形を示し、各図７，８（ｂ）は、ＦＥＴ２２へのゲート電圧波形を示し、各図７，８（ｃ）は、ＦＥＴ２３へのゲート電圧波形を示し、各図７，８（ｄ）は、ＦＥＴ２４へのゲート電圧波形を示している。また、各図７，８（ｅ）は、トランス５ａの一次側電圧波形を示し、各図７，８（ｆ）は、共振コイル４に流れる電流波形を示し、各図７，８（ｇ）は、同期整流用ＦＥＴ７の駆動信号波形を示し、各図７，８（ｈ）は、同期整流用ＦＥＴ６の駆動信号波形を示している。図７，８に示すように、ＦＥＴ２１のオン期間とＦＥＴ２２のオン期間との間、および、ＦＥＴ２３のオン期間とＦＥＴ２４のオン期間との間にデッドタイムを設け、それぞれのオン期間が重なりスイッチング回路３に短絡電流が流れるのを防止している。

ＦＥＴ２１およびＦＥＴ２２は、互いに位相を１８０°違えて動作しており、ＦＥＴ２３およびＦＥＴ２４も同様に、位相を１８０°違えて動作している。ＦＥＴ２１のオン期間とＦＥＴ２４のオン期間とが重なると、図７，８に示すように、共振コイル４に電流が流れ（図７，８（ｆ）参照）、トランス５ａの一次側巻線５−１に電圧が印加される（図７，８（ｅ）参照）。

直流電源装置１００ａの出力電流が最大となる定格負荷運転時には、図７に示すように、ＦＥＴ２１のオフに同期して第２の同期整流用ＦＥＴ７をオン制御し、ＦＥＴ２２のオフに同期して第１の同期整流用ＦＥＴ６をオン制御することにより、ゼロ電圧スイッチングを達成することが可能である。

直流電源装置１００ａの出力電流が無負荷に近い軽負荷運転時には、ゼロ電圧制御回路１４は、電流検出回路１１により検出されたスイッチング電流をモニタし、ゼロ電圧スイッチングを達成可能な電流下限値に対する不足電流を算出し、共振コイル４のインダクタンス値、トランス５ａの漏れインダクタンス値、および入力直流電圧に基づいて、上述した不足電流を補うのに必要な第１の同期整流用ＦＥＴ６および第２の同期整流用ＦＥＴ７の１スイッチング周期における同時オン時間（Ｔｏｎ）を算出し、第１の同期整流用ＦＥＴ６および第２の同期整流用ＦＥＴ７のオンタイミングを、この同時オン時間（Ｔｏｎ）分だけ早める。

より具体的には、電流検出回路１１により検出されたスイッチング電流がゼロ電圧スイッチングを達成可能な電流下限値よりも小さい場合には、スイッチング電流がこの電流下限値以上である場合にＦＥＴ２１のターンオフに同期してターンオンする第１の同期整流用ＦＥＴ６を、ＦＥＴ２１のオフタイミングよりもＴｏｎだけ早くオンさせる。これにより、図５に示すように、１スイッチング周期において第１の同期整流用ＦＥＴ６のオン期間と第２の同期整流用ＦＥＴ７のオン期間とが重なる時間を設ける。

このように、同期整流用のＦＥＴ６，７のオン期間が重なる時間を設けることで、トランス５ａの二次側巻線５−２ａ，５−２ｂおよびＦＥＴ６，７を介して短絡ループ電流が流れ、これに伴い共振コイル４に流れる電流が増加して（図８（ｆ）の実線）、共振コイル４に蓄えられるエネルギーが補われ、ＦＥＴ２２，２３のゼロ電圧スイッチングを維持することが可能となる。

また同様に、スイッチング電流が電流下限値以上である場合にＦＥＴ２２のターンオフに同期してターンオンする第２の同期整流用ＦＥＴ７を、ＦＥＴ２２のオフタイミングよりもＴｏｎだけ早くオンさせることにより、ＦＥＴ２１，２４のゼロ電圧スイッチングを維持することができる。

上述した動作により、１スイッチング周期において各ＦＥＴ２１〜２４がターンオフするタイミング、つまり、図８に示す期間Ａから期間Ｂへの移行時には、ゼロ電圧スイッチングを維持するために十分なエネルギーが共振コイル４に蓄えられた状態となる。

以上説明したように、実施の形態２の直流電源装置によれば、第１の二次側巻線と第２の二次側巻線とからなる２組の二次側巻線をセンタータップで接続したフルブリッジ用トランスを具備した構成においても、実施の形態１と同様に、ゼロ電圧スイッチングを達成可能な電流下限値に対する不足電流を算出し、共振コイルのインダクタンス値、トランスの漏れインダクタンス値、および入力直流電圧に基づいて、不足電流を補うための第１の同期整流用ＦＥＴおよび第２の同期整流用ＦＥＴの１スイッチング周期における同時オン時間を算出すると共に、第１の同期整流用ＦＥＴおよび第２の同期整流用ＦＥＴのオンタイミングを、この同時オン時間分だけ早めて第１の同期整流ＦＥＴおよび第２の同期整流用ＦＥＴを同時にオンさせることにより、二次側巻線に短絡ループ電流を流してゼロ電圧スイッチングを達成するゼロ電圧制御回路を具備したので、大型のチョークコイルを用いることなく、また、従来の構成から回路構成を大きく変更することなく、簡単な回路構成で、無負荷に近い軽負荷運転時でもゼロ電圧スイッチングを維持することができ、負荷変動に影響されることなくスイッチングロスを低減することができるので、高効率で小型軽量かつ低コストで実現可能な直流電源装置を得ることができる。

実施の形態３．
出力電圧が比較的高く出力電流も大きい直流電源装置を実施の形態１あるいは２の構成を用いて実現する場合には、同期整流用ＦＥＴとして、耐電圧が高くオン抵抗の低いものが要求される。この場合には、各同期整流用ＦＥＴをそれぞれ複数個並列に接続してオン抵抗を低くすることが考えられるが、直流電源装置の出力電流によっては、各同期整流用ＦＥＴをそれぞれ複数個並列に接続してオン抵抗を低くするよりもダイオード整流回路を構成する方がオン時の電圧が低くなり、高効率化や小型軽量化を図れる場合がある。

図９は、実施の形態３にかかる直流電源装置の一構成例を示す図である。なお、実施の形態１，２と同一または同等の構成部には同一符号を付して、その詳細な説明は省略する。

図９に示すように、実施の形態３にかかる直流電源装置１００ｂでは、トランス５ｂとして、出力用の第１の二次側巻線５−２ａと第２の二次側巻線５−２ｂとからなる２組の二次側巻線をセンタータップで接続し、第１の二次側補助巻線５−３ａと第２の二次側補助巻線５−３ｂとからなる２組の二次側補助巻線をセンタータップで接続したフルブリッジ用トランスを具備している。

また、実施の形態２において説明した構成において、同期整流回路２０ａに具備していた第１の同期整流用ＦＥＴ６および第２の同期整流用ＦＥＴ７に代えて、第１の二次側巻線５−２ａの出力を整流する第１の整流ダイオード１７と、第２の二次側巻線５−２ｂの出力を整流する第２の整流ダイオード１８とを備え、ダイオード整流回路４０として構成している。また、同期整流回路２０ｂとして、第１の二次側補助巻線５−３ａおよび第２の二次側補助巻線５−３ｂの出力を充電する補助コンデンサ１９と、第１の同期整流用ＦＥＴ６を駆動する駆動回路１５と、第２の同期整流用ＦＥＴ７を駆動する駆動回路１６とを備えている。

トランス５ｂの第１の二次側巻線５−２ａは、一方の端子が第１の整流ダイオード１７のアノード端子に接続されている。トランス５ｂの第２の二次側巻線５−２ｂは、一方の端子が第２の整流ダイオード１８のアノード端子に接続されている。第１の整流ダイオード１７のカソード端子と第２の整流ダイオード１８のカソード端子とが接続され、出力チョークコイル８を介して出力コンデンサ１０の一方の端子に接続されている。また、トランス５ｂの第１の二次側巻線５−２ａの他方の端子と第２の二次側巻線５−２ｂの他方の端子との接続点は、出力コンデンサ１０の他方の端子に接続されている。出力コンデンサ１０には、負荷装置１３が並列に接続される。

トランス５ｂの第１の二次側補助巻線５−３ａは、一方の端子が第１の同期整流用ＦＥＴ６のソース端子に接続されている。トランス５ｂの第２の二次側補助巻線５−３ｂは、一方の端子が第２の同期整流用ＦＥＴ７のソース端子に接続されている。第１の同期整流用ＦＥＴ６のドレイン端子と第２の同期整流用ＦＥＴ７のドレイン端子とが接続され、補助コンデンサ１９の一方の端子に接続されている。また、トランス５ｂの第１の二次側補助巻線５−３ａの他方の端子と第１の二次側補助巻線５−３ｂの他方の端子との接続点は、補助コンデンサ１９の他方の端子に接続されている。

図９に示す構成では、実施の形態２と同様に、第１の同期整流用ＦＥＴ６および第２の同期整流用ＦＥＴ７は、共にソース端子がフローティングとなるため、それぞれソース電位を基準とした駆動信号が必要である。このため、第１の駆動回路１５および第２の駆動回路１６がゼロ電圧制御回路１４からの信号に基づいて第１の同期整流用ＦＥＴ６および第２の同期整流用ＦＥＴ７の駆動信号を生成している。この駆動信号により第１の同期整流用ＦＥＴ６および第２の同期整流用ＦＥＴ７がオン／オフ制御されることにより補助コンデンサ１９に電荷が蓄えられ、この補助コンデンサ１９に蓄えられた電荷をトランス５ｂの一次側巻線５−１へ回生させるよう動作させる。

図１０は、実施の形態３にかかる直流電源装置の出力電流が無負荷に近い軽負荷運転時における各部波形を示す図である。

図１０（ａ）は、ＦＥＴ２１へのゲート電圧波形を示し、図１０（ｂ）は、ＦＥＴ２２へのゲート電圧波形を示し、図１０（ｃ）は、ＦＥＴ２３へのゲート電圧波形を示し、図１０（ｄ）は、ＦＥＴ２４へのゲート電圧波形を示している。また、図１０（ｅ）は、トランス５ｂの一次側電圧波形を示し、図１０（ｆ）は、共振コイル４に流れる電流波形を示し、図１０（ｇ）は、同期整流用ＦＥＴ７の駆動信号波形を示し、図１０（ｈ）は、同期整流用ＦＥＴ６の駆動信号波形を示している。図１０に示すように、ＦＥＴ２１のオン期間とＦＥＴ２２のオン期間との間、および、ＦＥＴ２３のオン期間とＦＥＴ２４のオン期間との間にデッドタイムを設け、それぞれのオン期間が重なりスイッチング回路３に短絡電流が流れるのを防止している。

ＦＥＴ２１およびＦＥＴ２２は、互いに位相を１８０°違えて動作しており、ＦＥＴ２３およびＦＥＴ２４も同様に、位相を１８０°違えて動作している。ＦＥＴ２１のオン期間とＦＥＴ２４のオン期間とが重なると、図１０に示すように、共振コイル４に電流が流れ（図１０（ｆ）参照）、トランス５ｂの一次側巻線５−１に電圧が印加される（図１０（ｅ）参照）。

直流電源装置１００ｂの出力電流が無負荷に近い軽負荷運転時には、ゼロ電圧制御回路１４は、電流検出回路１１により検出されたスイッチング電流をモニタし、ゼロ電圧スイッチングを達成可能な電流下限値に対する不足電流を算出し、共振コイル４のインダクタンス値、トランス５ｂの漏れインダクタンス値、および入力直流電圧に基づいて、上述した不足電流を補うのに必要な第１の同期整流用ＦＥＴ６および第２の同期整流用ＦＥＴ７の１スイッチング周期におけるオン時間（Ｔｏｎ）を算出する。

図９に示す本実施の形態の構成では、ＦＥＴ２１とＦＥＴ２４とが共にオンし、トランス５ｂの一次側巻線５−１に正電圧が印加されている期間と、その直前のトランス５ｂの一次側巻線５−１に電圧が印加されていない期間とで、（Ｔｏｎ／２）時間ずつ第１の同期整流用ＦＥＴ６をオンさせ、ＦＥＴ２２とＦＥＴ２３とが共にオンし、トランス５ｂの一次側巻線５−１に負電圧が印加されている期間と、その直前のトランス５ｂの一次側巻線５−１に電圧が印加されていない期間とで、（Ｔｏｎ／２）時間ずつ第２の同期整流用ＦＥＴ７をオンさせる。

より具体的には、例えば、１スイッチング周期において、ＦＥＴ２４のオンタイミング（一次側巻線５−１に印加されている正電圧が立ち上がるタイミング）よりも（Ｔｏｎ／２）時間だけ早い時刻から、ＦＥＴ２４のオンタイミング（一次側巻線５−１に印加されている正電圧が立ち上がるタイミング）までの期間、および、ＦＥＴ２１のオフタイミング（一次側巻線５−１に印加されている正電圧が立ち下がるタイミング）よりも（Ｔｏｎ／２）時間だけ早い時刻から、ＦＥＴ２１のオフタイミング（一次側巻線５−１に印加されている正電圧が立ち下がるタイミング）までの期間に、第１の同期整流用ＦＥＴ６をオンさせる。また、１スイッチング周期において、ＦＥＴ２３のオンタイミング（一次側巻線５−１に印加されている負電圧が立ち下がるタイミング）よりも（Ｔｏｎ／２）時間だけ早い時刻から、ＦＥＴ２３のオンタイミング（一次側巻線５−１に印加されている負電圧が立ち下がるタイミング）までの期間、および、ＦＥＴ２２のオフタイミング（一次側巻線５−１に印加されている負電圧が立ち上がるタイミング）よりも（Ｔｏｎ／２）時間だけ早い時刻から、ＦＥＴ２２のオフタイミング（一次側巻線５−１に印加されている負電圧が立ち上がるタイミング）までの期間に、第２の同期整流用ＦＥＴ７をオンさせる。

このように、ＦＥＴ２１とＦＥＴ２４とが共にオンし、トランス５ｂの一次側巻線５−１に正電圧が印加されている期間に、（Ｔｏｎ／２）時間分だけ、第１の同期整流用ＦＥＴ６をオンさせ、ＦＥＴ２２とＦＥＴ２３とが共にオンし、トランス５ｂの一次側巻線５−１に負電圧が印加されている期間に、（Ｔｏｎ／２）時間分だけ、第２の同期整流用ＦＥＴ７をオンさせることにより、トランス５ｂの第１の二次側補助巻線５−３ａ、第２の二次側補助巻線５−３ｂに短絡ループ電流が流れ、これに伴い共振コイル４に流れる電流が増加して、共振コイル４に蓄えられるエネルギーが補われる。

また、ＦＥＴ２１とＦＥＴ２４とが共にオンし、トランス５ｂの一次側巻線５−１に正電圧が印加されている期間の直前のトランス５ｂの一次側巻線５−１に電圧が印加されていない期間に、（Ｔｏｎ／２）時間分だけ、第１の同期整流用ＦＥＴ６をオンさせ、ＦＥＴ２２とＦＥＴ２３とが共にオンし、トランス５ｂの一次側巻線５−１に負電圧が印加されている期間の直前のトランス５ｂの一次側巻線５−１に電圧が印加されていない期間に、（Ｔｏｎ／２）時間分だけ、第２の同期整流用のＦＥＴ７をオンさせることにより、補助コンデンサ１９に蓄えられた電荷をトランス５ｂの第１の二次側補助巻線５−３ａ、第２の二次側補助巻線５−３ｂを介して入力コンデンサ２へ回生させることができる。

上述した動作により、１スイッチング周期において各ＦＥＴ２１〜２４がターンオフするタイミング、つまり、図１０に示す期間Ａから期間Ｂへの移行時には、ゼロ電圧スイッチングを維持するために十分なエネルギーが共振コイル４に蓄えられた状態となる。

以上説明したように、実施の形態３の直流電源装置によれば、出力用の第１の二次側巻線と第２の二次側巻線とからなる２組の二次側巻線をセンタータップで接続し、第１の二次側補助巻線と第２の二次側補助巻線とからなる２組の二次側補助巻線をセンタータップで接続したフルブリッジ用トランスを具備した構成において、ゼロ電圧スイッチングを達成可能な電流下限値に対する不足電流を算出し、共振コイルのインダクタンス値、トランスの漏れインダクタンス値、および入力直流電圧に基づいて、不足電流を補うための第１の同期整流用ＦＥＴおよび第２の同期整流用ＦＥＴの１スイッチング周期におけるオン時間を算出すると共に、第１の同期整流用ＦＥＴおよび前記第２の同期整流用ＦＥＴを、このオン時間だけオン制御することにより、第１の二次側補助巻線、第２の二次側補助巻線に短絡ループ電流を流してゼロ電圧スイッチングを達成するゼロ電圧制御回路を具備したので、実施の形態１，２と同様に、大型のチョークコイルを用いることなく、また、従来の構成から回路構成を大きく変更することなく、簡単な回路構成で、無負荷に近い軽負荷運転時でもゼロ電圧スイッチングを維持することができ、負荷変動に影響されることなくスイッチングロスを低減することができるので、高効率で小型軽量かつ低コストで実現可能な直流電源装置を得ることができる。

また、トランスの一次側巻線に電圧が印加されている期間とトランスの一次側巻線に電圧が印加されていない期間とで（Ｔｏｎ／２）時間ずつに分けて同期整流用ＦＥＴをオンさせるようにしたので、電流容量の小さい部品で構成することができ、直流電源装置のさらなる小型軽量化、低コスト化が実現可能となる。

なお、上述した各実施の形態は、状況に応じて適宜組み合わせることも可能であることは言うまでもなく、例えば、実施の形態１あるいは２の構成と実施の形態３の構成とを組み合わせてゼロ電圧制御を行うことにより、より高効率化の精度を高めた直流電源装置を得ることができるようになる。

また、上述した実施の形態では、直流電源装置の出力電流が無負荷に近い軽負荷運転時でも、スイッチング回路を構成する各ＦＥＴのゼロ電圧スイッチングを維持することができるので、特に、スイッチング回路を構成する各ＦＥＴとして、Ｓｉ半導体に比べてドレイン−ソース間およびドレイン−ゲート間の寄生容量が大きいＧａＮやＳｉＣ、あるいはダイヤモンドにより形成されたＷＢＧ半導体を用いたＦＥＴを適用した構成に適しており、寄生容量が大きいことに起因する充放電損失やスイッチングロスをより効果的に低減することが可能となる。

また、上述した実施の形態において説明したＷＢＧ半導体により構成されたＦＥＴを用いることによる効果は、上述した効果にとどまらない。

例えば、ＷＢＧ半導体によって構成されたＦＥＴは、耐電圧性が高く、許容電流密度も高いため、ＦＥＴのより一層の小型化が可能であり、スイッチング回路を構成する各ＦＥＴとして、これら小型化されたＦＥＴを用いることにより、直流電源装置のより一層の小型化が可能となる。

また、以上の実施の形態に示した構成は、本発明の構成の一例であり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、一部を省略する等、変更して構成することも可能であることは言うまでもない。

以上のように、本発明にかかる直流電源装置は、低価格化かつ小型化が可能で、高効率に入力直流電圧を負荷装置で利用可能な直流電圧に変換できる直流電源装置として有用であり、特に、車載用や艦船用または航空機用の電源システムで使用する直流電源装置として好適である。

１ 直流電源、２ 入力コンデンサ、３ スイッチング回路、４ 共振コイル、５ トランス、５−１ 一次側巻線、５−２ 二次側巻線、５−２ａ 第１の二次側巻線、５−２ｂ 第２の二次側巻線、５−３ａ 第１の二次側補助巻線、５−３ｂ 第２の二次側補助巻線、６ 同期整流用ＦＥＴ（第１の同期整流用ＦＥＴ）、７ 同期整流用ＦＥＴ（第２の同期整流用ＦＥＴ）、８ 出力チョークコイル（第１の出力チョークコイル）、９ 出力チョークコイル（第２の出力チョークコイル）、１０ 出力コンデンサ、１１ 電流検出回路、１２ 位相制御回路、１３ 負荷装置、１４ ゼロ電圧制御回路、１５ 駆動回路（第１の駆動回路）、１６ 駆動回路（第２の駆動回路）、１７ 整流ダイオード（第１の整流ダイオード）、１８ 整流ダイオード（第２の整流ダイオード）、１９ 補助コンデンサ、２０，２０ａ，２０ｂ 同期整流回路、２１，２２，２３，２４ ＦＥＴ、２５ 寄生ダイオード、２６ 寄生ゲート抵抗（ＲＢ）、２７ 寄生抵抗（ＲＧＳ）、２８ 寄生容量（ＣＧＳ）、２９ 寄生容量（ＣＧＤ）、３０ 寄生容量（ＣＤＳ）、３１ 寄生ダイオード、３２ 寄生ゲート抵抗（ＲＢ）、３３ 寄生抵抗（ＲＧＳ）、３４ 寄生容量（ＣＧＳ）、３５ 寄生容量（ＣＧＤ）、３６ 寄生容量（ＣＤＳ）、４０ ダイオード整流回路、１００，１００ａ，１００ｂ 直流電源装置。

Claims (8)

1. 入力直流電圧を負荷装置で利用可能な直流電圧に変換する直流電源装置であって、
   前記入力直流電圧が印加される入力コンデンサと、
   複数個のＦＥＴがフルブリッジ接続されて構成されたスイッチング回路と、
   一次側巻線と二次側巻線とを有するトランスと、
   前記スイッチング回路の出力間に前記一次側巻線を介して接続された共振コイルと、
   複数個の同期整流用ＦＥＴを有する同期整流回路と、
   前記スイッチング回路に流れるスイッチング電流を検出する電流検出回路と、
   前記各ＦＥＴの駆動信号の位相を制御する位相制御回路と、
   前記スイッチング電流に基づいて、前記位相制御回路が前記各ＦＥＴの寄生ダイオードがオンした状態で当該ＦＥＴをオンさせるゼロ電圧スイッチングを達成可能な電流下限値に対し、前記スイッチング電流が不足している場合に、前記二次側巻線に短絡ループ電流が流れるように、前記同期整流用ＦＥＴを制御するゼロ電圧制御回路と、
   を備える
   ことを特徴とする直流電源装置。
2. 前記同期整流回路は、
   前記二次側巻線の一方の端子にドレイン端子が接続される第１の同期整流用ＦＥＴと、
   前記二次側巻線の他方の端子にドレイン端子が接続される第２の同期整流用ＦＥＴと、
   前記二次側巻線の一方の端子に一端が接続される第１の出力チョークコイルと、
   前記二次側巻線の他方の端子に一端が接続される第２の出力チョークコイルと、
   前記第１の出力チョークコイルの他端と前記第２のチョークコイルの他端との接続点に一端が接続され、前記第１の同期整流用ＦＥＴのソース端子と前記第２の同期整流用ＦＥＴのソース端子との接続点に他端が接続される出力コンデンサと、
   を備え、
   前記ゼロ電圧制御回路は、
   前記電流下限値に対する不足電流を算出し、前記共振コイルのインダクタンス値、前記トランスの漏れインダクタンス値、および前記入力直流電圧に基づいて、前記不足電流を補うために必要な前記第１の同期整流用ＦＥＴおよび前記第２の同期整流用ＦＥＴの１スイッチング周期における同時オン時間を算出すると共に、前記第１の同期整流用ＦＥＴおよび前記第２の同期整流用ＦＥＴのオンタイミングを、前記同時オン時間分だけ早めて前記第１の同期整流ＦＥＴおよび前記第２の同期整流用ＦＥＴが同時にオンしている期間を設けることを特徴とする請求項１に記載の直流電源装置。
3. 前記二次側巻線は、中点が接続された第１の二次側巻線および第２の二次側巻線からなり、
   前記同期整流回路は、
   前記第１の二次側巻線の一方の端子にソース端子が接続される第１の同期整流用ＦＥＴと、
   前記第２の二次側巻線の一方の端子にソース端子が接続される第２の同期整流用ＦＥＴと、
   前記第１の同期整流用ＦＥＴのドレイン端子と前記第２の同期整流用ＦＥＴのドレイン端子との接続点に一端が接続された出力チョークコイルと、
   前記出力チョークコイルの他端に一端が接続され、前記第１の二次側巻線の他方の端子と前記第２の二次側巻線の他方の端子との接続点に他端が接続される出力コンデンサと、
   前記第１の同期整流用ＦＥＴを駆動する第１の駆動回路と、
   前記第２の同期整流用ＦＥＴを駆動する第２の駆動回路と、
   を備え、
   前記ゼロ電圧制御回路は、
   前記電流下限値に対する不足電流を算出し、前記共振コイルのインダクタンス値、前記トランスの漏れインダクタンス値、および前記入力直流電圧に基づいて、前記不足電流を補うために必要な前記第１の同期整流用ＦＥＴおよび前記第２の同期整流用ＦＥＴの１スイッチング周期における同時オン時間を算出すると共に、前記第１の同期整流用ＦＥＴおよび前記第２の同期整流用ＦＥＴのオンタイミングを、前記同時オン時間分だけ早めて前記第１の同期整流ＦＥＴおよび前記第２の同期整流用ＦＥＴが同時にオンしている期間を延長することを特徴とする請求項１に記載の直流電源装置。
4. 前記二次側巻線は、中点が接続された第１の二次側巻線および第２の二次側巻線と、中点が接続された第１の二次側補助巻線および第２の二次側補助巻線からなり、
   前記同期整流回路は、
   前記第１の二次側巻線の一方の端子にアノード端子が接続される第１の整流ダイオードと、
   前記第２の二次側巻線の一方の端子にアノード端子が接続される第２の整流ダイオードと、
   前記第１の整流ダイオードのカソード端子と前記第２の整流ダイオードのカソード端子との接続点に一端が接続された出力チョークコイルと、
   前記出力チョークコイルの他端に一端が接続され、前記第１の二次側巻線の他方の端子と前記第２の二次側巻線の他方の端子とが接続された中点に他端が接続される出力コンデンサと、
   前記第１の二次側補助巻線の一方の端子にソース端子が接続される第１の同期整流用ＦＥＴと、
   前記第２の二次側補助巻線の一方の端子にソース端子が接続される第２の同期整流用ＦＥＴと、
   前記第１の同期整流用ＦＥＴのドレイン端子と前記第２の同期整流用ＦＥＴのドレイン端子との接続点に一端が接続され、前記第１の二次側巻線の他方の端子と前記第２の二次側巻線の他方の端子とが接続された中点に他端が接続されるコンデンサと、
   前記第１の同期整流用ＦＥＴを駆動する第１の駆動回路と、
   前記第２の同期整流用ＦＥＴを駆動する第２の駆動回路と、
   を備え、
   前記ゼロ電圧制御回路は、
   前記電流下限値に対する不足電流を算出し、前記共振コイルのインダクタンス値、前記トランスの漏れインダクタンス値、および前記入力直流電圧に基づいて、前記不足電流を補うために必要な前記第１の同期整流用ＦＥＴおよび前記第２の同期整流用ＦＥＴの１スイッチング周期におけるオン時間を算出すると共に、前記第１の同期整流用ＦＥＴおよび前記第２の同期整流用ＦＥＴを、前記オン時間だけオン制御することを特徴とする請求項１に記載の直流電源装置。
5. 前記ゼロ電圧制御回路は、
   前記一次側巻線に正電圧が印加されている期間と、その直前の前記一次側巻線に電圧が印加されていない期間とで、前記オン時間の１／２ずつ前記第１の同期整流用ＦＥＴをオンさせ、前記一次側巻線に負電圧が印加されている期間と、その直前の前記一次側巻線に電圧が印加されていない期間とで、前記オン時間の１／２ずつ前記第２の同期整流用ＦＥＴをオンさせることを特徴とする請求項４に記載の直流電源装置。
6. 前記ゼロ電圧制御回路は、
   前記一次側巻線に印加されている正電圧が立ち上がるタイミングよりも前記オン時間の１／２早い時刻から、前記一次側巻線に印加されている正電圧が立ち上がるタイミングまでの期間、および、前記一次側巻線に印加されている正電圧が立ち下がるタイミングよりも前記オン時間の１／２早い時刻から、前記一次側巻線に印加されている正電圧が立ち下がるタイミングまでの期間、前記第１の同期整流用ＦＥＴをオンさせ、
   前記一次側巻線に印加されている負電圧が立ち下がるタイミングよりも前記オン時間の１／２早い時刻から、前記一次側巻線に印加されている負電圧が立ち下がるタイミングまでの期間、および、前記一次側巻線に印加されている負電圧が立ち上がるタイミングよりも前記オン時間の１／２早い時刻から、前記一次側巻線に印加されている負電圧が立ち上がるタイミングまでの期間、前記第２の同期整流用ＦＥＴをオンさせる
   ことを特徴とする請求項５に記載の直流電源装置。
7. 前記スイッチング回路を構成するＦＥＴは、ワイドバンドギャップ半導体により形成されたことを特徴とする請求項１〜６の何れか一項に記載の直流電源装置。
8. 前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料、またはダイヤモンドであることを特徴とする請求項７に記載の直流電源装置。

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