JP2014174335A - 半導体光導波路素子、半導体光導波路素子を作製する方法 - Google Patents

Abstract

【課題】スポットサイズコンバータを含む半導体光導波路素子が提供される。
【解決手段】半導体光導波路素子８１では、第３半導体メサ５５の第３１メサ部５５ｂは光学的に結合可能な端面５５ｄを基板１１のエッジの位置に有する。端面５５ｄは、外部光導波路に光学的に結合可能である。第３半導体メサ５５の第３１メサ部５５ｂの幅及び第３２メサ部５５ｃの幅が半導体光導波路素子８１内の第２半導体メサ４９の幅より大きいので、第３半導体メサ５５に係る光導波路は、この外部光導波路のモードフィールド径に同一又は近いモードフィールド径を付与できる。第２半導体メサ４９の幅が第３半導体メサ５５の第３１メサ部５５ｂの幅及び第３２メサ部５５ｃの幅より小さく、且つ第１コア層４１及び第２コア層５３が互いに光学的に結合される。これ故に、第１コア層４１から第２コア層５３へ、或いは第２コア層５３から第１コア層４１に光の伝搬が移動する。
【選択図】図３７

Description

本発明は、半導体光導波路素子、及び半導体光導波路素子を作製する方法に関する。

特許文献１は、スポットサイズコンバータを含む光導波路素子を開示する。

光通信や光情報処理に用いられる１μｍ帯の光に対してIII−Ｖ化合物半導体の屈折率は３以上である。このように大きい屈折率により、III−Ｖ化合物半導体からなる積層構造を利用した光導波路で横モード単峰性を維持するためには、光導波路の幅を２μｍ以下であることを必要とする。この光導波路の中に閉じ込められる光の横モードの半値幅は２μｍより更に小さいものとなる。

一方、半導体光変調器などに光学的に接続される、単一モードの外部光導波路、例えば光ファイバでの光の横モードの半値幅は３〜４μｍである。つまり、半導体の光導波路の横モードの半値幅は、光ファイバにおける光の横モードの半値幅と大幅に異なる。これ故に、この違いが半導体光導波路と光ファイバとの間の光結合損を発生させる。これを改善するために、横モードの半値幅を増大させる（スポットサイズを拡大する）構造、例えばスポットサイズコンバータ（ＳＳＣ）が半導体導波路素子の入出力部分に設けられる。

米国特許６３１０９９５号公報

スポットサイズコンバータには様々な構造がある。その一つとして、半導体積層の積層方向に構成された複数の光導波路構造のうちの、一方の光導波構造から他の光導波路構造への、積層方向への光の遷移を利用するものがある。

特許文献１の構造では、積層方向の光導波路構造のための半導体積層は、１回のエピタキシャル層成長により作製可能である。しかしながら、この半導体積層から、複数の導波路メサを作製することが必要である。なぜなら、単一モードの外部光導波路に光学的に結合可能な半導体光導波路だけでなく、単一モードの半導体光導波路を形成するからである。これらの光導波路間の安定な光学的遷移を可能にする縦方向のメサ構造と横モードの制御のための半導体メサの横幅とを実現すると共に、この構造の作製においてこれらの寸法制御を行うことになる。

具体的には、特許文献１を参照しながら例示的に説明すると、この導波路構造は、上部半導体メサ、中部半導体メサ、及び下部半導体メサを有している。下部半導体メサは、単一モードの外部光導波路に光学的に結合される。一方で、上部半導体メサ及び中部半導体メサは、半導体素子内の光導波路を構成する。しかし、半導体素子内の光導波路では、上部半導体メサの横幅は中部半導体メサの横幅と異なってしまい、この光導波路では、中部半導体メサのコア層の横幅は上部半導体メサのクラッド層の横幅と異なる。この中部半導体メサのコア層の横幅は上部半導体メサのクラッド層の横幅と同一であることが好ましい。

本発明は、上記のような事情を鑑みて為されたものであり、縦方向に配列された２つのコア層を含む半導体積層を有する半導体光導波路素子を提供することを目的とし、また縦方向に配列された２つのコア層を含む半導体積層を有する半導体光導波路素子を作製する方法を提供することを目的とする。

本発明に係る半導体光導波路素子は、（ａ）III−Ｖ化合物半導体からなる主面を有する基板と、（ｂ）第１III−Ｖ化合物半導体からなるクラッド層を含む第１半導体メサと、（ｃ）第２III−Ｖ化合物半導体からなる中間クラッド層、及び第１コア層を含む第２半導体メサと、（ｄ）第２コア層を含む第３半導体メサとを備える。前記第１半導体メサは前記第２半導体メサ上に設けられ、前記第２半導体メサは前記第３半導体メサ上に設けられる。前記第３半導体メサは前記基板の前記主面上に設けられる。前記基板の前記主面は、第１軸に沿って配列された第１エリア及び第２エリアを含む。前記第３半導体メサは、前記第１エリア上に設けられた第３１メサ部と、前記第２エリア上に設けられた第３２メサ部とを含む。前記第２半導体メサは、前記第１エリア上に設けられた第２１メサ部と、前記第２エリア上に設けられた第２２メサ部とを含む。前記第１半導体メサは、前記第２エリア上に設けられた第１２メサ部を含み、前記第１半導体メサの前記第１２メサ部は、前記第２半導体メサの前記第２２メサ部分の幅と同じ第１部分と、該第１部分の幅より狭い第２部分とを有する。前記中間クラッド層は前記第１コア層と前記第２コア層との間に設けられて、前記第１コア層及び前記第２コア層は光学的に結合されている。前記第３半導体メサの前記第３１メサ部は、光学的に結合可能な端面を前記基板のエッジの位置に有し、前記第３半導体メサの前記第３１メサ部の幅及び前記第３２メサ部の幅は前記第２半導体メサの幅より大きく、前記第２半導体メサの前記第２２メサ部及び前記第１半導体メサの前記第１２メサ部は前記第１軸の方向に延在し、前記第２半導体メサの前記第２２メサ部及び前記第１半導体メサの前記第１２メサ部はシングルモード導波可能な横幅を有する。

この半導体光導波路素子によれば、第３半導体メサの第３１メサ部は光学的に結合可能な端面を基板のエッジの位置に有するので、この端面は、外部光導波路に光学的に結合可能である。また、第３半導体メサの第３１メサ部の幅及び第３２メサ部の幅が半導体光導波路素子内の第２半導体メサの幅より大きいので、第３半導体メサに係る光導波路は、この外部光導波路のモードフィールド径に、同一又は近いモードフィールド径を付与できる。

第２半導体メサの幅が第３半導体メサの第３１メサ部の幅及び第３２メサ部の幅より小さく、且つ、第１コア層及び第２コア層が互いに光学的に結合されている。これ故に、第１コア層から第２コア層へ、或いは第２コア層から第１コア層に光の伝搬が移動する。

第１コア層は中間クラッド層を介して第２コア層に光学的に結合されるので、第１コア層は第２コア層とは異なる光導波構造を構成でき、またこの光導波構造は、第１コア層の導波光に所望の光処理を施すことができる。

第２半導体メサの第２２メサ部及び第１半導体メサの第１２メサ部がシングルモード導波可能な横幅を有すると共に第１半導体メサの第１２メサ部が第２半導体メサの第２２メサ部の幅と同じ部分を含む。したがって、第１２メサ部の第１部分及び第２２メサ部において、中間クラッド層、第１コア層及びクラッド層は同一の幅の光導波路構造を構成する。一方、第１２メサ部が該第１２メサ部の第１部分の幅より狭い部分を第２２メサ部上に有するので、この狭小部分は、第１コア層に係る光導波を終端させることができる。これ故に、この光導波路構造は、第１コア層を用いた光導波と第１コア層を用いた光処理とを安定して行うことを可能にする。

本発明に係る半導体光導波路素子は、前記第３２メサ部の上面に接触を成す第１電極と、前記第１半導体メサの上面に接触を成す第２電極とを更に備えることができる。前記第３半導体メサの前記第３２メサ部の幅は前記第３１メサ部の幅より大きいことができる。

この半導体光導波路素子によれば、第１電極及び第２電極を用いて第１コア層を伝搬する光を処理することができる。

本発明に係る半導体光導波路素子は、前記第２半導体メサの前記第２２メサ部において、前記第２コア層は、前記第１電極及び前記第２電極に電気信号に応答して光変調を可能なように設けられていることができる。

この半導体光導波路素子によれば、第１コア層を伝搬する光を第１電極及び第２電極を用いて変調できる。

本発明に係る半導体光導波路素子では、前記中間クラッド層の前記第２III−Ｖ化合物半導体は第１導電型を有し、前記クラッド層の前記第１III−Ｖ化合物半導体は第２導電型を有することができる。この半導体光導波路素子によれば、第１コア層を伝搬する光を第１電極及び第２電極を用いて変調できる。

本発明に係る半導体光導波路素子では、前記第２半導体メサの前記第２１メサ部は、前記第２２メサ部の横幅より小さい横幅を有する第１部分と、前記第１部分の横幅から前記第２２メサ部の横幅に徐々に変化するテーパ形状の第２部分と、前記第２２メサ部の横幅と同一横幅の第３部分とを有することができる。

この半導体光導波路素子によれば、第２半導体メサの第２１メサ部が、第１部分（第２２メサ部の横幅より小さい横幅を有する部分）及び第２部分（第１部分の横幅から第２２メサ部の横幅に徐々に変化するテーパ形状の部分）を含むので、第１コア層と第２コア層との間における光の移動を容易にできる。

本発明に係る半導体光導波路素子では、前記基板はＩｎＰからなり、前記中間クラッド層はｎ型ＩｎＰからなり、前記クラッド層はｐ型ＩｎＰからなることができる。前記中間クラッド層は、前記第１コア層の平均屈折率及び前記第２コア層の平均屈折率より小さい屈折率を有する。

本発明は半導体光導波路素子を作製する方法に係る。この作製方法は、（ａ）クラッド層のための第１III−Ｖ化合物半導体層、第１コア層のための第１半導体層、中間クラッド層のための第２III−Ｖ化合物半導体層、及び第２コア層のための第２半導体層を含む半導体積層を基板上に形成する工程と、（ｂ）前記半導体積層上に絶縁膜を形成する工程と、（ｃ）前記第１半導体メサのための第１マスクを前記絶縁膜上に形成する工程と、（ｄ）前記第１マスクを用いて前記絶縁膜のエッチングにより前記第１マスクの形状に合わせた段差を前記絶縁膜に形成して、該段差により区分けされる厚膜部分及び薄膜部分を含む加工された絶縁膜を形成する工程と、（ｅ）前記段差を形成した後に、前記第２半導体メサのための第２マスクを前記加工された絶縁膜上に形成する工程と、（ｆ）前記第２マスクを用いて前記加工された絶縁膜をエッチングして、第１絶縁膜マスクに形成する工程と、（ｇ）前記第１絶縁膜マスクを用いて前記クラッド層の途中まで前記第１III−Ｖ化合物半導体層をエッチングする工程と、（ｈ）前記第１III−Ｖ化合物半導体層をエッチングした後に、前記第１絶縁膜マスクの全面をエッチングして、前記第１絶縁膜マスクの前記薄膜部分を消失させて、前記第１半導体メサの形状を規定しており前記第１絶縁膜マスクの厚膜部分の形状を有する第２絶縁膜マスクを形成する工程と、（ｉ）前記第２絶縁膜マスクを用いて、前記第１III−Ｖ化合物半導体層の残り部分及び前記第１半導体層をエッチングして、前記第１コア層及び前記第１半導体メサを形成する工程とを備える。前記加工された絶縁膜の前記厚膜部分は第１最大横幅を有する。前記第１絶縁膜マスクは、前記第１最大横幅より小さい第２最大横幅を有する。前記第２最大横幅は、前記第１コア層の横幅及び前記第１半導体メサの横幅を規定している。

この半導体光導波路素子を作製する方法によれば、絶縁膜のエッチングにより第１マスクの形状に合わせた段差を形成して、厚膜部分及び薄膜部分を含む加工された絶縁膜を形成する。段差を有する加工された絶縁膜を更に加工して、第２半導体メサの形状を規定する第１絶縁膜マスクを形成できる。第１絶縁膜マスクを用いて半導体積層のエッチングを行ってメサを形成する。

また、第１絶縁膜マスクを用いて半導体積層のエッチングを行った後に、第１絶縁膜マスクにおける膜厚の差を利用して、第１半導体メサの形状を規定する第２絶縁膜マスクを形成できる。

本発明の半導体光導波路素子を作製する方法は、前記第１コア層及び前記第１半導体メサを形成した後に、前記第１III−Ｖ化合物半導体層の残り部分及び前記第２III−Ｖ化合物半導体層をエッチングして、中間クラッド層を形成する工程を更に備えることができる。前記中間クラッド層の横幅は前記第１コア層の横幅に等しい。前記第２半導体メサは、前記中間クラッド層及び前記第１コア層を含む。

本発明の半導体光導波路素子を作製する方法は、前記中間クラッド層を形成する前記工程は、前記第１半導体メサの側面、前記第２絶縁膜マスク及び前記基板上に絶縁膜を成長する工程と、前記絶縁膜をエッチングして前記第２絶縁膜マスクを露出させて絶縁膜マスクを形成すると共に、前記第１コア層上の前記第１III−Ｖ化合物半導体層の残り部分の上面、及び前記第２半導体層上の前記第２III−Ｖ化合物半導体層の上面を露出させる工程と、前記絶縁膜マスクを用いて、前記第１コア層上の前記第１III−Ｖ化合物半導体層の残り部分、及び前記第２半導体層上の前記第２III−Ｖ化合物半導体層のウエットエッチングを行って、第２半導体メサを形成する工程と、前記絶縁膜マスクを除去する工程とを更に備えることができる。前記第１半導体メサの上面上において、前記絶縁膜は前記第２絶縁膜マスクを覆っている。

この半導体光導波路素子を作製する方法によれば、絶縁膜マスクを用いたウエットエッチングによれば、第１III−Ｖ化合物半導体層の残り部分及び第２III−Ｖ化合物半導体層を選択的に除去できる。

本発明の半導体光導波路素子を作製する方法は、前記第２半導体メサを形成した後に、第３半導体メサを規定する第３絶縁膜マスクを形成する工程と、前記第３絶縁膜マスクを用いて前記第２コア層をエッチングして、前記第３半導体メサを形成する工程とを更に備えることができる。

この作製方法によれば、第２半導体メサを形成した後に、第３半導体メサを形成するので、縦方向への光の移動によりスポットサイズコンバータを構成できる。

本発明の半導体光導波路素子を作製する方法は、前記第３半導体メサの上面上に第１電極を形成すると共に、前記第１半導体メサの上面に第２電極を形成する工程を更に備えることができる。この作製方法によれば、第１電極及び第２電極を用いて第１コア層を伝搬する光を処理することができる。また、本発明は半導体光導波路素子を作製する方法では、前記基板はＩｎＰからなり、前記中間クラッド層はｎ型ＩｎＰからなり、前記クラッド層はｐ型ＩｎＰからなることができる。

以上説明したように、本発明によれば、縦方向に配列された２つのコア層を含む半導体積層を有する半導体光導波路素子が提供される。また、本発明によれば、縦方向に配列された２つのコア層を含む半導体積層を有する半導体光導波路素子を作製する方法が提供される。

図１は、本実施の形態に係る半導体光導波路素子を作製する方法における工程Ｓ１０１を模式的に示す図面である。 図２は、本実施の形態に係る半導体光導波路素子を作製する方法における工程を示す図面である。 図３は、本実施の形態に係る半導体光導波路素子を作製する方法における工程Ｓ１０２を模式的に示す図面である。 図４は、本実施の形態に係る半導体光導波路素子を作製する方法における工程を示す図面である。 図５は、本実施の形態に係る半導体光導波路素子を作製する方法における工程Ｓ１０３を模式的に示す図面である。 図６は、本実施の形態に係る半導体光導波路素子を作製する方法における工程を示す図面である。 図７は、本実施の形態に係る半導体光導波路素子を作製する方法における工程Ｓ１０４を模式的に示す図面である。 図８は、本実施の形態に係る半導体光導波路素子を作製する方法における工程を示す図面である。 図９は、本実施の形態に係る半導体光導波路素子を作製する方法における工程Ｓ１０５を模式的に示す図面である。 図１０は、本実施の形態に係る半導体光導波路素子を作製する方法における工程を示す図面である。 図１１は、本実施の形態に係る半導体光導波路素子を作製する方法における工程を示す図面である。 図１２は、本実施の形態に係る半導体光導波路素子を作製する方法における工程Ｓ１０６を模式的に示す図面である。 図１３は、本実施の形態に係る半導体光導波路素子を作製する方法における工程を示す図面である。 図１４は、本実施の形態に係る半導体光導波路素子を作製する方法における工程を示す図面である。 図１５は、本実施の形態に係る半導体光導波路素子を作製する方法における工程Ｓ１０７を模式的に示す図面である。 図１６は、本実施の形態に係る半導体光導波路素子を作製する方法における工程を示す図面である。 図１７は、本実施の形態に係る半導体光導波路素子を作製する方法における工程Ｓ１０８を模式的に示す図面である。 図１８は、本実施の形態に係る半導体光導波路素子を作製する方法における工程を示す図面である。 図１９は、本実施の形態に係る半導体光導波路素子を作製する方法における工程Ｓ１０９を模式的に示す図面である。 図２０は、本実施の形態に係る半導体光導波路素子を作製する方法における工程を示す図面である。 図２１は、本実施の形態に係る半導体光導波路素子を作製する方法における工程Ｓ１１０を模式的に示す図面である。 図２２は、本実施の形態に係る半導体光導波路素子を作製する方法における工程を示す図面である。 図２３は、本実施の形態に係る半導体光導波路素子を作製する方法における工程Ｓ１１１を模式的に示す図面である。 図２４は、本実施の形態に係る半導体光導波路素子を作製する方法における工程を示す図面である。 図２５は、本実施の形態に係る半導体光導波路素子を作製する方法における工程を示す図面である。 図２６は、本実施の形態に係る半導体光導波路素子を作製する方法における工程を示す図面である。 図２７は、本実施の形態に係る半導体光導波路素子を作製する方法における工程を示す図面である。 図２８は、本実施の形態に係る半導体光導波路素子を作製する方法における工程を示す図面である。 図２９は、本実施の形態に係る半導体光導波路素子を作製する方法における工程Ｓ１１２を模式的に示す図面である。 図３０は、本実施の形態に係る半導体光導波路素子を作製する方法における工程を示す図面である。 図３１は、本実施の形態に係る半導体光導波路素子を作製する方法における工程を示す図面である。 図３２は、本実施の形態に係る半導体光導波路素子を作製する方法における工程Ｓ１１３を模式的に示す図面である。 図３３は、本実施の形態に係る半導体光導波路素子を作製する方法における工程を示す図面である。 図３４は、本実施の形態に係る半導体光導波路素子の一形態を示す図面である。 図３５は、本実施の形態に係る半導体光導波路素子を作製する方法における工程を示す図面である。 図３６は、本実施の形態に係る半導体光導波路素子を作製する方法における工程を示す図面である。 図３７は、本実施の形態に係る半導体光導波路素子を作製する方法における工程を示す図面である。 図３８は、本実施の形態に係る半導体光導波路素子の別の形態を示す図面である。

本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の半導体光導波路素子、及び半導体光導波路素子を作製する方法に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。

図１〜図３１は、本実施の形態に係る、スポットサイズコンバータといった半導体光導波路素子を作製する方法における工程を示す図面である。工程Ｓ１０１において、図１に示されるように、半導体積層を成長するための基板１１を準備する。基板１１は、III−Ｖ化合物半導体からなる主面１１ａを有する。この後に、基板１１の主面１１ａ上に、第２コア層のための第２半導体層１３、中間クラッド層のための第２III−Ｖ化合物半導体層１５、第１コア層のための第１半導体層１７、クラッド層のための第１III−Ｖ化合物半導体層１９、コンタクト層のための第３III−Ｖ化合物半導体層２１を順に成長する。この成長は、例えば有機金属気相成長法を用いることができる。これらの半導体層１３、１５、１７、１９、２１は半導積層２３を構成する。半導体基板１１の主面１１ａは、スポットサイズコンバータを設ける第１のエリア１１ｂと、スポットサイズコンバータからの光又はスポットサイズコンバータへの光を処理する半導体光処理素子を設ける第２エリア１１ｃとを含む。半導体光処理素子は、例えば変調器等であることができる。

図２の（ａ）部を参照すると、図１におけるI−I線に沿ってとられた断面を示し、また図２の（ｂ）部を参照すると、図１における平面図を示す。一実施例では、以下のエピタキシャル層が成長される。ＩｎＰウエハ上に、バッファとしてＩｎＰクラッド層（厚さ：０．１μｍ）を成長した後に、コア層をＩｎＰバッファ層上に成長する。コア層は、ｎ−ＩｎＰ層（厚さ：５０ｎｍ）及びｎ−ＩｎＧａＡｓＰ層（厚さ：５０ｎｍ、ＰＬ発光波長１．１μｍ）を含み、これらが交互に積層された多重量子井戸構造（ＭＱＷ厚：５μｍ）を有する。コア層の最上層は、後に工程で成長される中間層の材料と異なる半導体層（本実施例では、ＩｎＰと異なるＩｎＧａＡｓＰ）からなる。このコア層の最上層上に、ｎ−ＩｎＰ中間層（厚さ：２００ｎｍ）を成長する。ＩｎＰ中間層を成長した後に、コア層を中間層上に成長する。このコア層は、ＡｌＩｎＡｓ層（厚さ：５ｎｍ）及びＡｌＧａＩｎＡｓ層（厚さ：１０ｎｍ）を含むことが好ましく、これらが交互に積層された多重量子井戸構造（ＭＱＷ厚：５００ｎｍ）を有する。コア層の最上層は、後に工程で成長されるクラッド層の材料と異なる半導体層（本実施例では、ＩｎＰと異なるＡｌＩｎＡｓ）からなることが好ましい。このコア層の最上層上に、ｐ−ＩｎＰクラッド層（厚さ：１．２５μｍ）及びｐ−ＧａＩｎＡｓコンタクト層（厚さ：１５０ｎｍ）を順に成長する。

図３に示されるように、工程Ｓ１０２では、半導体積層２３の主面２３ａ上に絶縁膜２５を形成する。絶縁膜２５は、例えばシリコン窒化膜、シリコン酸化膜等であることができる。絶縁膜２５の厚さは、例えば４００ｎｍ〜６００ｎｍであることができる。絶縁膜２５は、半導体のエッチングマスクとして用いられる絶縁膜よりも大きな膜厚を有する。絶縁膜２５の一例であるＳｉＮ膜は、例えばＣＶＤ法で成膜できる。本実施例では、図４の（ａ）部及び（ｂ）部に示されるように、厚さ５００ｎｍのＳｉＮ膜を絶縁膜２５として用いており、この厚さは、半導体のエッチングマスクとして用いられるＳｉＮ膜の約２倍の厚さである。

工程Ｓ１０３では、図５に示されるように、第１半導体メサのための第１マスク２７を絶縁膜２５上に形成する。第１マスク２７は、第１軸Ａｘ１の方向に延在するストライプ部２７ａと、ストライプ部２７ａの一端に設けられたテーパ部２７ｂ、及びストライプ部２７ａの他端に設けられたテーパ部２７ｃを含む。ストライプ部２７ａは、第１半導体メサの幅より大きい横幅ＷＳＴ０を有する。テーパ部２７ｂ、２７ｃの形状は、第１半導体メサの終端部の形状を規定している。本実施例では、この第１マスク２７は例えばレジストマスクであることができる。レジストマスクの作成は例えば以下の手順により行われる。図６の（ａ）部及び（ｂ）部に示されるように、絶縁膜２５上にレジストを塗布する。図６の（ｃ）部及び（ｄ）部に示されるように、このフォトリソグラフィによる露光及び現像により、フォトマスク又はレチクルのパターンを有するレジストマスクを作成できる。

工程Ｓ１０４では、図７に示されるように、第１マスク２７を用いた絶縁膜２５のエッチングにより、加工された絶縁膜２９を形成する。加工された絶縁膜２９は、第１マスク２７の形状に合わせて形成された段差２９ａを有する。この段差２９ａにより厚膜部分２９ｂ及び薄膜部分２９ｃが区分けされる。引き続く処理のために薄膜部分２９ｃの厚さは、例えば２００ｎｍ〜３００ｎｍであることができる。本実施例では、厚さ５００ｎｍのＳｉＮ膜を絶縁膜２５として用いており、図８の（ａ）部及び（ｂ）部に示されるように、厚膜部分２９ｂは厚さ５００ｎｍを有すると共に薄膜部分２９ｃは２５０ｎｍを有する。図８の（ｂ）部において、厚膜部分２９ｂは、第１軸Ａｘ１の方向に延在するストライプ部２９ｄ、ストライプ部２９ｄの一端に設けられたテーパ部２９ｅ、及びストライプ部２９ｄの他端に設けられたテーパ部２９ｆを含む。ストライプ部２９ｄは、第１半導体メサの幅より大きい横幅ＷＳＴ０を有する。テーパ部２９ｅ、２９ｆの形状は、第１半導体メサの終端部の形状を規定している。図８の（ｂ）部に示される破線は第１半導体メサのストライプ部の幅を示し、この幅はＷＳＴ１で示される。図８の（ｃ）部及び（ｄ）部に示されるように、レジストマスク２７を剥離すると、厚膜部分２９ｂの表面が露出される。幅ＷＳＴ０は、幅ＷＳＴ１よりより広く、幅ＷＳＴ０と幅ＷＳＴ１との差は例えば１〜２μｍ程度であることができる。ＳｉＮのエッチングには、ＣＦ４ガスによるドライエッチを用いることができ、ＳｉＮ膜の厚さの半分である２５０ｎｍをエッチングする。このエッチングの後に、レジストを剥離する。

絶縁膜２５に段差２９ａを形成した後に、工程Ｓ１０５では、図９に示されるように、第２半導体メサのための第２マスク３１を加工された絶縁膜２９上に形成する。第２マスク３１は、第１半導体メサ及び第２半導体メサの幅を規定し光導波路のためのストライプ部３１ａ、ストライプ部３１ａの幅より小さい終端ストライプ部３１ｂ、３１ｃ、ストライプ部３１ａと終端ストライプ部３１ｂをつなぐテーパー部３１ｄ、及びストライプ部３１ａと終端ストライプ部３１ｃをつなぐテーパー部３１ｅを有する。ストライプ部３１ａの一端には終端ストライプ部３１ｂが設けられ、ストライプ部３１ａの他端には終端ストライプ部３１ｃが設けられる。また、ストライプ部３１ａと終端ストライプ部３１ｂの間にはテーパー部３１ｄが設けられ、ストライプ部３１ａと終端ストライプ部３１ｃとの間にはテーパー部３１ｅが設けられる。終端ストライプ部３１ｂ、３１ｃは、第２半導体メサを終端させるための細いストライプ形状を有する。

本実施例では、この第２マスク３１は例えばレジストマスクであることができる。レジストマスクの作成は例えば以下の手順により行われる。図１０の（ａ）部及び（ｂ）部に示されるように、加工された絶縁膜２９上にレジストを塗布する。図１１の（ａ）部、（ｂ）部及び（ｃ）部に示されるように、このフォトリソグラフィによる露光及び現像により、フォトマスク又はレチクルのパターンを有するレジストマスク（第２マスク３１）を作成できる。より具体的には、レジストを塗布した後に、レジストにパターニングを行う（図１１の（ｃ）部に、図１１の（ｂ）部中のII−IIで示される断面を示す）。この際、ＳｉＮ膜の段差上にレジストにパターン形成することになるが、１μｍを超える高さの半導体メサ上を覆うレジストにパターニングを行うことに比べて、下地マスクの段差は小さく（例えば２５０ｎｍ程度）することができる。これ故に、レジスト塗布厚を、１μｍを超える高さの半導体メサ上に塗布するレジスト膜の厚さに比べて薄くすることができ、この薄いレジストにパターン形成を行う。厚いレジストを用いるとき、第２半導体メサの終端ストライプの幅をうまく加工できないときがある。この実施例によれば、このような不具合の可能性を避けて、厚いレジストにパターン形成することを避けながら、導波路終端のための微細なパターンを加工できる。また、微細なパターンの加工において、細い部分の幅が、ウエハ面内でのばらつきの分布幅を小さくできる。また、第１半導体メサのストライプ部（直線部分）の幅も所望の幅に加工される。

図１１に示されるように、厚膜部分２９ｂの幅ＷＳＴ０は、ストライプ部３１ａの幅ＷＳＴ１より大きいので、厚膜部分２９ｂは、第２マスク３１のストライプ部３１ａの両側に、それぞれ、ストライプ部３１ａに覆われることなく突出している突出部を有する。

工程Ｓ１０６では、図１２に示されるように、第２マスク３１を用いて、加工された絶縁膜２９をエッチングして、第１絶縁膜マスク３５に形成する。第１絶縁膜マスク３５は、第１マスク２７の形状に合わせて形成され段差２９ａから引き継ぐ段差３５ａを有する。この段差３５ａにより厚膜部分３５ｂ及び薄膜部分３５ｃが区分けされる。段差３５ａは、第１半導体メサのテーパー部の形状を規定している。図１２において、第１絶縁膜マスク３５は、第１軸Ａｘ１の方向に延在し導波路のためのストライプ部３５ｄと、ストライプ部３５ｄの一端に設けられたテーパ部３５ｅ、及びストライプ部３５ｅの他端に設けられたテーパ部３５ｆを含み、第１絶縁膜マスク３５は、テーパ部３５ｅ、３５ｆにそれぞれ接続される終端ストライプ部３５ｇ、３５ｈを含むことができる。終端ストライプ部３５ｇ、３５ｈの幅はストライプ部３５ｄの幅より小さい。終端ストライプ部３５ｇ、３５ｈの幅は例えば０．３〜０．６μｍ程度であることができる。ストライプ部３５ｄは、第１半導体メサ及び第２半導体メサの幅に等しい横幅ＷＳＴ１を有する。テーパ部３５ｅ、３５ｆの形状は、第１半導体メサのテーパ形状の終端部の形状を規定している。図８の（ｂ）部に示される破線は第２半導体メサのストライプ部の幅を示し、この幅はＷＳＴ１で示される。エッチングが終了した後に、第２マスク３１を除去する。このレジストマスク２７を剥離すると、厚膜部分３５ｂ及び薄膜部分３５ｃの表面が露出される。
加工された絶縁膜２９は第１軸Ａｘ１の方向に延在する一対の第１エッジを有する。加工された絶縁膜２９の一対の第２エッジの間隔は第１横幅ＷＳＴ０を有する。第１絶縁膜マスク３５の一対の第２エッジの間隔は第２横幅ＷＳＴ１を有する。第２横幅ＷＳＴ１は第１横幅ＷＳＴ０より小さく、第２横幅ＷＳＴ１は第１コア層の横幅及び第１半導体メサの横幅を規定している。

より具体的には、加工された絶縁膜２９の厚膜部分２９ｂは、第２エリア１１ｃ上における横幅（これは厚膜部分２９ｂの第１最大幅ＷＳＴ０に対応する）を有する。第１絶縁膜マスク３５は、第２エリア１１ｃ上における厚膜部分２９ｂの横幅より小さい横幅（これは第２最大幅ＷＳＴ１に対応する）を有する。横幅ＷＳＴ１は、第１コア層の横幅及び第１半導体メサの横幅（シングルモード導波可能な横幅）を規定しており、これらは後の工程で作製される。

本実施例では、図１３の（ａ）部、（ｂ）部及び（ｃ）部に示されるように、レジストマスク（第２マスク３１）を用いて、ＩｎＧａＡｓコンタクト層が表出するまで、ＳｉＮ膜をＣＦ４ガスによるドライエッチングを行う。ＳｉＮ膜の薄膜部分（厚さ２５０ｎｍ）と厚膜部分（厚さ５００ｎｍ）の両方をエッチングすることになり、エッチング時間は、膜厚５００ｎｍを十分に除去できるように決定される。薄膜部分はオーバエッチとなるが、ＣＦ４ガスによるドライエッチングではＳｉＮのみ選択的にエッチングされ、下地の半導体（ＩｎＧａＡｓコンタクト層）はエッチングされない。ＳｉＮ膜のエッチングの後、レジストを剥離する。図１４の（ａ）部、（ｂ）部及び（ｃ）部に示されるように、第２マスク３１を構成する。

工程Ｓ１０７では、図１５に示されるように、第２マスク３１を除去した後に、第１絶縁膜マスク３５を用いてクラッド層の途中まで、第３III−Ｖ化合物半導体層２１及び第１III−Ｖ化合物半導体層１９をエッチングする。エッチング終了後に、第１III−Ｖ化合物半導体層１９の残りが第１コア層のための第１半導体層１７を覆っている。本実施例では、図１６の（ａ）部、（ｂ）部及び（ｃ）部に示されるように、第２半導体メサの形状に加工されたＳｉＮマスク（第１絶縁膜マスク３５）を用いて、ＧａＩｎＡｓコンタクト層及びＩｎＰクラッド層を７５０ｎｍの深さまでエッチングする。

工程Ｓ１０８では、コンタクト層及びクラッド層のためのIII−Ｖ化合物半導体層２１、１９をエッチングした後に、図１７に示されるように、第１絶縁膜マスク３５の全面をエッチングして、第２絶縁膜マスク３７を形成する。このエッチングにおいて第１絶縁膜マスク３５の薄膜部分３５ｃを消失させて、第２絶縁膜マスク３７は、第１半導体メサの形状を規定しており厚膜部分３５ｂの形状を有する。第２絶縁膜マスク３７は、第１軸Ａｘ１の方向に延在し導波路のためのストライプ部３７ｄと、ストライプ部３７ｄの一端に設けられたテーパ部３７ｅ、及びストライプ部３７ｅの他端に設けられたテーパ部３７ｆを含む。ストライプ部３７ｄは、第１半導体メサの幅と同一の横幅ＷＳＴ１を有する。テーパ部３７ｅ、３７ｆの形状は、第１半導体メサの終端部の形状を規定している。図１８の（ａ）部、（ｂ）部及び（ｃ）部に示される幅ＷＳＴ１は、第１半導体メサの導波路ストライプの幅を示す。薄膜部分の消失により、第２半導体メサの形成のためにエッチングされるべき、コンタクト層及びクラッド層のためのIII−Ｖ化合物半導体層２１、１９を含む半導体メサの上面が露出される。段差３５ａが第２絶縁膜マスク３７の形状を規定している。ＳｉＮの全面エッチングには、ＣＦ４ガスによるドライエッチを用いることができる。

本実施例では、ＣＦ４ガスを用いて厚さ２５０ｎｍのＳｉＮがエッチングされるように基板全面にエッチング処理を行う。このエッチングにより、絶縁膜マスク３５から第２半導体メサの形状を規定する薄膜部分３５ｃが消失して、厚膜部分３５ｂの形状を反映したＳｉＮ膜マスクが残存する。ＣＦ４ガスプラズマはＳｉＮのみを選択的にエッチングするので、露出するＩｎＰクラッド層の表出部分は、ＣＦ４ガスプラズマによりエッチングされることはない。

工程Ｓ１０９では、図１９に示されるように、第２絶縁膜マスク３７を用いて、第１III−Ｖ化合物半導体層１９の残り部分及び第１半導体層１７をエッチングして、第１半導体メサ３９及び第１コア層４１を形成する。第１半導体メサ３９は、ｐ型クラッド層４３及びｐ型コンタクト層４５を含む。第１半導体メサ３９は、第１軸Ａｘ１の方向に延在するストライプ部３９ａと、ストライプ部３９ａの一端に設けられたテーパ部３９ｂ、及びストライプ部３９ａの他端に設けられたテーパ部３９ｃを含み、テーパ部３９ｂ、ストライプ部３９ａ及びテーパ部３９ｃは第１軸Ａｘ１の方向に配列される。

本実施例では、図２０の（ａ）部、（ｂ）部及び（ｃ）部に示されるように、第１半導体メサに相当する形状のＳｉＮ膜マスク（第２絶縁膜マスク３７）を用いて、半導体層１９、１７のうち厚さ１．２μｍの部分をエッチングする。この際、第１半導体メサ４１の底面はまだＩｎＰクラッド層中であり、ＩｎＰクラッド層が厚さ２００ｎｍ程度の厚さで残されている。第２半導体メサに係る形状は、エッチングにより第１コア層が形成されて、ＩｎＰ中間クラッド層の表面が表出している。このようなエッチング終端検出は、プラズマモニターによりＧａをモニターしながら当該エッチングを行うと共に、ガリウムが検出されなくなった直後に当該エッチングを停止することにより、ＩｎＰ中間クラッド層が表出したところでエッチングを停止できる。

工程Ｓ１１０では、図２１に示されるように、第１コア層４１及び第１半導体メサ３９を形成した後に、第１III−Ｖ化合物半導体層１９の残り部分及び第２III−Ｖ化合物半導体層１５をエッチングして、中間クラッド層４７を形成する。中間クラッド層４７の横幅は第１コア層４１の横幅に等しい。第２半導体メサ４９は中間クラッド層４７及び第１コア層４１を含む。

第２半導体メサ４９は、第１軸Ａｘ１の方向に延在するストライプ部４９ｄと、ストライプ部４９ｄの一端に設けられたテーパ部４９ｅ、及びストライプ部４９ｅの他端に設けられたテーパ部４９ｆを含み、第２半導体メサ４９は、テーパ部４９ｅ、４９ｆにそれぞれ接続される終端ストライプ部４９ｇ、４９ｈを含むことができる。終端ストライプ部４９ｇ、４９ｈの幅はストライプ部４９ｄの幅より小さい。ストライプ部４９ｄは、第１半導体メサ及び第２半導体メサの幅に等しい横幅ＷＳＴ１を有する。第２半導体メサ４９（第１半導体メサ３９）のストライプ部の幅は、例えば１〜２μｍ程度である。終端ストライプ部４９ｇ、４９ｈの幅は０．３〜０．８μｍ程度である。

図２２の（ａ）部、（ｂ）部及び（ｃ）部に示されるように、ＩｎＰ中間層の形成及び第２半導体メサ上のＩｎＰクラッド層の残膜の加工を行う。これらの加工及び形成は、第２絶縁膜マスク３７を用いたドライエッチングにより行われる。この加工及び形成により、中間層４７が形成されると共にクラッド層の残膜が消失して、第１半導体メサ３９が形成される。これらの形成の後に、第２絶縁膜マスク３７を除去する。

この形成のための一実施例では、厚さ２００ｎｍのＩｎＰ層さらにエッチングすると、第２半導体メサ上クラッド層の残膜は消失すると共に、中間クラッド層４７の加工も同時に行われる。これにより、第２半導体メサ４９が得られる。

この半導体光導波路素子を作製する方法によれば、絶縁膜２５のエッチングにより第１マスクの形状に合わせた段差２９ａを形成して、厚膜部分２９ｂ及び薄膜部分２９ｃを含む加工された絶縁膜２９を形成する。段差２９ａを有する加工された絶縁膜２９を更に加工して、第２半導体メサの形状を規定する第１絶縁膜マスク３５を形成できる。第１絶縁膜マスク３５を用いて半導体積層２３のエッチングを行ってメサを形成する。また、第１絶縁膜マスク３５を用いて半導体積層２３のエッチングを行った後に、第１絶縁膜マスク３５における膜厚の差を利用して、第１半導体メサ３５の形状を規定する第２絶縁膜マスク３７を形成できる。

次いで、工程Ｓ１１１では、図２３に示されるように、第２半導体メサ４９を形成した後に、第３半導体メサを規定する第３絶縁膜マスク５１を形成する。第３半導体メサにおけるスポットサイズ変換部の幅は例えば４〜６μｍ程度である。

本実施例では、第３絶縁膜マスク５１は例えばシリコン窒化膜、シリコン酸化膜等であることができる。図２４の（ａ）部、（ｂ）部及び（ｃ）部に示されるように、例えば厚さ２５０ｎｍのＳｉＮ膜５０を堆積する。この後に、図２５の（ａ）部、（ｂ）部及び（ｃ）部に示されるように、このＳｉＮ膜上にレジスト５２を塗布する。図２６の（ａ）部、（ｂ）部及び（ｃ）部に示されるように、フォトリソグラフィにより、レジストマスク５４を形成する。次いで、図２７の（ａ）部、（ｂ）部及び（ｃ）部に示されるように、エッチングにより、第３半導体メサを規定するＳｉＮマスク（第３絶縁膜マスク５１）を形成する。第３半導体メサの幅は５μｍ程度であり、第２半導体メサ４９の底から２μｍ程度の間隔で離れた位置から、幅５μｍ程度の広い幅でレジストパターンで第２半導体メサ４９を覆っている。作製精度の点に大きな困難なく第３絶縁膜マスク５１を作製できる。図２８の（ａ）部、（ｂ）部及び（ｃ）部に示されるように、レジストマスクを剥離して、ＳｉＮマスク（第３絶縁膜マスク５１）を露出させる。

工程Ｓ１１２では、図２９に示されるように、第３絶縁膜マスク５１を用いて半導体層１３をエッチングして、第２コア層５３を含む第３半導体メサ５５を形成する。この作製方法によれば、第２半導体メサ４９を形成した後に、第３半導体メサ５５を形成するので、縦方向への光の移動によるスポットサイズコンバータを構成できる。第３半導体メサ５５は、外部光導波路と光学的に結合される端面を形成する第１部分５５ａ、第３部分５５ｃを含み、また、第１半導体メサ３９及び第２半導体メサ４９を伝搬する光に処理を行うための電極を配置する第２部分５５ｂを有する。第２部分５５ｂの幅は第１部分５５ａ及び第３部分５５ｃの幅より大きい。

本実施例では、図３０の（ａ）部、（ｂ）部及び（ｃ）部に示されるように、第２コア層５３を形成するエッチングにおいて、プラズマモニタによりＧａ信号をモニターし、Ｇａの信号がなくなるところでエッチングを終了することにより、第２コア層の下面で制御性良くエッチングを停止させることができる。エッチングの後に、図３１の（ａ）部、（ｂ）部及び（ｃ）部に示されるように、ＳｉＮマスクをバッファードフッ酸で剥離して、絶縁膜マスクを除去する。

工程１１３では、図３２に示されるように、第３半導体メサ５５の上面５５ｄ上に第１電極５７を形成すると共に、第１半導体メサ３９の上面３９ｆに第２電極５９を形成する。この作製方法によれば、第１電極５７及び第２電極５９を用いて第１コア層４１を伝搬する光を処理することができる。既に説明したように、この作製方法では、基板１１はＩｎＰからなり、中間クラッド層４７はｎ型ＩｎＰからなり、クラッド層４３はｐ型ＩｎＰからなることができる。

一実施例では、図３３の（ａ）部、（ｂ）部及び（ｃ）部に示されるように、リフトオフ法を用いて第１半導体メサ３９の上面３９ｆにｐ電極を、第３半導体メサ５５の上面にｎ電極を形成する。図３１の破線Ｌ１に沿ってへき開を行うことにより、所望の素子形状を得る。本実施例では、第１コア層４１は、光位相の変調を行うことができるように構成される。

図１〜図３３を参照しながら作製してきた半導体導波路素子は、第２半導体メサ４９において、第１コア層４１は、第１電極５７及び第２電極５９に電気信号に応答して光変調を可能なように設けられていることができる。この半導体光導波路素子によれば、第１コア層４１を伝搬する光を第１電極５７及び第２電極５９を用いて変調できる。

第１半導体メサ３９及び第２半導体メサ４９の直線状のストライブ部に変調器を構成している。これに対して、図３４に示される実施例では、マッハツエンダー型変調器６９が構成されている。マッハツエンダー型変調器６９は、図３４の（ａ）部に示されるように、半導体導波路素子の両端のスポットサイズコンバータを備えると共に２つのスポットサイズコンバータの間に位置する第１半導体メサに、１×２のマルチモード干渉器（ＭＭＩ）６１、２つのアーム導波路６３、６５、１×２のマルチモード干渉器（ＭＭＩ）６７を含む。本実施例おいて、変調器アーム部分の幅は２μｍ以下であり横モードの単一性が維持されているともに、ｐ型ＩｎＰ層、第一コア層、およびｎ型ＩｎＰ中間層が同一のストライプ幅のメサに含まれて、その側面の位置が一致するように形成される。これにより、当該変調器アーム部分の寄生容量（ｎ型ＩｎＰ中間層とｐ型ＩｎＰ層との間の寄生キャパシタ）が低減される。図１〜図３３を示された作製方法及びプロセスフローにおいて、マスクに所望のパターン形状を与えることにより、図３４の（ｂ）部に示されるように、２つの半導体メサの側面を一致できる様々な構造を作製できる。

図３５〜図３７を参照しながら、本実施の形態に係る好適な実施例を説明する。既に説明された工程Ｓ１１０では、第１コア層４１及び第１半導体メサ３９を形成した後に、第１III−Ｖ化合物半導体層１９の残り部分及び第２III−Ｖ化合物半導体層１５をエッチングして、中間クラッド層４７を形成する。中間クラッド層４７の横幅は第１コア層４１の横幅に等しい。第２半導体メサ４９は中間クラッド層４７及び第１コア層４１を含む。

この作製方法において、工程Ｓ１１０におけるエッチング深さにバラツキがあった場合に、第１半導体メサの底部の位置を第１コア層とクラッド層との界面に正確に合わないことがあり、第２半導体メサの底部の位置を第２コア層と中間クラッド層との界面に正確に合わないことがある。また、エッチング停止にプラズマモニターによるＧａモニターの併用を行なうにしても、更なる高精度化には限界がある。このようなばらつきを許容できる半導体導波路素子は、これまでに説明されたプロセスフォローを利用することにより、簡素な工程の利点を得ることができる。

しかしながら、より厳格なプロセス制御を求める半導体導波路素子では、図３５〜図３６を参照しながら説明される以下の方法を用いることが好ましい。

中間クラッド層を形成する工程において、最初の工程では、図３５の（ａ）部、（ｂ）部及び（ｃ）部に示されるように、第１半導体メサ３９の側面、第２絶縁膜マスク３７及び基板１１上に絶縁膜７１を成長する。第１半導体メサ３９の上面上において、絶縁膜７３は第２絶縁膜マスク３７を覆っている。

引き続く工程では、基板全面にわたって、第２絶縁膜マスク３７を露出させるように絶縁膜７１をエッチングして、第１コア層４１上の第１III−Ｖ化合物半導体層１９の残り部分、及び第２半導体層１３上の第２III−Ｖ化合物半導体層１５を露出させると共に絶縁膜マスク７３を形成する。図３６の（ａ）部、（ｂ）部及び（ｃ）部に示されるように、絶縁膜マスク７３は、第１半導体メサ３９の上面及び側面、並びに第１コア層４１の側面を覆っている。

これに続く工程において、図３７の（ａ）部、（ｂ）部及び（ｃ）部に示されるように、絶縁膜マスク７３を用いて、第１コア層４１上の第１III−Ｖ化合物半導体層１９の残り部分、及び第２半導体層１３上の第２III−Ｖ化合物半導体層１５のウエットエッチングを行って、第２半導体メサ４９を形成する。

この後に、絶縁膜マスク７３を除去する。

この半導体光導波路素子を作製する方法によれば、絶縁膜マスク７３を用いたウエットエッチングによれば、第１III−Ｖ化合物半導体層１９の残り部分及び第２III−Ｖ化合物半導体層１５を選択的に除去できる。

この結果として、正確に、第１半導体メサ３９の底部を第１コア層４１／クラッド層４３との界面の位置に合わせることができると共に、第２半導体メサ４９の底部の位置を第２コア層５３と中間クラッド層４７との界面の位置に合わせることができる。

本実施例では、第１半導体メサを規定するＳｉＮマスクを残したまま、厚さ２５０ｎｍのＳｉＮ膜をウエハ表面全体を覆うように成長する。この後、ＣＦ４ガスを用いたドライエッチをＳｉＮ膜に対して行なって、厚さ２５０ｎｍのＳｉＮを除去する。このエッチングの結果、第２半導体メサの側面および第１半導体メサの側面および上面にＳｉＮ膜が残される。形成途中のメサストライプの底面の位置においてＩｎＰクラッド層およびＩｎＰ中間クラッド層が、ＳｉＮ膜に覆われることがなく露出される。

このＳｉＮ膜の全面エッチングの後に、塩酸及び酢酸の混合液を用いて、表出するＩｎＰをウエットエッチングにより除去する。塩酸及び酢酸の混合液はＩｎＰのみを選択的に溶解する一方で、ＩｎＧａＡｓＰ、ＡｌＩｎＡｓ及びＡｌＧａＩｎＡｓを溶かさない。これ故に、正確に、第１コア層の上面及び第２コア層の上面でエッチングが停止する。

この際、第１半導体メサのテーパ部分におけるＩｎＰクラッド層の下側部分、第２半導体メサのＩｎＰ中間クラッド層で、メサ形状が、ケミカルエッチング形状の不安定分に応じて、期待される形状から隔離する場合がある。しかし、光導波の中核となる第１コア層の形状は、期待され形状に保たれているので、これによる特性劣化は小さく抑えられる。ウエットエッチングの後に、残ったＳｉＮ膜をバッファードフッ酸を用いて除去する。

これらの追加工程により、正確な半導体メサの形成が可能になる。

本実施の形態に係る半導体光導波路素子は、テーパ部を有する第１半導体メサ、テーパ部を有する第２半導体メサ、および第３半導体メサを備えるスポットサイズコンバータ部分を有するとともに、第１コア層を利用して光変調器を構成することが可能である。電気的な処理を導波光に施す半導体メサは第１半導体メサ及び第２半導体メサからなるけれども、これらのメサ側面は一致するように形成される。これにより、光導波路内における光分布の変形を避けることができると共に、電気的な処理を導波光に施す半導体メサ、例えば光変調器を含む半導体メサにおける寄生容量を低減できる。ｐ型クラッド層とｎ型中間クラッド層とは第１コア層を介して隔置されて、ｐ型クラッド層とｎ型中間クラッド層とは容量的に結合している。しかしながら、ｐ型クラッド層は第１半導体メサ内に含まれｎ型中間クラッド層は第２半導体メサ内に含まれると共に、第１半導体メサ及び第２半導体メサは同一のメサ幅を有する。これ故に、ｐ型クラッド層及びｎ型中間クラッド層に係る寄生容量を低減できる。

以上説明したように、スポットサイズコンバータを含む光変調器によれば、第１半導体メサの直線部に隣接する第１コア層のテラス部分が無いので、光分布や寄生容量の点で改善される。変調器を含む半導体光導波路素子は、高速変調特性を改善できる。また、スポットサイズコンバータを含む半導体光導波路素子を製造する方法によれば、第１半導体メサの直線形状の導波路部に対して延出する第１コア層のテラス部分が無い構造を作製できる。また、この製造方法によれば、第２半導体メサのテーパ部分の幅の細い部分における幅の加工ばらつきをウエハ面内における分布に関して低減できる。

図３８は、本実施の形態に係る半導体光導波装置を示す。半導体光導波装置８７は、半導体光導波路素子８１、外部導波路８３及びこれらを指示する支持体８５を含む。半導体光導波路素子８１は、基板１１と、第１半導体メサ３９と、第２半導体メサ４９と、第３半導体メサ５５とを備える。基板１１は、III−Ｖ化合物半導体からなる主面１１ａを有する。第１半導体メサ３９は、第１III−Ｖ化合物半導体からなるクラッド層４３及び第３III−Ｖ化合物半導体からなるコンタクト層４５を含む。第２半導体メサ４９は、第２III−Ｖ化合物半導体からなる中間クラッド層４７、及び第１コア層４１を含む。第３半導体メサ５５は、第２コア層５３を含む。
第１半導体メサ３９は第２半導体メサ４９上に設けられる。第２半導体メサ４９は第３半導体メサ５５上に設けられる。第３半導体メサ５５は基板１１の主面１１ａ上に設けられる。基板１１の主面１１ａは第１軸Ｂｘ１に沿って配列された第１エリア１１ｂ及び第２エリア１１ｃを含む。

第３半導体メサ５５は、第３１メサ部５５ｂ及び第３２メサ部５５ｃを含む。第３半導体メサ５５では、第３１メサ部５５ｂは第１エリア１１ｂ上に設けられ、第３２メサ部５５ｃは第２エリア１１ｃ上に設けられる。第３半導体メサ５５において、第３１メサ部分５５ｂの幅は第３２メサ部分５５ｃの幅と異なる。また、第２半導体メサ４９は、第２１メサ部４９ｂ及び第２２メサ部４９ｃを含む。第２半導体メサ４９では、第２１メサ部４９ｂは第１エリア１１ｂ上に設けられ、第２２メサ部４９ｃは第２エリア１１ｃ上に設けられる。さらに、第１半導体メサ３９は、第２エリア１１ｃ上に設けられた第１２メサ部３９ｃを含む。第１半導体メサ３９の第１２メサ部３９ｃは第２半導体メサ４９の第２２メサ部分４９ｃの幅と同じ第１部分３９ｄと、該第１部分３９ｄの幅より狭い第２部分３９ｅとを有する。第１２メサ部３９ｃはテーパ形状を有する。

中間クラッド層４７は第１コア層４１と第２コア層５３との間に設けられて、第１コア層４７及び第２コア層５３は光学的に結合されている。第３半導体メサ５５の第３１メサ部５５ｂは、外部導波路８３に光学的に結合可能な端面５５ｄを基板１１のエッジの位置に有する。第３半導体メサ５５の第３１メサ部５５ｂの幅及び第３２メサ部５５ｃの幅は第２半導体メサ４９の幅より大きい。第２半導体メサ４９の第２２メサ部４９ｃ及び第１半導体メサ３９の第１２メサ部３９ｃは共に軸Ｂｘ１の方向に延在する。第２半導体メサ４９及び第１半導体メサ３９の第１２メサ部３９ｃは、それぞれ、シングルモード導波可能な横幅の部分４９ｃ及び４９ｄ並びに３９ｄを有する。

この半導体光導波路素子８１によれば、第３半導体メサ５５の第３１メサ部５５ｂは光学的に結合可能な端面５５ｄを基板１１のエッジの位置に有するので、この端面５５ｄは、外部光導波路８３に光学的に結合可能である。また、第３半導体メサ５５の第３１メサ部５５ｂの幅及び第３２メサ部５５ｃの幅が半導体光導波路素子８１内の第２半導体メサ４９の幅より大きいので、第３半導体メサ５５に係る光導波路には、この外部光導波路８３のモードフィールド径に同一又は近いモードフィールド径を付与できる。

第２半導体メサ４９の幅が第３半導体メサ５５の第３１メサ部５５ｂの幅及び第３２メサ部５５ｃの幅より小さく、且つ、第１コア層４１及び第２コア層５３が互いに光学的に結合されている。これ故に、第１コア層４１から第２コア層５３へ、或いは第２コア層５３から第１コア層４１に光の伝搬が移動する。

第１コア層４１は中間クラッド層４７を介して第２コア層５３に光学的に結合されるので、第１コア層４１は第２コア層５３とは異なる光導波構造を構成でき、またこの光導波構造は、第１コア層４１を用いて所望の光処理を導波光に施すことができる。

第２半導体メサ４９の第２２メサ部４９ｃ及び第１半導体メサ３９の第１２メサ部３９ｃ（３９ｄ）が共にシングルモード導波可能な横幅を有すると共に第１半導体メサ３９の第１２メサ部３９ｃ（３９ｄ）が第２半導体メサ４９の第２２メサ部４９ｃの幅と同じ部分を含む。したがって、第１２メサ部３９ｃの第１部分３９ｄ及び第２２メサ部４９ｃにおいて、中間クラッド層４７、第１コア層４１及びクラッド層４３は同一の幅の光導波路構造を構成する。一方、第１２メサ部３９ｃが該第１２メサ部３９ｃの第１部分３９ｄの幅より狭い部分３９ｅを第２２メサ部４９ｃ上に有するので、この狭小部分３９ｅは、第１コア層４１に係る光導波を終端させることができる。これ故に、この光導波路構造は、第１コア層４１を用いた光導波と第１コア層４１を用いた光処理とを安定して行うことを可能にする。

中間クラッド層４７は、第１コア層４１の平均屈折率及び第２コア層５３の平均屈折率より小さい屈折率を有する。平均屈折率は、コア層が単一の半導体層からなるときは、その半導体層の屈折率を意味し、コア層が多重量子井戸構造を有するときは、以下の式による値を意味する。（平均屈折率）＝（井戸層の屈折率×井戸層の総厚＋障壁層の屈折率×障壁層の総厚）／（井戸層の層厚＋障壁層の層厚）である。

半導体光導波路素子８１は、第３２メサ部５５ｃの上面５５ａに接触を成す第１電極５７を更に備えることができ、また第１半導体メサ３９の上面３９ｆに接触を成す第２電極５９を更に備えることができる。第３半導体メサ５５の第３１メサ部５５ｂの幅は第３２メサ部５５ｃの幅より小さい。この半導体光導波路素子８１によれば、第１電極５７及び第２電極５９を用いて第１コア層４１を伝搬する光を処理することができる。

中間クラッド層４７の第２III−Ｖ化合物半導体は第１導電型（例えばｎ型）を有すると共に、クラッド層４３の第１III−Ｖ化合物半導体は第２導電型（例えばｐ型）を有することができ、コンタクト層４５も第２導電型（例えばｐ型）を有することができる。この半導体光導波路素子８１によれば、第１コア層４１を伝搬する光を第１電極５７及び第２電極５９を用いて光学的な処理を行うことができる。

また、第２半導体メサ４９の第２２メサ部４９ｃにおいて、第１コア層４１は、第１電極５７及び第２電極５９への電気信号に応答して光変調を可能なように設けられている。この半導体光導波路素子８１によれば、第１コア層４１を伝搬する光を第１電極５７及び第２電極５９を用いて変調できる。

第２半導体メサ４９の第２１メサ部４９ｂは、第２２メサ部４９ｃの横幅より小さい横幅を有する第１部分４９ｄと、第１部分４９ｄの横幅から第２２メサ部４９ｃの横幅に徐々に変化するテーパ形状の第２部分５９ｅと、第２２メサ部４９ｃの横幅と同一横幅の第３部分４９ｆとを有する。

この半導体光導波路素子８１によれば、第２半導体メサ４９の第２１メサ部４９ｂが、第１部分４９ｄ（第２２メサ部４９ｃの横幅より小さい横幅を有する部分）及び第２部分４９ｅ（第１部分４９ｄの横幅から第２２メサ部４９ｃの横幅に徐々に変化するテーパ形状の部分）を含むので、第１コア層４１と第２コア層５３との間における光の移動を容易にできる。

本実施の形態によれば、スポットサイズコンバータを包含する半導体光導波路素子を提供でき、またこの半導体光導波路素子を作製する方法を提供できる。

本発明は、本実施の形態に開示された特定の構成に限定されるものではない。

以上説明したように、本実施形態によれば、縦方向に配列された２つのコア層を含む半導体積層を有する半導体光導波路素子が提供される。また、本実施形態によれば、縦方向に配列された２つのコア層を含む半導体積層を有するこの半導体光導波路素子を作製する方法が提供される。

１１…基板、１１ｂ…第１エリア、１１ｃ…第２エリア、３９…第１半導体メサ、４１…第１コア層、４３…クラッド層、４５…コンタクト層、４７…中間クラッド層、４９…第２半導体メサ、５３…第２コア層、５５…第３半導体メサ、Ｂｘ１…軸、５７…第１電極、５９…第２電極、８１…半導体光導波路素子、８３…外部光導波路。

Claims (12)

1. 半導体光導波路素子であって、
   III−Ｖ化合物半導体からなる主面を有する基板と、
   第１III−Ｖ化合物半導体からなるクラッド層を含む第１半導体メサと、
   第２III−Ｖ化合物半導体からなる中間クラッド層、及び第１コア層を含む第２半導体メサと、
   第２コア層を含む第３半導体メサと、
   を備え、
   前記第１半導体メサは前記第２半導体メサ上に設けられ、
   前記第２半導体メサは前記第３半導体メサ上に設けられ、
   前記第３半導体メサは前記基板の前記主面上に設けられ、
   前記基板の前記主面は、第１軸に沿って配列された第１エリア及び第２エリアを含み、
   前記第３半導体メサは、前記第１エリア上に設けられた第３１メサ部と、前記第２エリア上に設けられた第３２メサ部とを含み、
   前記第２半導体メサは、前記第１エリア上に設けられた第２１メサ部と、前記第２エリア上に設けられた第２２メサ部とを含み、
   前記第１半導体メサは、前記第２エリア上に設けられた第１２メサ部を含み、前記第１半導体メサの前記第１２メサ部は、前記第２半導体メサの前記第２２メサ部の幅と同じ第１部分と、該第１部分の幅より狭い第２部分とを有し、
   前記中間クラッド層は前記第１コア層と前記第２コア層との間に設けられて、前記第１コア層及び前記第２コア層は光学的に結合されており、
   前記第３半導体メサの前記第３１メサ部は、光学的に結合可能な端面を前記基板のエッジの位置に有し、前記第３半導体メサの前記第３１メサ部の幅及び前記第３２メサ部の幅は前記第２半導体メサの幅より大きく、前記第２半導体メサの前記第２２メサ部及び前記第１半導体メサの前記第１２メサ部は前記第１軸の方向に延在し、前記第２半導体メサの前記第２２メサ部及び前記第１半導体メサの前記第１２メサ部はシングルモード導波可能な横幅を有する、半導体光導波路素子。
2. 前記第３２メサ部の上面に接触を成す第１電極と、
   前記第１半導体メサの上面に接触を成す第２電極と、
   を更に備え、
   前記第３半導体メサの前記第３１メサ部の幅は前記第３２メサ部の幅よりより小さい、請求項１に記載された半導体光導波路素子。
3. 前記第２半導体メサの前記第２２メサ部において、前記第１コア層は、前記第１電極及び前記第２電極に電気信号に応答して光変調を可能なように設けられている、請求項２に記載された半導体光導波路素子。
4. 前記中間クラッド層の前記第２III−Ｖ化合物半導体は第１導電型を有し、
   前記クラッド層の前記第１III−Ｖ化合物半導体は第２導電型を有する、請求項１〜請求項３のいずれか一項に記載された半導体光導波路素子。
5. 前記第２半導体メサの前記第２１メサ部は、前記第２２メサ部の横幅より小さい横幅を有する第１部分と、前記第１部分の横幅から前記第２２メサ部の横幅に徐々に変化するテーパ形状の第２部分と、前記第２２メサ部の横幅と同一横幅の第３部分とを有する、請求項１〜請求項４のいずれか一項に記載された半導体光導波路素子。
6. 前記基板はＩｎＰからなり、
   前記中間クラッド層はｎ型ＩｎＰからなり、
   前記クラッド層はｐ型ＩｎＰからなる、請求項１〜請求項５のいずれか一項に記載された半導体光導波路素子。
7. 半導体光導波路素子を作製する方法であって、
   クラッド層のための第１III−Ｖ化合物半導体層、第１コア層のための第１半導体層、中間クラッド層のための第２III−Ｖ化合物半導体層、及び第２コア層のための第２半導体層を含む半導体積層を基板上に形成する工程と、
   前記半導体積層上に絶縁膜を形成する工程と、
   第１半導体メサのための第１マスクを前記絶縁膜上に形成する工程と、
   前記第１マスクを用いて前記絶縁膜のエッチングにより前記第１マスクの形状に合わせた段差を形成して、該段差により区分けされる厚膜部分及び薄膜部分を含む加工された絶縁膜を形成する工程と、
   前記段差を形成した後に、第２半導体メサのための第２マスクを前記加工された絶縁膜上に形成する工程と、
   前記第２マスクを用いて前記加工された絶縁膜をエッチングして、第１絶縁膜マスクに形成する工程と、
   前記第１絶縁膜マスクを用いて前記クラッド層の途中まで前記第１III−Ｖ化合物半導体層をエッチングする工程と、
   前記第１III−Ｖ化合物半導体層をエッチングした後に、前記第１絶縁膜マスクの全面をエッチングして、前記第１絶縁膜マスクの前記薄膜部分を消失させて第１半導体メサの形状を規定しており前記第１絶縁膜マスクの厚膜部分の形状を有する第２絶縁膜マスクを形成する工程と、
   前記第２絶縁膜マスクを用いて、前記第１III−Ｖ化合物半導体層の残り部分及び前記第１半導体層をエッチングして、前記第１コア層及び前記第１半導体メサを形成する工程と、
   を備え、
   前記加工された絶縁膜は第１軸の方向に延在する一対の第１エッジを有しており、前記加工された絶縁膜の前記一対の第１エッジの間隔は第１横幅を有しており、
   前記第１絶縁膜マスクは前記第１軸の方向に延在する一対の第２エッジを有し、前記第１絶縁膜マスクの前記一対の第２エッジの間隔は第２横幅を有しており、前記第２横幅は前記第１横幅より小さく、
   前記第２横幅は、前記第１コア層の横幅及び前記第１半導体メサの横幅を規定している、半導体光導波路素子を作製する方法。
8. 前記第１コア層及び前記第１半導体メサを形成した後に、前記第１III−Ｖ化合物半導体層の残り部分及び前記第２III−Ｖ化合物半導体層をエッチングして、中間クラッド層を形成する工程を更に備え、
   前記中間クラッド層の横幅は前記第１コア層の横幅と同じであり、
   前記第２半導体メサは、前記中間クラッド層及び前記第１コア層を含む、請求項７に記載された半導体光導波路素子を作製する方法。
9. 前記中間クラッド層を形成する前記工程は、前記第１半導体メサの側面、前記第２絶縁膜マスク及び前記基板上に絶縁膜を成長する工程と、
   前記絶縁膜をエッチングして前記第２絶縁膜マスクを露出させて絶縁膜マスクを形成すると共に、前記第１コア層上の前記第１III−Ｖ化合物半導体層の残り部分の上面、及び前記第２半導体層上の前記第２III−Ｖ化合物半導体層の上面を露出させる工程と、
   前記絶縁膜マスクを用いて、前記第１コア層上の前記第１III−Ｖ化合物半導体層の残り部分、及び前記第２半導体層上の前記第２III−Ｖ化合物半導体層のウエットエッチングを行って、第２半導体メサを形成する工程と、
   前記絶縁膜マスクを除去する工程と、
   を備え、
   前記第１半導体メサの上面上において、前記絶縁膜は前記第２絶縁膜マスクを覆っている、請求項７又は請求項８に記載された半導体光導波路素子を作製する方法。
10. 前記第２半導体メサを形成した後に、第３半導体メサを規定する第３絶縁膜マスクを形成する工程と、
    前記第３絶縁膜マスクを用いて前記第２コア層をエッチングして、前記第３半導体メサを形成する工程と、
    を更に備える、請求項９に記載された半導体光導波路素子を作製する方法。
11. 前記第３半導体メサの上面上に第１電極を形成すると共に、前記第１半導体メサの上面に第２電極を形成する工程を更に備える、請求項１０に記載された半導体光導波路素子を作製する方法。
12. 前記基板はＩｎＰからなり、
    前記中間クラッド層はｎ型ＩｎＰからなり、
    前記クラッド層はｐ型ＩｎＰからなる、請求項７〜請求項１１のいずれか一項に記載された半導体光導波路素子を作製する方法。

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