JP2014150225A - 半導体発光素子 - Google Patents

Abstract

【課題】半導体層が露出する側面に、ペースト状の接合材が回り込んでも短絡の発生を抑制することができる半導体発光素子を提供する。
【解決手段】ＬＥＤ１００を、半絶縁性の基板１０２上に形成されたｎ型半導体層１０４およびｐ型半導体層１０６を含む半導体層と、ｐ型半導体層１０６の表面から基板１０２まで到達するとともに半導体層の一部の領域を取り囲んで形成された第１の溝１５０と、
半導体層の第１の溝１５０で囲まれた部分におけるｎ型半導体層１０４およびｐ型半導体層１０６を含む領域の少なくとも一部に設けられた発光領域Ｐと、半導体層の第１の溝１５０で囲まれた部分におけるｎ型半導体層１０４に接続されたｎコンタクト電極１１４と、ｐ型半導体層１０６に接続されたｐコンタクト電極１１６とを含むように構成した。
【選択図】図４

Description

本発明は、半導体発光素子に関する。

特許文献１には、ｎ型SiＣ基板上にp/n接合層を有し、夫々両側に電極を設けた発光ダイオードを、導電性物質により電極部材に接着し、ｎ型SiＣ基板を透過して光を取り出す発光ダイオード装置において、イオン注入法により高抵抗化された接合部端面を有することを特徴とする発光ダイオード装置が開示されている。

また、特許文献２には、第１の導電型の化合物半導体からなる第１の半導体領域と、前記第１の半導体領域よりも薄い厚さを有して前記第１の半導体領域に隣接配置された第２の導電型の化合物半導体領域からなる第２の半導体領域と、前記第１の半導体領域と前記第２の半導体領域との間のｐｎ接合の周縁を覆うように形成された第２の導電型の化合物半導体からなる第３の半導体領域とを備え、前記第３の半導体領域と前記第１の半導体領域との間のｐｎ接合の露出部が前記第１、第２及び第３の半導体領域を含んで形成された半導体チップの側面に位置し、且つこのｐｎ接合の露出部と前記第２の半導体領域の表面との距離が前記第１及び第２の半導体領域間のｐｎ接合と前記第２の半導体領域の表面との距離よりも大きいことを特徴とする半導体発光素子が開示されている。

また、特許文献３には、発光素子をソルダーを介して支持体に固定した構造の発光半導体装置において、前記発光素子の光放出をしない側面に露出するＰＮ接合部分は絶縁膜で被われていることを特徴とする発光半導体装置が開示されている。

一方、特許文献４には、発光波長に対して透明な基板と、この基板上に形成された複数の発光ユニットを有する集積型化合物半導体発光装置であって、前記発光ユニットは、前記基板上に、第一導電型クラッド層を含む第一導電型半導体層、活性層構造、および第二導電型クラッド層を含む第二導電型半導体層を有する化合物半導体薄膜結晶層と、第二導電型側電極と、並びに第一導電型側電極とを有し、主たる光取り出し方向が前記基板側であり、前記第一導電型側電極および前記第二導電型側電極が、前記主たる光取り出し方向とは、反対側に形成されており、前記発光ユニット同士は、隣接する発光ユニットの間に設けられた発光ユニット間分離溝により電気的に分離され、さらに、前記基板と前記第一導電型半導体層の間に、前記複数の発光ユニット間に共通して設けられ、前記複数の発光ユニットを光学的に結合し、１つの発光ユニットから発光された光を他の発光ユニットに分布させる光学結合層を有することを特徴とする集積型化合物半導体発光装置が開示されている。

実開平０５−０４６０５２号公報 特開平０６−０１３６５４号公報 特開昭５９−０８８８７７号公報 特開２００７−３２４５８２号公報

本発明は、半導体層が露出する側面に、ペースト状の接合材が回り込んでも短絡の発生を抑制することのできる半導体発光素子を提供することを目的とする。

上記目的を達成するために、請求項１記載の半導体発光素子は、絶縁性または半絶縁性の基板と、前記基板上に積層された第１導電型の第１半導体層、及び前記第１半導体層上に積層されて前記第１半導体層の一部の領域との間に発光部を形成する第２導電型の第２半導体層を含む積層体と、前記第１半導体層と配線との接続部、及び前記第２半導体層と配線との接続部からなる一対の接続部と、前記第２半導体層側から前記積層体を貫通して前記基板まで到達し、前記発光部及び前記一対の接続部を含む部位を囲む囲み溝と、を含むものである。

また、請求項２記載の発明は、請求項１記載の発明において、前記第２半導体層側から前記積層体を貫通して前記基板まで到達し、前記基板の端面側に露出した前記積層体の端面を複数に分割する位置で前記積層体の前記囲み溝の外側の領域を分割する分割溝を含むものである。

また、請求項３記載の発明は、請求項２記載の発明において、前記分割溝を、前記囲み溝と連結させるか、または前記囲み溝と離間させて設けたものである。

また、請求項４記載の発明は、請求項１〜請求項３のいずれか１項記載の発明において、前記積層体の前記第２半導体層側に、前記一対の接続部の一方に接続された外部端子及び他方に接続された外部端子を設けたものである。

また、請求項５記載の発明は、請求項２〜請求項４のいずれか１項記載の発明において、前記積層体の前記第２半導体層側の前記分割溝で分割された領域の各々に、前記一対の接続部の一方に接続された外部端子及び他方に接続された外部端子を設けたものである。

また、請求項６記載の発明は、請求項１〜請求項５のいずれか１項記載の発明において、前記第１半導体層および前記第２半導体層は各々反射鏡を含み、前記発光部は、前記第１半導体層の反射鏡と前記第２半導体層の反射鏡との間に設けられた発光層で構成され、
前記発光層、前記第１半導体層の反射鏡、および前記第２半導体層の反射鏡は、前記発光層において発光した光を前記基板側から出射する面発光レーザとして構成されているものである。

そして、請求項７記載の発明は、請求項１〜請求項６のいずれか１項記載の発明において、前記発光部を複数設け、前記一対の接続部を複数の発光部の各々に対応させて設けたものである。

請求項１に記載の発明によれば、本発明の囲み溝を有しない場合に比較して、半導体層が露出する側面に、ペースト状の接合材が回り込んでも短絡の発生を抑制することができるという効果を得ることができる。

また、請求項２に記載の発明によれば、本発明の囲み溝および分割溝を有しない場合に比較して、半導体層が露出する側面に、ペースト状の接合材が回り込んでも、より効果的に短絡の発生を抑制することができるという効果を得ることができる。

また、請求項３に記載の発明によれば、本発明の囲み溝および分割溝を有しない場合に比較して、より簡易な構成で、半導体層が露出する側面に、ペースト状の接合材が回り込んでも、短絡の発生を抑制することができるという効果を得ることができる。

また、請求項４に記載の発明によれば、本発明の構成を有しない場合に比較して、外部端子から半導体層が露出する側面に、ペースト状の接合材が回り込んでも短絡の発生を抑制することができるという効果を得ることができる。

また、請求項５に記載の発明によれば、本発明の構成を有しない場合に比較して、外部端子から半導体層が露出する側面に、ペースト状の接合材が回り込んでも、より効果的に短絡の発生を抑制することができるという効果を得ることができる。

また、請求項６に記載の発明によれば、面発光レーザについても、半導体層が露出する側面に、ペースト状の接合材が回り込んでも短絡の発生を抑制することができるという効果を得ることができる。

さらに、請求項７に記載の発明によれば、半導体発光素子アレイについても、半導体層が露出する側面に、ペースト状の接合材が回り込んでも短絡の発生を抑制することができるという効果を得ることができる。

第１の実施の形態に係るＬＥＤの構造を示す底面図および断面図である。 第１の溝を有しないＬＥＤの構造の一例を示す底面図および断面図である。 図２に示したＬＥＤを実装基板に実装した状態の一例を示す断面図である。 第１の実施の形態に係るＬＥＤを実装基板に実装した状態を示す断面図である。 第２の実施の形態に係るＬＥＤの構造を示す底面図および断面図である。 第２の実施の形態に係るＬＥＤを実装基板に実装した状態を示す断面図である。 第３の実施の形態に係るＶＣＳＥＬアレイの構造を示す底面図および断面図である。 第３の実施の形態に係るＶＣＳＥＬアレイの構造を示す底面より見た斜視図である。 第３の実施の形態に係るＶＣＳＥＬアレイの等価回路を示す回路図である。 第３の実施の形態に係るＶＣＳＥＬアレイの他の例の等価回路を示す回路図である。 第３の実施の形態に係るＶＣＳＥＬアレイの部分拡大図である。 第３の実施の形態に係るＶＣＳＥＬアレイを実装基板に実装した状態を示す断面図である。 第３の実施の形態に係るＶＣＳＥＬアレイの製造工程のうち前半の工程を示す工程図である。 第３の実施の形態に係るＶＣＳＥＬアレイの製造工程のうち後半の工程を示す工程図である。 第４の実施の形態に係るＬＥＤの構造を示す底面図および断面図である。 第４の実施の形態に係るＬＥＤを実装基板に実装した状態を示す断面図である。

以下、図面を参照して本発明の実施の形態について詳細に説明する。なお、以下の実施の形態では、半導体発光素子をペースト状の接合材を用いてフェイスダウン実装する場合の形態を例示して説明する。

近年、高出力化に伴う放熱性の向上の観点から、基板側を光出射面とする裏面発光型の半導体発光素子を、半導体積層面側（基板とは反対側の面側）において実装基板に実装するフェイスダウン実装を用いる場合がある。この際、実装基板と接続する接合材としては、Ａｕバンプやはんだバンプによる接合、基板に蒸着したＡｕＳｎによる接合もあるが、
実装時の半導体発光素子にかかるストレス軽減、あるいは実装装置の簡便さから、Ａｇペースト等のペースト状の接合材が用いられることもある。ここで、Ａｇペースト等のようなペースト状の接合材は、実装基板への実装時に半導体発光素子の側面に回り込んで這い上がり易く、これに起因して半導体発光素子に接続された電源が短絡する場合がある。そこで、本実施の形態に係る半導体発光素子は、上記短絡の発生を抑制している。

［第１の実施の形態］
本実施の形態は、本発明を、半導体発光素子の１種であるＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）に適用した場合の形態例である。
本実施の形態に係るＬＥＤ１００の底面図を図１（ａ）に、図１（ａ）におけるＡ−Ａ’線断面図を図１（ｂ）に各々示す。なお、本明細書の記載においては、半導体発光素子の基板とは反対側の面を底面とよぶこととする。したがって、図１（ａ）の底面図は、同図（ｂ）の断面図における矢印Ｘの方向から見た図となる。そして、ＬＥＤ１００は裏面発光型であるので、図１（ｂ）の「出射光」と添え字した白抜きの矢印で示すように基板側から光を出射する。

図１において、ＬＥＤ１００は、基板１０２、ｎ型半導体層１０４、ｐ型半導体層１０６、および層間絶縁膜１０８と、ｎパッド電極１１０およびｐパッド電極１１２を有する配線層１２０を含んで構成されており、基板１０２側から光を出射する。本実施の形態に係るＬＥＤ１００は、一例として赤外光を発生するＬＥＤであり、基板１０２の材料としては例えばＧａＡｓが用いられる。また、ｎ型半導体層１０４としては例えばｎ型ＡｌＧａＡｓ、ｐ型半導体層１０６の材料としては例えばｐ型ＡｌＧａＡｓが用いられる。ｎパッド電極１１０、およびｐパッド電極１１２を含む配線層１２０の材料としては、例えば金が用いられ、また層間絶縁膜１０８の材料としては、例えば二酸化ケイ素（ＳｉＯ_２）が用いられる。

また、ＬＥＤ１００は、配線層１２０のｎ型半導体層１０４との接触部分であるｎコンタクト電極１１４、および配線層１２０のｐ型半導体層１０６との接触部分であるｐコンタクト電極１１６を含んで構成されている。なお、ＬＥＤ１００には、ｎ型半導体層１０４とｐ型半導体層１０６との間に挟まれ、かつＡｌＧａＡｓを含んで構成された発光層が設けられており、ｐコンタクト電極１１６と基板１０２との間の発光層が能動領域となって発光するが（図４（ｂ）も参照）、同図では煩雑さを避けるため発光層は省略している。

そして、ＬＥＤ１００のｎパッド電極１１０側の側面Ｓ１およびｐパッド電極１１２側の側面Ｓ２は、後述するペレッタイズ（チップ個片化）時の劈開を行った後、何も処理していない。すなわち、側面Ｓ１および側面Ｓ２には、ｎ型半導体層１０４およびｐ型半導体層１０６を含むＬＥＤ１００の積層構造が剥き出しの状態となっている。
本実施の形態に係るＬＥＤ１００では、ｎコンタクト電極１１４、およびｐコンタクト電極１１６を取り囲んで、第１の溝１５０がさらに設けられている。第１の溝１５０は、
ＬＥＤ１００の表面（配線層１２０が形成された側の面）から基板１０２の一部まで掘り込んで形成されている。

なお、第１の溝１５０は、第３の実施の形態として後述するＶＣＳＥＬアレイ３００の製造方法（図１３および図１４参照）における溝の形成方法に準じた方法により形成される。すなわち、基板３０２にｎ型半導体層３０４およびｐ型半導体層３０６をこの順に積層し（図１３（ａ））、次に、マスクを用いてｐコンタクト電極３１６を蒸着する（図１３（ｂ））。次に、マスクを用いてｐ型半導体層３０６からｎ型半導体層３０４の一部までを削る第１エッチングを行った後（図１３（ｃ））、基板３０２まで削る第２エッチングを行うことにより第１の溝１５０が形成される（図１３（ｄ））。

ここで、本実施の形態に係るＬＥＤ１００の作用について説明する前に、本発明の理解のために、比較としてＬＥＤ１００のように第１の溝１５０を有しない従来のＬＥＤの構成および作用について説明する。

図２（ａ）は、第１の溝１５０を有しないＬＥＤ１０の底面図を、図２（ｂ）は、図２（ａ）におけるＢ−Ｂ’線断面図を、図２（ｃ）は、図２（ａ）におけるＣ−Ｃ’線断面図を各々示している。同図に示すように、ＬＥＤ１０は基板１２、ｎ型半導体層１４、ｐ型半導体層１６、層間絶縁膜１８、ｎパッド電極２０、ｐパッド電極２２および配線層２８を含んで構成されており、各構成の材料としては、例えばＬＥＤ１００と同様の材料を用いてよい。
また、ＬＥＤ１０は、ｎパッド電極２０のｎ型半導体層１４との接触部分であるｎコンタクト電極２４、および配線層２８のｐ型半導体層１６との接触部分であるｐコンタクト電極２６を含んで構成されている。そして、ＬＥＤ１０は、ｐパッド電極２２からｎパッド電極２０に向けて電流が流れることにより、ｎ型半導体層１４とｐ型半導体層１６とに挟まれた図示しない発光層で発光し、発光した光は、図２（ｂ）あるいは図２（ｃ）の「出射光」と添え字した白抜き矢印で示すように、基板１２側から出射する。

ＬＥＤ１０のｎパッド電極２０側の側面Ｓ３およびｐパッド電極２２側の側面Ｓ４は、
ペレッタイズ時の劈開を行った後に何も処理していない。すなわち、側面Ｓ３および側面Ｓ４には、ｎ型半導体層１４およびｐ型半導体層１６を含むＬＥＤ１０の積層構造が剥き出しの状態となっている。

図３（ａ）は、図２に示す構成を有するＬＥＤ１０を実装基板５０に実装した状態を示している。ＬＥＤ１０もＬＥＤ１００と同様に裏面発光型のＬＥＤであるため、実装はフェイスダウン実装方式を採用している。
実装基板５０上には負電源配線５２および正電源配線５４が設けられており、各々図示しない電源の負極および正極に接続される。ＬＥＤ１０のｎパッド電極２０およびｐパッド電極２２は、はんだ６０により各々負電源配線５２および正電源配線５４に接続され、
該接続が正常であればｐパッド電極２２からｎパッド電極２０に向けて電流が供給される。

図３（ａ）は、ｎパッド電極２０と負電源配線５２とを接続するはんだ６０がＬＥＤ１０の側面Ｓ３に這い上がっている状態を示している。このような這い上がりを生ずる原因としては、はんだ６０の量がｎパッド電極２０あるいは負電源配線５２の面積に対して多すぎることや、ＬＥＤ１０を実装基板５０に実装する際の押圧力が大きすぎる場合などが考えられる。また、側面への這い上がりは、はんだ６０（あるいは銀ペースト）のようなペースト状の接合材を用いたときに顕著である。

ＬＥＤ１０では、図３（ａ）のような這い上がりが生ずると、ｎパッド電極２０とｐ型半導体層１６とがはんだ６０で電気的に接続されることになる。すると、同図の電流経路で示すように、正電源配線５４ → はんだ６０ → ｐパッド電極２２ → ｐ型半導体層１６ → はんだ６０ → 負電源配線５２と電流が流れ、正電源配線５４と負電源配線５２との間で短絡を生ずる。その結果、ＬＥＤ１０には電流が流れないのでＬＥＤ１０は発光しない。

一方、図３（ｂ）は、ｐパッド電極２２と正電源配線５４とを接続するはんだ６０が、
ＬＥＤ１０の側面Ｓ４に這い上がっている状態を示している。
ＬＥＤ１０では、図３（ｂ）のような這い上がりが生ずると、ｐパッド電極２２とｎ型半導体層１４がはんだ６０で電気的に接続されることになる。すると、同図の電流経路で示すように、正電源配線５４ → はんだ６０ → ｎ型半導体層１４ → ｎパッド電極２０ → はんだ６０ → 負電源配線５２と電流が流れ、正電源配線５４と負電源配線５２との間で短絡を生ずる。その結果、ＬＥＤ１０には電流が流れないのでＬＥＤ１０は発光しない。

以上のように、第１の溝１５０を有しないＬＥＤ１０では、ｎパッド電極２０側の側面Ｓ３、あるいはｐパッド電極２２側の側面Ｓ４のいずれかの側面または両方の側面ではんだ６０の這い上がりを生じると、正電源配線５４と負電源配線５２との間で短絡を生じる。その結果、電流が流れないのでＬＥＤ１０は発光しない。

次に、図４を参照して、本実施の形態に係るＬＥＤ１００の作用について説明する。
図４は、ＬＥＤ１００を実装基板５０に実装した状態を示している。上記のとおり、ＬＥＤ１００は基板１０２側から光を出射するタイプのＬＥＤであるため、実装はフェイスダウン実装方式を採用している。
実装基板５０上には負電源配線５２および正電源配線５４が設けられており、各々図示しない電源の負極および正極に接続されている。ＬＥＤ１００のｎパッド電極１１０およびｐパッド電極１１２は、はんだ６０により各々負電源配線５２および正電源配線５４に接続されており、前記電源から電流が供給される。同図に矢印で示す電流経路のように、
ｐパッド電極１１２からｎパッド電極１１０に電流が流れることによりＬＥＤ１００の発光領域Ｐが発光する。

図４（ａ）は、ｎパッド電極１１０側のはんだ６０が側面Ｓ１に這い上がり、剥き出しのｎ型半導体層１０４およびｐ型半導体層１０６に接触している状態を示している。また、図４（ｂ）は、ｐパッド電極１１２側のはんだ６０が側面Ｓ２に這い上がり、剥き出しのｎ型半導体層１０４およびｐ型半導体層１０６に接触している状態を示している。
本実施の形態に係るＬＥＤ１００では、第１の溝１５０によって、ＬＥＤ１００の側面Ｓ１および側面Ｓ２が発光領域Ｐから電気的に分離されているので、図４（ａ）あるいは図４（ｂ）に示すはんだ６０の這い上がりを生じても、負電源配線５２と正電源配線５４とが短絡することはない。

その理由を以下に説明する。
基板１０２は半絶縁性のＧａＡｓ基板であるため、導電率が非常に小さい。したがって、図４の矢印で示される電流経路ように、正電源配線５４からはんだ６０およびｐパッド電極１１２を介して注入された電流は、配線１２０ → ｐコンタクト電極１１６ → 発光領域Ｐ → ｎコンタクト電極１１４ → ｎパッド電極１１０ → はんだ６０ → 負電源配線５２と流れる。すなわち、ｎコンタクト電極１１４およびｐコンタクト電極１１６は、底面視矩形状の第１の溝１５０の内部に設けられ、したがって発光領域Ｐも第１の溝１５０の内部に設けられることになる。その結果、ＬＥＤ１００の発光に寄与する能動領域は、基板１０２および第１の溝１５０で区画された領域の内部のみに存在することになり、ＬＥＤ１００の側面Ｓ１およびＳ２は発光に無関係であり、電流も流れない。
したがって、図４（ａ）に示すｎパッド電極１１０側のはんだ６０の這い上がり、あるいは図４（ｂ）に示すｐパッド電極１１２側のはんだ６０の這い上がりを生じても負電源配線５２と正電源配線５４とが短絡することがない。

なお、第１の溝１５０等を含む本実施の形態に係るＬＥＤ１００は、第３の実施の形態として後述するＶＣＳＥＬアレイ３００の製造方法（図１３および図１４参照）に準じた製造方法により製造される。第２の実施の形態に係るＬＥＤ２００および第４の実施の形態に係るＬＥＤ５００についても同様である。

以上のように、本実施の形態に係るＬＥＤ１００によれば、半導体層が露出する側面に、ペースト状の接合材が回り込んでも短絡の発生を抑制することができる半導体発光素子が得られる。本実施の形態に係るＬＥＤ１００では、側面における短絡防止対策を、後述する素子の製造段階で作り込んでいるので、側面にイオン注入して高抵抗化する処理や側面に絶縁膜を形成する処理を必要とせず、ペレッタイズ時の劈開を行ったままでよいので、製造工程が簡略化され、またコストも抑えられる。

［第２の実施の形態］
図５および図６を参照して、本実施の形態に係るＬＥＤ２００について説明する。図５（ａ）は、ＬＥＤ２００の底面図、図５（ｂ）は図５（ａ）におけるＤ−Ｄ’線断面図である。また、図６は、ＬＥＤ２００を実装基板に実装した状態を、図５（ａ）におけるＥ−Ｅ’線断面図を用いて示す断面図である。
ＬＥＤ２００は、第１の実施の形態に係るＬＥＤ１００において第２の溝１５２を追加した形態であり、それ以外の構成は図１に示すＬＥＤ１００と同様である。

第１の溝１５０を有するＬＥＤ１００では、上述したように、図４（ａ）に示すｎパッド電極１１０側のはんだ６０の這い上がり、あるいは図４（ｂ）に示すｐパッド電極１１２側のはんだ６０の這い上がりが生じても負電源配線５２と正電源配線５４とが短絡することがなかった。

しかしながら、現実的には稀なことではあるが、図４（ａ）に示すｎパッド電極１１０側のはんだ６０の這い上がり、および図４（ｂ）に示すｐパッド電極１１２側のはんだ６０の這い上がりが同時に発生した場合には、負電源配線５２と正電源配線５４とが短絡する可能性がある。第１の溝１５０の外側のｎ型半導体層１０４またはｐ型半導体層１０６を介して、負電源配線５２と正電源配線５４とが短絡する可能性があるからである（図１（ａ）参照）。
本実施の形態は、かかる場合においても負電源配線５２と正電源配線５４とが短絡することのないようにした場合の形態例である。

図６に示すように、ＬＥＤ２００において、はんだ６０の側面Ｓ１への這い上がり、およびはんだ６０の側面Ｓ２への這い上がりが同時に発生した場合を考える。
ＬＥＤ２００では、かかる状態においても、負電源配線５２と正電源配線５４との短絡が発生しない。その理由は、図６において電流経路として示すように、正電源配線５４から注入された電流が第１の溝１５０の外側の領域を通って負電源配線５２に向かおうとしても、第２の溝１５２により遮断されるからである。その結果、本実施の形態に係るＬＥＤ２００では、はんだ６０の側面Ｓ１への這い上がり、およびはんだ６０の側面Ｓ２への這い上がりが同時に発生しても、負電源配線５２と正電源配線５４とが短絡することがない。

以上のように、本実施の形態に係るＬＥＤ２００によっても、半導体層が露出する側面に、ペースト状の接合材が回り込んでも短絡の発生を抑制することができる半導体発光素子が得られる。本実施の形態では、短絡の防止がさらに効果的なものとされる。

［第３の実施の形態］
本実施の形態は、本発明をＶＣＳＥＬ（Ｖｅｒｔｉｃａｌ Ｃａｖｉｔｙ Ｓｕｒｆａｃｅ Ｅｍｉｔｔｉｎｇ Ｌａｓｅｒ：面発光レーザ）アレイに適用した場合の形態例である。
図７（ａ）に本実施の形態に係るＶＣＳＥＬアレイ３００の底面図、図７（ｂ）に図７（ａ）におけるＦ−Ｆ’線断面図を各々示す。

図７において、ＶＣＳＥＬアレイ３００は、ＶＣＳＥＬ３３０ａ、３３０ｂ、３３０ｃ、３３０ｄ、３３０ｅ、３３０ｆ、３３０ｇ、３３０ｈおよび３３０ｉ（図８も参照。以下、各ＶＣＳＥＬを区別しない場合には、単に「ＶＣＳＥＬ３３０」という。）を含んで構成されている。すなわち、本実施の形態では、ＶＣＳＥＬアレイ３００は３×３のＶＣＳＥＬ３３０を含むアレイとなっている。また、ＶＣＳＥＬアレイ３００は、基板３０２、ｎ型半導体層３０４、ｐ型半導体層３０６、層間絶縁膜３０８、ｎパッド電極３１０、
ｐパッド電極３１２および配線層３２０を含んで構成されている。各ＶＣＳＥＬ３３０の内部のｎ型半導体層３０４およびｐ型半導体層３０６、ｎ型半導体層３０４とｐ型半導体層３０６とに挟まれた発光層３３６（図１１も参照）が各ＶＣＳＥＬ３３０の能動領域を構成するが、詳細については後述する。

さらに、ＶＣＳＥＬアレイ３００は、ｎコンタクト電極３１４ａ、３１４ｂ、３１４ｃ（以下、各ｎコンタクト電極を区別しない場合には、単に「ｎコンタクト電極３１４」という。）、ｐコンタクト電極３１６ａ、３１６ｂ、３１６ｃ（以下、各ｐコンタクト電極を区別しない場合には、単に「ｐコンタクト電極３１６」という。）、電流遮断溝３６０ａ、３６０ｂ、３６０ｃ（以下、各電流遮断溝を区別しない場合には、単に「電流遮断溝３６０」という。）、第１の溝３５０および第２の溝３５２を含んで構成されている。ここで、電流遮断溝３６０は、第１の溝３５０と連結されている。

第１の溝３５０および第２の溝３５２の作用については、図５における第１の溝１５０および第２の溝１５２と同様である。すなわち、第１の溝３５０は、発光層３３６（図１１も参照）、各ｎコンタクト電極３１４および各ｐコンタクト電極３１６を取り囲んで形成されており、これらの構成を側面Ｓ５および側面Ｓ６（図１２も参照）から分離している。また、第２の溝３５２は、側面Ｓ５および側面Ｓ６に同時に這い上がりが生じても、
正電源配線５４と負電源配線５２との間で短絡を生じないようにしている（図１２も参照）。

図８に本実施の形態に係るＶＣＳＥＬアレイイ３００の底面から見た斜視図、図９に、
電源端子９０２、９０４、および電流原９０６を含めた等価回路を各々示す。
図７ないし図９に示すように、本実施の形態に係るＶＣＳＥＬアレイ３００は、９個のＶＣＳＥＬ３３０が配線層３２０によって直並列に接続された形態となっている。
なお、本実施の形態に係るＶＣＳＥＬアレイ３００は、図１０に示すように、配線層３２０によってさまざまな接続形態とすることが可能である。図１０（ａ）は、図９のＶＣＳＥＬ３３０の直並列接続の個数を増やした場合のＶＣＳＥＬアレイ４１０の、同図（ｂ）はＶＣＳＥＬ３３０を並列接続した場合のＶＣＳＥＬアレイ４２０の、同図（ｃ）はＶＣＳＥＬ３３０を直列接続した場合のＶＣＳＥＬアレイ４３０の等価回路を各々示している。

図１１は、各ＶＣＳＥＬ３３０の代表として示すＶＣＳＥＬ３３０ｃの拡大図である。
本実施の形態に係るＶＣＳＥＬ３００は一般的な構成のＶＣＳＥＬを採用している。すなわち、ｎ型半導体層３０４およびｐ型半導体層３０６は、各々低屈折率層、高屈折率層を交互に多層に積層して形成したｎ型反射ミラー（ｎ型ＤＢＲ、Ｄｉｓｔｒｉｂｕｔｅｄ Ｂｒａｇｇ Ｒｅｆｌｅｃｔｏｒｓ）およびｐ型反射ミラー（ｐ型ＤＢＲ）として形成されている。両反射ミラーの間に発光層３３６が設けられており、発光層３３６の上部には、電流狭窄層３３４を有する酸化層３３２が配置されている。酸化層３３２は、ｐ型反射ミラー３０６の最後の１層を側面から酸化して形成したものである。

材料は任意の材料系を採用してよいが、例えば、ｎ型ＤＢＲ３０４およびｐ型ＤＢＲ３０６をＡｌＧａＡｓ系とし、発光層３３６をＡｌＧａＩｎＰ系とした赤色系のＶＣＳＥＬ３３０としてもよい。
そして、図１１の電流経路に示すように電流が流れることにより、発光領域Ｐとして示すように発光層３３６が発光する。

次に、図１２を参照して、本実施の形態に係るＶＣＳＥＬアレイ３００の作用について説明する。
図１２は、本実施の形態に係るＶＣＳＥＬアレイ３００を実装基板５０に実装した状態を示している。図１２おいて、ｎパッド電極３１０およびｐパッド電極３１２は、はんだ６０を介して各々負電源配線５２および正電源配線５４に接続されている。そして、同図の電流経路に示すように、電流が正電源配線５４ → はんだ６０ → ｐパッド電極３１２ → 第１の溝３５０内の配線層３２０ → ｐコンタクト電極３１６ｃ → ｐ型半導体層３０６ → ｎ型半導体層３０４ → ｎコンタクト電極３１４ｃ → ｐコンタクト電極３１６ｂ → ｐ型半導体層３０６ → ｎ型半導体層３０４ → ｎコンタクト電極３１４ｂ → ｐコンタクト電極３１６ａ → ｐ型半導体層３０６ → ｎ型半導体層３０４ → ｎコンタクト電極３１４ａ → 第１の溝３５０内の配線層３２０ → 第２の溝３５２内の配線層３２０ → ｎパッド電極３１０ → はんだ６０ → 負電源配線５２という経路を辿って流れることにより、各ＶＣＳＥＬ３３０の発光層３３６が発光領域Ｐとして発光する。この発光領域Ｐは、図１１における発光領域Ｐに対応している。

ここで、例えば、ＶＣＳＥＬ３３０ｃにおいてｐ型半導体層３０６からｎ型半導体層３０４に流れた電流は、電流遮断溝３６０ｃによってブロックされ、次のＶＣＳＥＬ３３０ｂの側面に沿ってｐ型半導体層３０６まで持ち上げられ、再びｎ型半導体層３０４に流れる。ＶＣＳＥＬ３３０ｂ、およびＶＣＳＥＬ３３０ａにおける電流の流れも同様である。
このようにして、各ＶＣＳＥＬ３３０に順次電流が流れ各ＶＣＳＥＬ３３０は発光する。
また、電流遮断溝３６０は第１の溝３５０に連結されているので、各ＶＣＳＥＬ３３０の能動領域は、半絶縁性の基板３０２、電流遮断溝３６０および第１の溝３５０で区画される閉じた領域に存在する。すなわち、各ＶＣＳＥＬ３３０の能動領域はそれぞれに個別化されている。

図１２に示すように、第１の溝３５０は、各ＶＣＳＥＬ３３０の発光層３３６（図１１も参照）、各ｎコンタクト電極３１４および各ｐコンタクト電極３１６を取り囲んで形成されている。したがって、ＶＣＳＥＬアレイ３００の側面Ｓ５および側面Ｓ６はＶＣＳＥＬ３３０の能動領域から分離され、電気的に不活性な領域となっている。
そして、本実施の形態に係るＶＣＳＥＬアレイ３００では、さらに第２の溝３５２が設けられているので、第１の溝３５０の外側のｎ型半導体層３０４あるいはｐ型半導体層３０６通ってのｐパッド電極３１２からｎパッド電極３１０に抜ける電流のパス（通路）が遮断されている。

以上のとおり、本実施の形態に係るＶＣＳＥＬアレイ３００は、図１２に示すように、
両側面Ｓ５およびＳ６において同時に這い上がりを生じても、正電源配線５４と負電源配線５２との間に短絡が生ずることはない。

次に、図１３および図１４を参照して、本実施の形態に係るＶＣＳＥＬアレイ３００の製造プロセスについて説明する。図１３および図１４は、本実施の形態に係るＶＣＳＥＬアレイ３００が多面付けされて形成された半導体ウエハ（図示せず）の一部の断面図を示している。

まず、基板３０２にｎ型半導体層３０４（ｎ型ＤＢＲ）およびｐ型半導体層３０６（ｐ型ＤＢＲ）をこの順に積層する（図１３（ａ））。
次に、マスクを用いてｐコンタクト電極３１６を蒸着する（図１３（ｂ））。
次に、マスクを用いてｐ型半導体層３０６からｎ型半導体層３０４の一部までを削る第１エッチングを行い、その後、ｐコンタクト電極３１６を設けた半導体ポストの側面からｐ型半導体層３０６の一部を酸化することにより、電流狭窄層３３４を形成するための酸化層３３２を形成する（図１３（ｃ））。

次に、第１の溝３５０、第２の溝３５２、および電流遮断溝３６０を形成するための第２エッチングを行う（図１３（ｄ））。
次に、表面全体に層間絶縁膜３０８を形成する（図１３（ｅ））。

次に、ｎ型半導体層３０４とのコンタクトをとるための開口Ｏを形成するために、層間絶縁膜３０８の一部をマスクを用いてエッチングする（図１４（ｆ））。
次に、マスクを用いてｎ型側（負電源側）の配線３２０を蒸着する（図１４（ｇ））。
次に、表面全体に層間絶縁膜３０８を形成する（図１４（ｈ））。

次に、マスクを用いて層間絶縁膜３０８をエッチングしてｎパッド電極３１０を形成する（図１４（ｉ））。
次に、マスクを用いて、ｐ型側（正電源側）の配線３２０を蒸着する（図１４（ｊ））。

次に、図１４（ｊ）の記号Ｄが付された三角で示すスクライブ（けがき）ラインに沿ってスクライブした後劈開し、個別のＶＣＳＥＬ３３０のチップにダイシング（個片化）する（図１４（ｋ））。
ダイシングする方法としては、劈開の他、エッチングによる方法、あるいはダイシングソーを用いたブレードダイシングによる方法等があり、目的・用途に応じて使い分ければよい。

以上のように、本実施の形態に係るＶＣＳＥＬアレイ３００によっても、半導体層が露出する側面に、ペースト状の接合材が回り込んでも短絡の発生を抑制することができる半導体発光素子が得られる。

なお、矩形状の第１の溝３５０のうち、電流遮断溝３６０ａに平行で電流遮断溝３６０ａに近いほうの辺Ｔ（図８参照）は省略してもよい。第１の溝３５０のうち辺Ｔの部分は電流遮断溝３６０ａで兼用してもよいからである。

［第４の実施の形態］
図１５（ａ）に、本実施の形態に係るＬＥＤ５００の底面図、同図（ｂ）に同図（ａ）におけるＧ−Ｇ’線断面図を各々示す。また、図１６は、ＬＥＤ５００を実装基板に実装した状態を、図１５（ａ）におけるＨ−Ｈ’線断面図を用いて示す断面図である。
本実施の形態は、図５に示す第２の実施の形態に係るＬＥＤ２００における第１の溝１５０および第２の溝１５２を一体化した場合の形態例である。すなわち、ＬＥＤ２００における第２の溝１５２を削除し、代わりに第１の溝１５０と連結された第３の溝１５４および第４の溝１５６を設けている。

図１５（ｂ）に示すように、第１の溝１５０は、ＬＥＤ５００の図示しない発光層、ｎコンタクト電極１１４およびｐコンタクト電極１１６を取り囲んで形成されている。したがって、ＬＥＤ５００の側面Ｓ７および側面Ｓ８はＬＥＤ５００の能動領域から分離され、電気的に不活性な領域となっている。
そして、本実施の形態に係るＬＥＤ５００では、さらに第３の溝１５４、第４の溝１５６が設けられているので、図１６に示すように、第１の溝１５０の外側のｎ型半導体層１０４あるいはｐ型半導体層１０６通ってのｐパッド電極１１２からｎパッド電極１１０に抜ける電流のパスが遮断されている。
以上のように構成された本実施の形態に係るＬＥＤ５００は、図１６に示すように両側面Ｓ７およびＳ８において同時に這い上がりを生じても、正電源配線５４と負電源配線５２との間に短絡が生ずることはない。

以上のように、本実施の形態に係るＬＥＤ５００によっても、半導体層が露出する側面に、ペースト状の接合材が回り込んでも短絡の発生を抑制することができる半導体発光素子が得られる。また、本実施の形態によれば、第２の溝の形成がより簡略化される。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施の形態に多様な変更または改良を加えることができ、当該変更または改良を加えた形態も本発明の技術的範囲に含まれる。

また、上記の実施の形態は、クレーム（請求項）に係る発明を限定するものではなく、
また実施の形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。前述した実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の組み合わせにより種々の発明が抽出される。実施の形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

例えば、上記各実施の形態においては、半絶縁性の基板としてＧａＡｓ基板を適用した形態を例示して説明したが、本発明はこれに限定されるものではなく、適用する半導体発光素子の材料系に応じてＳｉ基板、サファイア基板等を用いた形態としてもよい。

また、上記各実施の形態においては、絶縁性または半絶縁性の基板を用い、該基板まで到達する溝を形成する形態を例示して説明したが、本発明はこれに限定されるものではなく、絶縁性または半絶縁性の基板上に絶縁または半絶縁性の層を設け、該絶縁または半絶縁性の層まで到達する溝を形成してもよい。

また、上記各実施の形態においては、本発明を、基板上にｎ型半導体層およびｐ型半導体層をこの順序で積層した半導体発光素子に適用する形態を例示して説明したが、本発明はこれに限定されるものではなく、この積層順序を入れ替えた半導体発光素子についても同様に適用される。

また、上記各実施の形態においては、ｎパッド電極およびｐパッド電極を第１の溝の外部に設ける形態を例示して説明したが、本発明はこれに限定されるものではなく、いずれか一方または双方とも第１の溝内に設けた形態としてもよい。かかる形態によっても上記各実施の形態と同様の効果を奏する。
さらに、上記各実施の形態においては、ｎパッド電極およびｐパッド電極を半導体発光素子の両端に配置する形態を例示して説明したが、本発明はこれに限定されるものではなく、第１の溝あるいは第２の溝との配置関係で上述した効果を奏するかぎりいずれの位置に配置してもよい。

また、上記各実施の形態においては、矩形状の第１の溝、および直線状の第２の溝を例示して説明したが、本発明はこれに限定されるものではなく、これらを任意の形状としてよい。例えば、目的・用途等に応じ、第１の溝を円形状や楕円形状とし、第２の溝を折れ線状や弧状としてもよい。

また、上記各実施の形態における第１の溝ないし第４の溝の配置関係も例示にすぎず、
例えば、第２の溝を第１の溝とｐパッド電極との間に配置してもよい。また、第３の溝と第４の溝の第１の溝に対する位置は、第４の実施の形態のように直線上に配置する必要もなくそれらをずらして配置してもよい。さらに、目的・用途に応じて第２の溝だけを有する形態としてもよい。

また、上記第３の実施の形態においては、第１の溝と電流遮断溝でＶＣＳＥＬアレイの各ＶＣＳＥＬに流れる電流を区画したが、本発明はこれに限定されるものではなく、円柱状の各ＶＣＳＥＬの周囲を電流遮断溝で取り囲み、各ＶＣＳＥＬに流れる電流を区画してもよい。この場合、かかる構成によりＶＣＳＥＬアレイの側面が能動領域から分離されるので、第１の溝は省略してもよい。

さらに、上記各実施の形態を種々組み合わせて本発明を構成してもよく、例えば、第３の実施の形態のＶＣＳＥＬアレイに、第１の実施の形態における第１の溝のみを適用してもよいし、また第４の実施の形態における第３の溝および第４の溝を適用してもよい。

１０ ＬＥＤ
１２ 基板
１４ ｎ型半導体層
１６ ｐ型半導体層
１８ 層間絶縁膜
２０ ｎパッド電極
２２ ｐパッド電極
２４ ｎコンタクト電極
２６ ｐコンタクト電極
２８ 配線層
５０ 実装基板
５２ 負電源配線
５４ 正電源配線
６０ はんだ
１００ ＬＥＤ
１０２ 基板
１０４ ｎ型半導体層
１０６ ｐ型半導体層
１０８ 層間絶縁膜
１１０ ｎパッド電極
１１２ ｐパッド電極
１１４ ｎコンタクト電極
１１６ ｐコンタクト電極
１２０ 配線層
１５０ 第１の溝
１５２ 第２の溝
１５４ 第３の溝
１５６ 第４の溝
２００ ＬＥＤ
３００ ＶＣＳＥＬアレイ
３０２ 基板
３０４ ｎ型半導体層
３０６ ｐ型半導体層
３０８ 層間絶縁膜
３１０ ｎパッド電極
３１２ ｐパッド電極
３１４ａ，３１４ｂ，３１４ｃ ｎコンタクト電極
３１６ａ、３１６ｂ、３１６ｃ ｐコンタクト電極
３２０ 配線層
３３０ａから３３０ｉ ＶＣＳＥＬ
３３２ 酸化層
３３４ 電流狭窄層
３３６ 発光層
３５０ 第１の溝
３５２ 第２の溝
３６０ａ，３６０ｂ，３６０ｃ 電流遮断溝
４１０，４２０，４３０ ＶＣＳＥＬアレイ等価回路
５００ ＬＥＤ
９０２、９０４ 電源端子
９０６ 電流原
Ｐ 発光領域
Ｏ 開口
Ｓ１からＳ８ 側面

Claims (7)

1. 絶縁性または半絶縁性の基板と、
   前記基板上に積層された第１導電型の第１半導体層、及び前記第１半導体層上に積層されて前記第１半導体層の一部の領域との間に発光部を形成する第２導電型の第２半導体層を含む積層体と、
   前記第１半導体層と配線との接続部、及び前記第２半導体層と配線との接続部からなる一対の接続部と、
   前記第２半導体層側から前記積層体を貫通して前記基板まで到達し、前記発光部及び前記一対の接続部を含む部位を囲む囲み溝と、
   を含む半導体発光素子。
2. 前記第２半導体層側から前記積層体を貫通して前記基板まで到達し、前記基板の端面側に露出した前記積層体の端面を複数に分割する位置で前記積層体の前記囲み溝の外側の領域を分割する分割溝を含む
   請求項１記載の半導体発光素子。
3. 前記分割溝を、前記囲み溝と連結させるか、または前記囲み溝と離間させて設けた
   請求項２記載の半導体発光素子。
4. 前記積層体の前記第２半導体層側に、前記一対の接続部の一方に接続された外部端子及び他方に接続された外部端子を設けた
   請求項１〜請求項３のいずれか１項記載の半導体発光素子。
5. 前記積層体の前記第２半導体層側の前記分割溝で分割された領域の各々に、前記一対の接続部の一方に接続された外部端子及び他方に接続された外部端子を設けた
   請求項２〜請求項４のいずれか１項記載の半導体発光素子。
6. 前記第１半導体層および前記第２半導体層は各々反射鏡を含み、
   前記発光部は、前記第１半導体層の反射鏡と前記第２半導体層の反射鏡との間に設けられた発光層で構成され、
   前記発光層、前記第１半導体層の反射鏡、および前記第２半導体層の反射鏡は、前記発光層において発光した光を前記基板側から出射する面発光レーザとして構成されている
   請求項１〜請求項５のいずれか１項記載の半導体発光素子。
7. 前記発光部を複数設け、前記一対の接続部を複数の発光部の各々に対応させて設けた
   請求項１〜請求項６のいずれか１項記載の半導体発光素子。