JP2014150139A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】半導体基板の主面に膜厚の異なる複数種類のゲート絶縁膜を形成する半導体装置の製造方法において、ゲート絶縁膜の不所望な膜厚増加およびウェハ面内での膜厚ばらつきを抑制する。
【解決手段】フォトレジスト膜２０の開口２０ａに露出した活性領域表面のゲート絶縁膜６ａをウェットエッチングで除去する際、ダミー活性領域の上部にも開口２０ｂを設けてフォトレジスト膜２０の開口率を大きくすることにより、ウェットエッチング後の純水洗浄工程でフォトレジスト膜２０が帯電した際、活性領域の表面に不所望な酸化シリコン膜が形成されることを抑制する。フォトレジスト膜２０の好ましい開口率は４％以上、より好ましくは５％以上とする。
【選択図】図８

Description

本発明は、半導体装置の製造技術に関し、特に、半導体基板の主面に膜厚の異なる複数種類のゲート絶縁膜を形成する半導体装置の製造に適用して有効な技術に関する。

特許文献１は、酸化シリコン膜とその上部に設けたフォトレジスト膜とをマスクにしたドライエッチングで半導体ウェハに分離溝を形成する際、エッチング箇所の開口率（（エッチング面積÷ウェハの面積）×１００）が５％以下であると、分離溝に埋め込む酸化膜の生成が減少したり、開口部分にささくれ形状が生じたりするという問題を指摘している。その対策として、同文献は、ウェハのダイシング領域に所要開口面積を有するダミー溝を設け、分離溝とダミー溝とを同時にエッチングすることにより、エッチング箇所の開口率を上げる技術を開示している。このダミー溝は、ウェハの面積に対する全エッチング面積の比が５％よりも大きくなるような所定の開口面積となっている。

特許文献２は、クロム（Ｃｒ）からなる遮光パターンを使ったレベンソン型マスクの製造において、遮光パターンを覆うレジストパターンにダミーの窓を設けることにより、遮光パターンに蓄積された電荷を分散させる技術を開示している。

特許文献３は、半導体基板の素子活性領域上にＳｉＧｅ層を選択的にエピタキシャル成長させる際、選択成長用マスクの開口率の大小によってＳｉＧｅ層の膜厚や組成がばらつくという問題を指摘している。その対策として、同文献は、半導体基板の素子分離領域内に設けた複数のダミー領域のうちの選択された領域上にもＳｉＧｅ層を成長させることで選択成長用マスクの開口率を一定にし、ＳｉＧｅ層の成長を均一化する技術を開示している。

特開２０００−２５２２６６号公報 特開２００６−８５０９６号公報（［００１３］、［００６５］、［００６６］、図９） 国際特許公開第２００５／１０６９４９号（［００１２］、［００１３］、［００４８］〜［００５８］、図１）

フラッシュ搭載マイコンなどの半導体装置は、一つの半導体チップ内に動作電源電圧の異なる複数種類の回路を設けているため、回路の動作電源電圧に対応した耐圧を有する複数種類のＭＩＳＦＥＴを備えている。

耐圧の異なる複数種類のＭＩＳＦＥＴを同一半導体基板上に形成するには、半導体基板の主面に膜厚の異なる複数種類のゲート絶縁膜（いわゆる多水準ゲート絶縁膜）を形成するプロセスが用いられる。

多水準ゲート絶縁膜の形成プロセスでは、まず、素子分離溝を介して半導体基板の主面を複数の活性領域（ＭＩＳＦＥＴなどの半導体素子を形成する領域）に区画した後、半導体基板を熱酸化することにより、全ての活性領域の表面に第１の膜厚を有する酸化シリコン膜（第１ゲート絶縁膜）を形成する。

次に、上記半導体基板の主面上にフォトレジスト膜を形成した後、このフォトレジスト膜に開口を形成することにより、上記複数の活性領域の一部（第１活性領域）を開口の底部に露出させる。続いて、バッファードフッ酸（ＮＨ_４Ｆ＋ＨＦ）などの薬液を用いたウェットエッチングにより、上記開口の底部に露出した第１活性領域の表面の第１ゲート絶縁膜を選択的に除去する。

次に、フォトレジスト膜を除去した後、半導体基板を熱酸化することにより、上記の工程で第１ゲート絶縁膜が除去された第１活性領域の表面に、第２の膜厚を有する酸化シリコン膜（第２ゲート絶縁膜）を形成する。このとき、熱酸化の時間を制御することにより、第２ゲート絶縁膜の膜厚を第１ゲート絶縁膜と異ならせる。

このようにして、上記の工程を繰り返すことにより、複数の活性領域（第１活性領域、第２活性領域、第３活性領域、…）のそれぞれの表面に互いに膜厚の異なるゲート絶縁膜を形成する。

しかしながら、本発明者が上記多水準ゲート絶縁膜の形成プロセスを検討したところ、酸化シリコン膜（ゲート絶縁膜）のウェットエッチング工程で用いるマスク（フォトレジスト膜）の開口率が非常に小さい（約２％以下）場合には、その後の熱酸化工程で形成される酸化シリコン膜（ゲート絶縁膜）の膜厚が変動したり、ばらつきが生じたりするために、このゲート絶縁膜を含むＭＩＳＦＥＴの特性が低下することが明らかとなった。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される課題を解決するための手段のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本願の一実施の形態は、半導体基板の主面に膜厚の異なる複数種類のゲート絶縁膜を形成する半導体装置の製造であって、第１開口を有するレジスト膜をマスクにしたウェットエッチングで前記第１開口に露出した活性領域表面の第１ゲート絶縁膜を除去する際、ダミー活性領域の上部の前記レジスト膜に第２開口を設け、前記ダミー活性領域表面の第１ゲート絶縁膜を同時に除去する工程と、純水を用いた洗浄により、前記第１ゲート絶縁膜のウェットエッチングに用いた薬液を除去する工程と、を含むものである。

本願において開示される課題を解決するための手段のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。

ゲート絶縁膜をウェットエッチングする際のマスクに用いるレジスト膜に第１および第２開口を設けることにより、レジスト膜の開口率が大きくなるため、ウェットエッチング後の純水洗浄工程において、レジスト膜の帯電に起因する活性領域表面の不所望な酸化シリコン膜の形成が抑制される。

実施の形態の半導体装置の回路ブロック図である。 実施の形態の半導体装置の製造方法を示す半導体基板の要部断面図である。 図２に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図２に続く半導体装置の製造方法を示す半導体基板の要部平面図である。 図３に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図５に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図６に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図７に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図８に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 ゲート酸化膜のウェットエッチングに用いる枚葉洗浄装置の概略断面図である。 ウェットエッチング後のＤＩＷ洗浄工程で発生するフォトレジスト膜およびｐ型ウェルの帯電モデルを説明する図である。 図９に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図１２に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図１３に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図１４に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図１５に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図１６に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図１７に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図１８に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図１９に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図２０に続く半導体装置の製造方法を示す半導体基板の要部断面図である。 図２１に続く半導体装置の製造方法を示す半導体基板の要部断面図である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。

図１は、本実施の形態の半導体装置であるフラッシュ搭載マイコンの回路ブロック図である。

例えばｐ型の単結晶シリコンからなる半導体チップ１Ａの主面には、フラッシュ搭載マイコンを構成するＰＬＬ(Phase Locked Loop)回路、内部電源電圧降下（ＶＤＣ）回路、ＰＭＵ(Power Management Unit)回路、ＳＲＡＭ(Static Random Access)回路、データフラッシュ(Data Flash)回路、コードフラッシュ(Code Flash)回路、ロジック(Logic)回路、ＯＳＣ(Oscillator)回路、ＡＤ変換（ＡＤＣ）回路、ＬＥＤドライバ回路が形成されている。

フラッシュ搭載マイコンを構成する上記回路のうち、ＰＬＬ回路、ＶＤＣ回路、ＰＭＵ回路およびＯＳＣ回路は、例えば５Ｖの電源電圧で動作する高耐圧相補型ＭＩＳＦＥＴ（高耐圧ｎチャネル型ＭＩＳＦＥＴおよび高耐圧ｐチャネル型ＭＩＳＦＥＴ）を備えている。また、ＳＲＡＭ回路、データフラッシュ回路、コードフラッシュ回路およびロジック回路は、例えば１．５Ｖの電源電圧で動作する低耐圧相補型ＭＩＳＦＥＴ（低耐圧ｎチャネル型ＭＩＳＦＥＴおよび低耐圧ｐチャネル型ＭＩＳＦＥＴ）を備えている。さらに、ＡＤＣ回路およびＬＥＤドライバ回路は、例えば３．３Ｖの電源電圧で動作する中耐圧相補型ＭＩＳＦＥＴ（中耐圧ｎチャネル型ＭＩＳＦＥＴおよび低耐圧ｐチャネル型ＭＩＳＦＥＴ）を備えている。

動作電源電圧が異なる上記３種類の相補型ＭＩＳＦＥＴのうち、高耐圧相補型ＭＩＳＦＥＴのゲート絶縁膜は、例えば１５ｎｍの膜厚を有する酸化シリコン膜で構成されている。また、中耐圧相補型ＭＩＳＦＥＴのゲート絶縁膜は、例えば７ｎｍの膜厚を有する酸化シリコン膜で構成されている。（酸化シリコン膜換算）の膜厚を有している。さらに、低耐圧相補型ＭＩＳＦＥＴのゲート絶縁膜は、例えば３ｎｍの膜厚を有する酸化シリコン膜で構成されている。

このように、本実施の形態の半導体装置（フラッシュ搭載マイコン）は、回路の動作電源電圧に応じてゲート絶縁膜の膜厚が異なる３種類の相補型ＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ）を備えている。すなわち、本実施の形態の半導体装置は、３水準ゲート絶縁膜を備えている。

また、図１に示すように、本実施の形態の半導体装置（フラッシュ搭載マイコン）は、中耐圧相補型ＭＩＳＦＥＴを備えた回路（ＡＤＣ回路およびＬＥＤドライバ回路）のチップ内占有面積が、高耐圧相補型ＭＩＳＦＥＴを備えた回路および低耐圧相補型ＭＩＳＦＥＴを備えた回路のチップ内占有面積に比べて極めて小さいという特徴がある。中耐圧相補型ＭＩＳＦＥＴを備えた回路（ＡＤＣ回路およびＬＥＤドライバ回路）の占有面積の割合は、例えばチップ面積の３％程度である。

次に、本実施の形態の半導体装置の製造方法について、図面を参照しながら工程順に説明する。

図２は、半導体基板（ここでは半導体ウェハ）の要部を示す断面図である。半導体基板１は、例えばｐ型の単結晶シリコンからなり、その主面は、低耐圧ＭＩＳＦＥＴ領域ＬＡ、中耐圧ＭＩＳＦＥＴ領域ＭＡ、高耐圧ＭＩＳＦＥＴ領域ＨＡおよびダミー領域ＤＡに区画されている。

低耐圧ＭＩＳＦＥＴ領域ＬＡは、前述した１．５Ｖの電源電圧で動作する低耐圧相補型ＭＩＳＦＥＴ（低耐圧ｎチャネル型ＭＩＳＦＥＴおよび低耐圧ｐチャネル型ＭＩＳＦＥＴ）が形成される領域である。中耐圧ＭＩＳＦＥＴ領域ＭＡは、３．３Ｖの電源電圧で動作する中耐圧相補型ＭＩＳＦＥＴ（中耐圧ｎチャネル型ＭＩＳＦＥＴおよび中耐圧ｐチャネル型ＭＩＳＦＥＴ）が形成される領域である。高耐圧ＭＩＳＦＥＴ領域ＨＡは、５Ｖの電源電圧で動作する高耐圧相補型ＭＩＳＦＥＴ（高耐圧ｎチャネル型ＭＩＳＦＥＴおよび高耐圧ｐチャネル型ＭＩＳＦＥＴ）が形成される領域である。ダミー領域ＤＡは、素子が形成されない領域であり、図１に示す複数の回路の境界部分（回路と回路の間の空領域）の一部である。

なお、ここでは説明を簡単にするために、相補型ＭＩＳＦＥＴの一方であるｎチャネル型ＭＩＳＦＥＴの製造方法についてのみ説明し、相補型ＭＩＳＦＥＴの他方であるｐチャネル型ＭＩＳＦＥＴの製造方法については、説明を省略する。

まず、図３に示すように、半導体基板１上に窒化シリコン膜２を堆積した後、窒化シリコン膜２をパターニングすることにより、低耐圧ＭＩＳＦＥＴ領域ＬＡ、中耐圧ＭＩＳＦＥＴ領域ＭＡ、高耐圧ＭＩＳＦＥＴ領域ＨＡおよびダミー領域ＤＡのそれぞれの一部（活性領域）に窒化シリコン膜２を残す。

続いて、窒化シリコン膜２をマスクにして半導体基板１をドライエッチングすることにより、素子分離溝３を形成する。図４に示すように、ダミー領域ＤＡにおける素子分離溝３の平面パターンは、例えば活性領域（ダミー活性領域）を複数の島状パターンに分割する格子状パターンとする。

次に、図５に示すように、半導体基板１上に酸化シリコン膜４を堆積した後、化学機械研磨（ＣＭＰ）法を用いて酸化シリコン膜４を平坦化することにより、素子分離溝３の外部の酸化シリコン膜４を除去し、素子分離溝３の内部に酸化シリコン膜４を残す。その後、不要となった窒化シリコン膜２をウェットエッチングにより除去する。

次に、図６に示すように、半導体基板１にｐ型不純物（例えばホウ素）をイオン注入してｐ型ウェル５を形成する。続いて、図７に示すように、半導体基板１の表面を所定の時間熱酸化することにより、低耐圧ＭＩＳＦＥＴ領域ＬＡの活性領域（第２活性領域）、中耐圧ＭＩＳＦＥＴ領域ＭＡの活性領域（第１活性領域）、高耐圧ＭＩＳＦＥＴ領域ＨＡの活性領域（第３活性領域）およびダミー領域ＤＡの活性領域（ダミー活性領域）のそれぞれの表面に高耐圧ｎチャネル型ＭＩＳＦＥＴ用の厚いゲート酸化膜（第１ゲート絶縁膜）６ａを形成する。

次に、図８に示すように、半導体基板１上にフォトレジスト膜（第１レジスト膜）２０を形成した後、図示しないフォトマスクを用いた露光および現像を行い、中耐圧ＭＩＳＦＥＴ領域ＭＡの活性領域（ｐ型ウェル５）を露出する開口（第１開口）２０ａ、およびダミー領域ＤＡの活性領域（ｐ型ウェル５）を露出する開口（第２開口）２０ｂを形成する。

次に、図９に示すように、フォトレジスト膜２０の開口２０ａ、２０ｂに露出した活性領域（ｐ型ウェル５）の表面のゲート酸化膜６ａをウェットエッチングにより除去し、ｐ型ウェル５を露出させる。ゲート酸化膜６ａをウェットエッチングするには、例えばバッファードフッ酸（ＮＨ_４Ｆ＋ＨＦ）などの薬液を用いる。

図１０は、ゲート酸化膜６ａのウェットエッチングに用いる枚葉洗浄装置の概略断面図である。

図１０に示す枚葉洗浄装置３０は、半導体ウェハ１Ｗを収容するカップ状の処理槽３１と、処理槽３１の中央部の上方に配置された供給配管３２を備えている。半導体ウェハ１Ｗは、その主面を上に向けた状態で処理槽３１に収容され、チャックピン３３によって水平に保持される。

処理時には、まず、チャックピン３３に保持された半導体ウェハ１Ｗが図示しない駆動装置によって水平面内で高速回転される。次に、供給配管３２を通じて半導体ウェハ１Ｗの主面上に薬液が供給され、前述したゲート酸化膜６ａのウェットエッチングが行われる。続いて、供給配管３２を通じて半導体ウェハ１Ｗの主面上に超純水（De-Ionized Water：ＤＩＷ）が供給され、薬液を除去するための洗浄（リンス）が行われる。このように、薬液で処理した半導体ウェハ１Ｗを処理槽３１から取り出すことなく、連続してＤＩＷ洗浄することにより、半導体ウェハ１Ｗの表面へのパーティクルの付着を大幅に抑制することができる。

ところで、薬液によるウェットエッチング後の洗浄（リンス）工程で使われる超純水は、電気伝導率が極めて低いという特性がある。そのため、図１１に示すように、半導体ウェハ１Ｗの主面上に超純水（ＤＩＷ）を供給すると、フォトレジスト膜２０の表面にマイナスの静電気が帯電する。その結果、ゲート酸化膜６ａが除去されて露出した中耐圧ＭＩＳＦＥＴ領域ＭＡのｐ型ウェル５の表面にプラスの静電気が励起される。

前述したように、本実施の形態のフラッシュ搭載マイコンは、中耐圧相補型ＭＩＳＦＥＴを備えた回路（ＡＤＣ回路およびＬＥＤドライバ回路）のチップ内占有面積が、高耐圧相補型ＭＩＳＦＥＴを備えた回路および低耐圧相補型ＭＩＳＦＥＴを備えた回路のチップ内占有面積に比べて極めて小さい（図１参照）。すなわち、中耐圧ＭＩＳＦＥＴ領域ＭＡに設けられた活性領域の面積は、低耐圧ＭＩＳＦＥＴ領域ＬＡに設けられた活性領域の面積、および高耐圧ＭＩＳＦＥＴ領域ＨＡに設けられた活性領域の面積比べて極めて小さい。

従って、半導体基板１上に形成されたフォトレジスト膜２０に開口（中耐圧ＭＩＳＦＥＴ領域ＭＡの活性領域を露出する開口）２０ａのみが設けられている場合には、フォトレジスト膜２０の開口率は、約２％以下と極めて小さくなる。なお、本実施の形態において、フォトレジスト膜の開口率とは、半導体ウェハ１Ｗの主面を覆うフォトレジスト膜の面積（≒半導体ウェハ１Ｗの面積）に対する開口の面積の比を言う。

そのため、上述した洗浄（リンス）工程において、フォトレジスト膜２０の表面がマイナスに帯電した場合には、開口２０ａから露出した中耐圧ＭＩＳＦＥＴ領域ＭＡのｐ型ウェル５の表面にプラスの静電気が集中的に励起されることになる。

このとき、中耐圧ＭＩＳＦＥＴ領域ＭＡのｐ型ウェル５の表面には、下記の式（１）で示すような陽極酸化反応が生じる。

Ｓｉ＋２Ｈ_２Ｏ→ＳｉＯ_２＋４Ｈ^＋＋４ｅ⁻ （１）
すなわち、上述した洗浄（リンス）工程が終了すると、開口２０ａから露出した中耐圧ＭＩＳＦＥＴ領域ＭＡのｐ型ウェル５の表面には、上記の陽極酸化反応によって薄い酸化シリコン膜が形成される。その結果、次の熱酸化工程でこのｐ型ウェル５の表面に形成される酸化シリコン膜（ゲート絶縁膜）の膜厚が設計値よりも厚くなってしまう。

また、図１０に示す枚葉洗浄装置３０を使った洗浄（リンス）工程では、供給配管３２から吐出される超純水（ＤＩＷ）が高速回転する半導体ウェハ１Ｗの中心部に供給され、遠心力によって周辺部に拡散する。そのため、フォトレジスト膜２０の帯電は、半導体ウェハ１Ｗの周辺部よりも中心部でより顕著となり、ｐ型ウェル５の表面に励起されるプラスの静電気も半導体ウェハ１Ｗの中心部でより顕著となる。

これにより、上記の陽極酸化反応によってｐ型ウェル５の表面に形成される酸化シリコン膜の膜厚は、半導体ウェハ１Ｗの周辺部よりも中心部でより厚くなるので、次の熱酸化工程でこのｐ型ウェル５の表面に形成される酸化シリコン膜（ゲート絶縁膜）の膜厚がウェハ面内でばらつくという不具合も発生する。

しかしながら、本実施の形態では、図８に示すように、中耐圧ＭＩＳＦＥＴ領域ＭＡの活性領域（ｐ型ウェル５）を露出する開口２０ａと、ダミー領域ＤＡの活性領域（ｐ型ウェル５）を露出する開口２０ｂとをフォトレジスト膜２０形成するので、フォトレジスト膜２０の開口率が高くなっている。

従って、上述した洗浄（リンス）工程において、フォトレジスト膜２０の表面がマイナスに帯電した際には、開口２０ａから露出した中耐圧ＭＩＳＦＥＴ領域ＭＡのｐ型ウェル５の表面だけでなく、開口２０ｂから露出したダミー領域ＤＡのｐ型ウェル５の表面もプラスの静電気が励起されることになる。すなわち、ｐ型ウェル５の表面に励起されるプラスの静電気が中耐圧ＭＩＳＦＥＴ領域ＭＡとダミー領域ＤＡとに分散されるので、中耐圧ＭＩＳＦＥＴ領域ＭＡのｐ型ウェル５の表面にプラスの静電気が集中的に励起されることがない。従って、上述した陽極酸化反応によって、中耐圧ＭＩＳＦＥＴ領域ＭＡのｐ型ウェル５の表面に酸化シリコン膜が形成される不具合を抑制することができる。

これにより、次の熱酸化工程で中耐圧ＭＩＳＦＥＴ領域ＭＡのｐ型ウェル５の表面に形成される酸化シリコン膜（ゲート酸化膜６ｂ）の膜厚が設計値よりも厚くなってしまう不具合や、この酸化シリコン膜（ゲート酸化膜６ｂ）の膜厚がウェハ面内でばらつくという現象を抑制することができる。

本発明者の検討によれば、一般に、ウェットエッチングのマスクに用いるフォトレジスト膜の開口率を４％以上、より好ましくは５％以上とすることにより、超純水（ＤＩＷ）を用いた洗浄（リンス）工程において、フォトレジスト膜の開口から露出したｐ型ウェル５の表面にプラスの静電気が集中的に励起される不具合を抑制することができる。従って、本実施の形態の場合は、フォトレジスト膜２０に開口２０ａ、２０ｂを設けたときの開口率が４％以上、より好ましくは５％以上となるように、ダミー領域ＤＡの開口２０ｂの面積を調整すればよい。

次に、フォトレジスト膜２０を除去した後、図１２に示すように、半導体基板１の表面を熱酸化することにより、中耐圧ＭＩＳＦＥＴ領域ＭＡおよびダミー領域ＤＡのそれぞれの活性領域表面に中耐圧ｎチャネル型ＭＩＳＦＥＴ用のゲート酸化膜（第２ゲート絶縁膜）６ｂを形成する。

中耐圧ｎチャネル型ＭＩＳＦＥＴ用のゲート酸化膜６ｂは、高耐圧ｎチャネル型ＭＩＳＦＥＴ用のゲート酸化膜６ａを形成するときよりも熱処理時間を短くし、ゲート酸化膜６ａよりも薄い膜厚とする。なお、このとき、低耐圧ＭＩＳＦＥＴ領域ＬＡおよび高耐圧ＭＩＳＦＥＴ領域ＨＡに形成されているゲート酸化膜６ａの膜厚も若干増加する。

次に、図１３に示すように、半導体基板１上に低耐圧ＭＩＳＦＥＴ領域ＬＡを開口したフォトレジスト膜（第２レジスト膜）２１を形成した後、図１４に示すように、フォトレジスト膜２０の開口部（低耐圧ＭＩＳＦＥＴ領域ＬＡ）に露出したゲート酸化膜６ａをウェットエッチングにより除去し、半導体基板１（ｐ型ウェル５）の表面を露出させる。このウェットエッチングおよびその後の洗浄（リンス）は、前述した枚葉洗浄装置３０を用いて行う。

次に、フォトレジスト膜２１を除去した後、図１５に示すように、半導体基板１の表面を熱酸化することにより、低耐圧ＭＩＳＦＥＴ領域ＬＡの活性領域表面に低耐圧ｎチャネル型ＭＩＳＦＥＴ用のゲート酸化膜（第３ゲート絶縁膜）６ｃを形成する。

低耐圧ｎチャネル型ＭＩＳＦＥＴ用のゲート酸化膜６ｃは、中耐圧ｎチャネル型ＭＩＳＦＥＴ用のゲート酸化膜６ｂを形成するときよりも熱処理時間を短くし、ゲート酸化膜６ｂよりも薄い膜厚とする。なお、このとき、高耐圧ＭＩＳＦＥＴ領域ＨＡに形成されていたゲート酸化膜６ａの膜厚、中耐圧ＭＩＳＦＥＴ領域ＭＡおよびダミー領域ＤＡに形成されていたゲート酸化膜６ｂの膜厚もそれぞれ若干増加する。

次に、図１６に示すように、半導体基板１上にＣＶＤ法で多結晶シリコン膜７を堆積し、続いてこの多結晶シリコン膜７にｎ型不純物（例えばリン）をイオン注入した後、多結晶シリコン膜７上にキャップ絶縁膜８を堆積する。キャップ絶縁膜８は、例えばＣＶＤ法で堆積した窒化シリコン膜で構成する。

次に、図１７に示すように、フォトレジスト膜２２をマスクにしたドライエッチングでキャップ絶縁膜８および多結晶シリコン膜７をパターニングすることにより、高耐圧ＭＩＳＦＥＴ領域ＨＡにゲート電極７ａを形成し、中耐圧ＭＩＳＦＥＴ領域ＭＡにゲート電極７ｂを形成し、低耐圧ＭＩＳＦＥＴ領域ＬＡにゲート電極７ｃを形成する。

次に、フォトレジスト膜２２を除去した後、図１８に示すように、半導体基板１（ｐ型ウェル５）にｎ型不純物（例えばヒ素）をイオン注入することによって、ゲート電極７ａ、７ｂ、７ｃのそれぞれの両側の半導体基板１（ｐ型ウェル５）にｎ⁻型半導体領域９を形成する。

次に、図１９に示すように、半導体基板１の主面上にＣＶＤ法で窒化シリコン膜を堆積した後、この窒化シリコン膜を異方的にエッチングすることにより、ゲート電極７ａ、７ｂ、７ｃのそれぞれの側壁にスペーサ１０を形成する。

次に、図２０に示すように、半導体基板１（ｐ型ウェル５）にｎ型不純物（例えばヒ素）をイオン注入することによって、ゲート電極７ａ、７ｂ、７ｃのそれぞれの両側の半導体基板１（ｐ型ウェル５）にｎ^＋型半導体領域１１を形成する。

半導体基板１（ｐ型ウェル５）に形成された上記ｎ⁻型半導体領域９およびｎ^＋型半導体領域１１は、ｎチャネル型ＭＩＳＦＥＴ（高耐圧ＭＩＳＦＥＴ、中耐圧ｎチャネル型ＭＩＳＦＥＴおよび低耐圧ｎチャネル型ＭＩＳＦＥＴ）のソース、ドレインを構成する。ここまでの工程により、ｎチャネル型ＭＩＳＦＥＴ（高耐圧ＭＩＳＦＥＴ、中耐圧ｎチャネル型ＭＩＳＦＥＴおよび低耐圧ｎチャネル型ＭＩＳＦＥＴ）が完成する。

次に、図２１に示すように、半導体基板１の主面上にＣＶＤ法で酸化シリコン膜１２を堆積した後、フォトレジスト膜（図示せず）をマスクにして酸化シリコン膜１２をドライエッチングすることにより、高耐圧ＭＩＳＦＥＴ、中耐圧ｎチャネル型ＭＩＳＦＥＴおよび低耐圧ｎチャネル型ＭＩＳＦＥＴのそれぞれのソース、ドレインの上部にコンタクトホール１３を形成する。

次に、図２２に示すように、コンタクトホール１３の内部にメタルプラグ１４を埋め込んだ後、酸化シリコン膜１２の上部に配線１５を形成する。メタルプラグ１４は、例えばスパッタリング法を用いて酸化シリコン膜１２の上部およびコンタクトホール１３の内部にタングステン膜を形成した後、化学機械研磨（ＣＭＰ）法を用いて酸化シリコン膜１２の上部のタングステン膜を除去することにより形成する。また、配線１５は、例えばスパッタリング法を用いて酸化シリコン膜１２の上部にアルミニウム合金膜を形成した後、フォトレジスト膜をマスクにしてアルミニウム合金膜をドライエッチングすることにより形成する。

以上のように、本実施の形態によれば、中耐圧ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜６ｂの膜厚増加や、ウェハ面内での膜厚ばらつきを抑制できるので、中耐圧ｎチャネル型ＭＩＳＦＥＴの特性の低下を抑制することができる。これにより、半導体装置（フラッシュ搭載マイコン）の信頼性、および製造歩留まりの低下を抑制することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明はこれまで記載した実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

前記実施の形態では、中耐圧ＭＩＳＦＥＴを備えた回路のチップ内占有面積が、高耐圧ＭＩＳＦＥＴを備えた回路および低耐圧ＭＩＳＦＥＴを備えた回路のチップ内占有面積に比べて極めて小さい半導体装置（フラッシュ搭載マイコン）に適用したが、これに限定されるものではない。すなわち、高耐圧ＭＩＳＦＥＴを備えた回路または低耐圧ＭＩＳＦＥＴを備えた回路のチップ内占有面積が他の回路のチップ内占有面積に比べて極めて小さい半導体装置に適用できることはもちろんである。

また、前記実施の形態では、３水準ゲート絶縁膜を備えた半導体装置に適用したが、ゲート絶縁膜の膜厚が異なる４種類以上のＭＩＳＦＥＴを備えた半導体装置に適用することもできる。

１ 半導体基板
１Ａ 半導体チップ
１Ｗ 半導体ウェハ
２ 窒化シリコン膜
３ 素子分離溝
４ 酸化シリコン膜
５ ｐ型ウェル
６ａ ゲート酸化膜（第１ゲート絶縁膜）
６ｂ ゲート酸化膜（第２ゲート絶縁膜）
６ｃ ゲート酸化膜（第３ゲート絶縁膜）
７ 多結晶シリコン膜
７ａ、７ｂ、７ｃ ゲート電極
８ キャップ絶縁膜
９ ｎ⁻型半導体領域
１０ スペーサ
１１ ｎ^＋型半導体領域
１２ 酸化シリコン膜
１３ コンタクトホール
１４ メタルプラグ
１５ 配線
２０ フォトレジスト膜（第１レジスト膜）
２０ａ 開口（第１開口）
２０ｂ 開口（第２開口）
２１ フォトレジスト膜（第２レジスト膜）
２２ フォトレジスト膜
３０ 枚葉洗浄装置
３１ 処理槽
３２ 供給配管
３３ チャックピン

Claims (7)

1. 以下の工程を含む、半導体装置の製造方法：
   （ａ）半導体基板の主面に素子分離溝を形成し、前記素子分離溝を介して前記半導体基板の前記主面を、第１活性領域、第２活性領域、第３活性領域およびダミー活性領域を含む複数の活性領域に区画する工程、
   （ｂ）前記半導体基板を熱処理することにより、前記第１活性領域、前記第２活性領域、前記第３活性領域および前記ダミー活性領域のそれぞれの表面に、第１の膜厚を有する第１ゲート絶縁膜を形成する工程、
   （ｃ）前記工程（ｂ）の後、前記半導体基板の主面上に、前記第１活性領域の表面を露出する第１開口と、前記ダミー活性領域の表面を露出する第２開口とを有する第１レジスト膜を形成する工程、
   （ｄ）前記第１レジスト膜をマスクにしたウェットエッチングにより、前記第１活性領域の表面に形成された前記第１ゲート絶縁膜、および前記ダミー活性領域の表面に形成された前記第１ゲート絶縁膜を除去する工程、
   （ｅ）前記工程（ｄ）の後、前記半導体基板の主面を純水により洗浄する工程、
   （ｆ）前記工程（ｅ）の後、前記第１レジスト膜を除去する工程、
   （ｇ）前記工程（ｆ）の後、前記半導体基板を熱処理することにより、前記第１活性領域の表面、および前記ダミー活性領域の表面に、前記第１の膜厚とは異なる第２の膜厚を有する第２ゲート絶縁膜を形成する工程、
   （ｈ）前記工程（ｇ）の後、前記半導体基板の主面上に、前記第２活性領域を露出する第３開口を有する第２レジスト膜を形成する工程、
   （ｉ）前記第２レジスト膜をマスクにしたウェットエッチングにより、前記第２活性領域の表面に形成された前記第１ゲート絶縁膜を除去する工程、
   （ｊ）前記工程（ｉ）の後、前記半導体基板の主面を純水により洗浄する工程、
   （ｋ）前記工程（ｊ）の後、前記第２レジスト膜を除去する工程、
   （ｌ）前記工程（ｋ）の後、前記半導体基板を熱処理することにより、前記第２活性領域の表面に、前記第１および第２の膜厚とは異なる第３の膜厚を有する第３ゲート絶縁膜を形成する工程、
   （ｍ）前記工程（ｌ）の後、前記第１活性領域に前記第２ゲート絶縁膜を含む第１ＭＩＳＦＥＴを形成し、前記第２活性領域に前記第３ゲート絶縁膜を含む第２ＭＩＳＦＥＴを形成し、前記第３活性領域に前記第１ゲート絶縁膜を含む第３ＭＩＳＦＥＴを形成する工程。
2. 請求項１記載の半導体装置の製造方法において、
   前記第１レジスト膜の面積に対する前記第１開口の面積の比は、２％以下である、半導体装置の製造方法。
3. 請求項１記載の半導体装置の製造方法において、
   前記第１レジスト膜の開口率は、４％以上である、半導体装置の製造方法。
4. 請求項３記載の半導体装置の製造方法において、
   前記第１レジスト膜の開口率は、５％以上である、半導体装置の製造方法。
5. 請求項１記載の半導体装置の製造方法において、
   前記第１ゲート絶縁膜の膜厚は、前記第２ゲート絶縁膜の膜厚よりも大であり、前記第２ゲート絶縁膜の膜厚は、前記第３ゲート絶縁膜の膜厚よりも大である、半導体装置の製造方法。
6. 請求項１記載の半導体装置の製造方法において、
   枚葉洗浄装置を用いて、前記工程（ｄ）の前記ウェットエッチングと、前記工程（ｅ）の前記洗浄とを連続して行う、半導体装置の製造方法。
7. 請求項１記載の半導体装置の製造方法において、
   前記半導体基板の導電型は、ｐ型である、半導体装置の製造方法。

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