JP2014138104A - 半導体モジュールおよびその信号伝送装置 - Google Patents
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Abstract
【課題】インピーダンス変換のための新たな回路素子を信号伝送路に接続することなく、インピーダンス不整合による差動信号の波形劣化を抑制する。
【解決手段】半導体チップ11からの差動信号は、パッケージ基板12上の信号配線14,15およびプリント基板20上の信号配線24,25によって伝送される。パッケージ基板12およびプリント基板20の間は、半田ボール13および半田ボールランド23によって構成される接続部によって電気的に接続される。信号遅延構造31は、インピーダンス不整合部となる接続部を通過するまでの信号伝送路において、正相信号および逆相信号の一方に対して、差動信号の基本周波数の1/2波長に相当する伝送遅れを付加する。信号遅延構造32は、接続部通過後の信号伝送路において、正相信号および逆相信号の他方に対して、信号遅延構造31と同等の伝送遅れを付加する。
【選択図】図1
【解決手段】半導体チップ11からの差動信号は、パッケージ基板12上の信号配線14,15およびプリント基板20上の信号配線24,25によって伝送される。パッケージ基板12およびプリント基板20の間は、半田ボール13および半田ボールランド23によって構成される接続部によって電気的に接続される。信号遅延構造31は、インピーダンス不整合部となる接続部を通過するまでの信号伝送路において、正相信号および逆相信号の一方に対して、差動信号の基本周波数の1/2波長に相当する伝送遅れを付加する。信号遅延構造32は、接続部通過後の信号伝送路において、正相信号および逆相信号の他方に対して、信号遅延構造31と同等の伝送遅れを付加する。
【選択図】図1
Description
この発明は、半導体モジュールおよびその信号伝送装置に関し、より特定的には、半導体モジュール内でのデジタル差動信号の伝送に関する。
近年、情報処理システムの高性能化により、差動信号を用いたデジタル信号の高速シリアル伝送が多用されている。しかしながら、信号が高速化されると、インピーダンス不整合による波形劣化が顕著になる。たとえば、インピーダンスが不連続となる構造部分において、このような波形劣化が生じる。このため、多くの高速シリアル伝送の規格では、広い周波数範囲で反射特性が規定値を下回ることが要求されている。
一方、半導体チップがモジュール化された半導体モジュールでは、基板間の接続部位において、上述したインピーダンス不整合の発生が懸念される。また、信号の周波数帯が高くなると、寄生成分によるインピーダンス不整合も顕著となり、反射特性が劣化する。これにより、規格の反射規定値をクリアすることが難しくなってきており、課題の1つとなっている。
上記のようなインピーダンス不整合による波形劣化を防止するために、たとえば特開平5−37209号公報(特許文献1)では、パッケージの入出力端子上にインピーダンス変換器を形成することにより、インピーダンス整合を確保するマイクロ波集積回路装置の構成が記載されている。また、特開2010−206084号公報(特許文献2)には、IC(Integration Circuit)チップの中継用基板上に可変容量回路を形成することによって、インピーダンス不整合によって起こる反射を抑制する構成が記載されている。同様に、特開昭63−256001号公報(特許文献3)には、電極パターン間に薄膜抵抗体を設けることによって、インピーダンス整合を図る集積回路装置の構成が記載されている。
しかしながら、特許文献1〜3に記載された技術では、インピーダンス不整合による波形劣化を防止するために、新たな回路素子を配置して信号伝送路と接続することが必要となる。このため、コストの増加を招くだけでなく、回路素子の周波数特性によっては高周波数での適用が困難になることも懸念される。
この発明は上述のような課題を解決するためになされたもので、その目的は、インピーダンス変換のための新たな回路素子を信号伝送路に接続することなく、インピーダンス不整合による差動信号の波形劣化を抑制することである。
この発明に係る半導体モジュールおよびその信号伝送装置においては、第1および第2の信号伝送路によって、差動信号を構成する第1および第2の信号がそれぞれ伝送される。第1および第2の信号伝送路の各々は、半導体チップを実装する第1の基板と、第1の基板を実装する第2の基板とにわたって設けられる。接続部は、第1の基板の第1の信号伝送路と第2の基板の第1の信号伝送路とを電気的に接続するとともに、第1の基板の第2の信号伝送路と第2の基板の第2の信号伝送路とを電気的に接続する。さらに、第1および第2の信号伝送路は、第1および第2の信号遅延構造を有する。第1の信号遅延構造は、接続部を通過するまでの経路において、第1の信号が第2の信号の間に対して差動信号の基本周波数の1/2波長に相当する伝送遅れを付加されるように構成される。第2の信号遅延構造は、接続部を通過した後の経路において、第2の信号に対して、第1の信号と比較して、第1の信号遅延構造と同等の伝送遅れを付与するように構成される。
この発明によれば、半導体モジュールおよびその信号伝送装置において、第1の信号遅延構造によって、接続部(インピーダンス不整合部)の通過時には差動信号をコモンモード信号に一時的に変換することができるので、接続部40での寄生容量による反射を抑制できる。さらに、接続部の通過後には、第2の信号遅延構造によって、コモンモード信号を再び差動信号に変換することができる。これにより、インピーダンス変換のための新たな回路素子を信号伝送路に接続することなく、インピーダンス不整合による波形劣化を抑制して差動信号を伝送することができる。
以下本発明の実施の形態について図面を参照して詳細に説明する。
図1は、本発明の実施の形態に係る半導体モジュールの接続構造を示す概略図である。また、図2には、図1に示した半導体モジュールにおける信号伝送装置の等価回路図が示される。
図1は、本発明の実施の形態に係る半導体モジュールの接続構造を示す概略図である。また、図2には、図1に示した半導体モジュールにおける信号伝送装置の等価回路図が示される。
図1を参照して、半導体モジュール100は、LSI(Large Scale Integration)パッケージ10と、LSIパッケージ10が実装されるプリント基板20とを含む。LSIパッケージ10は、半導体チップ11と、パッケージ基板12とを含む。
半導体チップ11は、パッケージ基板12に実装される。パッケージ基板12の裏面には、複数の半田ボール13が形成されている。一方で、プリント基板20には、パッケージ基板12の半田ボール13にそれぞれ対応して、半田ボールランド23が設けられている。各半田ボール13が、対応の半田ボールランド23に接合されることによって、パッケージ基板12およびプリント基板20の間に、電気的な接続経路が形成される。
パッケージ基板12上には、デジタル差動信号を伝送するための信号配線14および信号配線15が、配線パターンにより形成されている。
図3(a)を参照して、半導体モジュール100で伝送されるデジタル差動信号は、互いに位相が反転した、すなわち、基本周波数に対して1/2波長分の位相差を有する正相信号200および逆相信号210から構成される。たとえば、信号配線14は正相信号200を伝送し、信号配線15は逆相信号210を伝送する。正相信号200および逆相信号210は、差動信号を構成する「第1の信号」および「第2の信号」の一方ずつに相当する。
プリント基板20には、差動信号を伝送するための信号配線24および信号配線25が配線パターンにより形成されている。信号配線24は、半田ボール13および半田ボールランド23を経由して、信号配線14と電気的に接続される。同様に、信号配線25は、半田ボール13および半田ボールランド23を経由して、信号配線15と電気的に接続される。
図2の等価回路図を参照して、LSIパッケージ10では、半導体チップ11に含まれる差動ドライバ19が、差動信号を構成する正相信号200および逆相信号210を出力する。正相信号は、信号配線14を経由して出力される。同様に、逆相信号は信号配線15を経由して伝送される。
信号配線14および信号配線15は、接続部40を経由して、プリント基板20上の信号配線24および信号配線25とそれぞれ電気的に接続される。図1に例示したように、たとえば、接続部40は、パッケージ基板12およびプリント基板20の間を電気的に接続するための半田ボール13および半田ボールランド23を含む。接続部40において、正相信号の伝送線路と逆相信号の伝送線路との間には、寄生容量が形成されている。信号配線24および25は、差動レシーバ29に接続される。
このように、本実施の形態に係る半導体モジュールでは、半導体チップ11(差動ドライバ19)から出力された差動信号は、パッケージ基板12上の信号配線14および信号配線15、半田ボール13および半田ボールランド23による接続部40、ならびに、プリント基板20上の信号配線24および信号配線25によって構成される経路によって、差動レシーバ29へ伝送される。
信号配線14および信号配線24、正相信号200を伝送するための信号伝送路を形成する。また、信号配線15および信号配線25は、逆相信号210を伝送するための信号伝送路を形成する。そして、図1の例では、半田ボール13および半田ボールランド23によって、接続部40が構成されている。
このような差動信号の伝送経路において、信号配線間の接続部40(半田ボール13および半田ボールランド23)において、インピーダンスが不連続となることが理解される。すなわち、接続部40によって、インピーダンス不整合(不連続)部分が構成される。特に、近年では、微細化構造の進展によって半田ボール13の配置間隔も狭くなっているため、半田ボールランド23間も近接する。このため、接続部40でのインピーダンスが局所的に低下することによって、寄生容量を介した反射が大きくなり、この結果、差動信号の通過利得が低下することが懸念される。すなわち、差動信号の波形劣化が大きくなる虞がある。
図1および図2に示されるように、本実施の形態による半導体モジュールでは、接続部40における反射を抑制するために、パッケージ基板12側に信号遅延構造31が設けられる。信号遅延構造31は、接続部40を通過するまでの経路、すなわち、信号配線14,15において、正相信号200が逆相信号210に対して、差動信号の基本周波数に対して1/2波長に相当する相対的な伝送遅れを付加されるように構成される。
たとえば、図1に示されるように、信号遅延構造31は、信号配線14の経路長を、信号配線15による経路長よりも長くするための迂回配線部分を形成することによって実現される。ただし、信号遅延構造31は、正相信号200および逆相信号210の間に、上述した1/2波長分の伝送遅れを付与することが可能であれば、任意の構成とすることができる。
これにより、図3(b)に示されるように、接続部40を通過する際に、正相信号200および逆相信号210は同位相となっている。すなわち、半導体チップ11からの差動信号は、信号遅延構造31によってコモンモード信号に変換されて、信号配線間の接続部40を通過する。このとき、差動線路を構成する、正相信号の伝送線路および逆相信号の伝送線路は同電位となるので、寄生容量は等価的には存在しなくなる。すなわち接続部40における寄生容量による差動反射が抑制されるため、通過利得を向上することができる。
さらに、本実施の形態による半導体モジュールでは、プリント基板20側に信号遅延構造32が設けられる。信号遅延構造32は、接続部40を通過した後の経路、すなわち、信号配線24,25において、逆相信号210に対して、正相信号200と比較して上記1/2波長に相当する相対的な伝送遅れを付与するように構成される。すなわち、信号遅延構造32は、信号遅延構造31と同等の伝送遅れを、信号遅延構造31とは異なる信号に対して付加する。
たとえば、図1に示されるように、信号遅延構造32は、信号配線25の経路長を、信号配線24による経路長よりも長くするための迂回配線部分を形成することによって実現される。なお、信号遅延構造32についても、正相信号200および逆相信号210の間に、上述した1/2波長分の伝送遅れを付与することが可能であれば、任意の構成とすることができる。
この結果、図3(c)に示されるように、差動レシーバ29に入力される際には、正相信号200および逆相信号210の間には、1/2波長相当の位相差が付与されている。すなわち、図3(a)と同様に、正相信号200および逆相信号210は、再び差動信号を構成していることが理解される。
図4および図5には、図2に示した等価回路におけるシミュレーション結果が示される。
図4には、差動モードで反射する場合の周波数特性が示され、図5には差動モードで通過する場合の周波数特性が示される。図4および図5において、横軸は、伝送信号(差動信号)の周波数(GHz)を示し、縦軸は伝送信号の利得(dB)を示している。
図4を参照して、特性線300は、図2の等価回路図において信号遅延構造31,32を除去した構成におけるシミュレーション結果を比較例として示している。この場合には、差動信号が接続部40を通過するため、高周波領域で反射のレベルが高くなっていることが理解される。
これに対して、信号遅延構造31,32を付加したシミュレーション結果を示す特性線310によれば、特性線300と比較して、広い周波数帯にわたって反射レベルを抑制できていることが理解される。特性線300および310の比較により、信号遅延構造の配置によって接続部40(インピーダンス不整合部)での寄生容量による反射を抑制できていることが理解できる。
図5を参照して、特性線400は、特性線300と同様に、図2の等価回路図において信号遅延構造31,32を除去した構成におけるシミュレーション結果を示している。これに対して、特性線410は、特性線310と同様に、信号遅延構造31,32を付加した図2の等価回路における周波数特性のシミュレーション結果を示している。
図5から、信号遅延構造31,32を付加しない構成では、特に高周波領域において通過利得が低下している一方で、信号遅延構造31,32を付加して接続部40での寄生容量の影響を軽減することにより、高周波領域における通過利得を十分に確保できることが理解できる。
このように、本実施の形態に係る半導体モジュールでは、差動信号を伝送するための信号伝送路に信号遅延構造31(第1の信号遅延構造)を設けることによって、インピーダンス不整合部(接続部40)の通過時には差動信号をコモンモード信号に一時的に変換することができる。これにより、接続部40での寄生容量を介した反射を抑制できる。さらに、接続部40の通過後には、信号遅延構造32(第2の信号遅延構造)によって伝送遅れを付加することによって、コモンモード信号を再び差動信号に変換することができる。
これにより、インピーダンス変換のための新たな回路素子を信号伝送路に接続することなく、インピーダンス不整合による波形劣化を抑制して差動信号を伝送することができる。このため、コストや回路規模を増加させることなく、高周波領域においても差動信号の伝送特性を向上することができる。特に、図1の例のように、基板上の配線パターンの変形によって経路長差を持たせることによって、信号遅延構造31,32は簡易に実現することができる。
なお、図1および図2では、信号遅延構造31が、信号配線14において正相信号200に対して伝送遅れを付与する一方で、信号遅延構造32が、信号配線25において逆相信号210に対して伝送遅れを付与する構成を例示した。すなわち、図1および図2の構成例では、正相信号200が「第1の信号」に対応し、逆相信号210が「第2の信号」に対応する。このため、信号配線14および24が「第1の信号伝送路」を形成する一方で、信号配線15および25は「第2の信号伝送路」を形成する。さらに、正相信号200を伝送する信号配線14および24は「第1の信号配線」および「第2の信号配線」にそれぞれ対応し、逆相信号210を伝送する信号配線15および25は「第3の信号配線」および「第4の信号配線」にそれぞれ対応する。
あるいは、図1および図2の構成例とは反対に、信号遅延構造31が、逆相信号210に対して伝送遅れを付与する一方で、信号遅延構造32が、正相信号200に対して伝送遅れを付与する変形例としても、同等の効果を享受して差動信号を伝送することができる。この場合においても、信号遅延構造31は、信号配線15において、1/2波長分の伝送遅れが生じるような迂回配線部分を形成することによって実現することができる。同様に、信号遅延構造32は、信号配線24において、1/2波長分の伝送遅れが生じるような迂回配線部分を形成することによって実現することができる。
なお、このような変形例では、逆相信号210が「第1の信号」に対応し、正相信号200が「第2の信号」に対応する。このため、信号配線15および25が「第1の信号伝送路」を形成する一方で、信号配線14および24は「第2の信号伝送路」を形成することになる。同様に、逆相信号210を伝送する信号配線15および25は「第1の信号配線」および「第2の信号配線」にそれぞれ対応し、正相信号200を伝送する信号配線14および24は「第3の信号配線」および「第4の信号配線」にそれぞれ対応することになる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
10 パッケージ、11 半導体チップ、12 パッケージ基板、13 半田ボール、14,24 信号配線(正相信号)、15,25 信号配線(逆相信号)、19 差動ドライバ、20 プリント基板、23 半田ボールランド、29 差動レシーバ、31,32 信号遅延構造、40 接続部、100 半導体モジュール、200 正相信号、210 逆相信号、300,400 特性線(比較例)、310,410 特性線(本実施の形態)。
Claims (8)
- 半導体チップを実装する第1の基板と、
前記第1の基板を実装する第2の基板と、
前記第1および第2の基板にわたって設けられた、差動信号を構成する第1および第2の信号をそれぞれ伝送するための第1および第2の信号伝送路と、
前記第1の基板の前記第1の信号伝送路と前記第2の基板の前記第1の信号伝送路とを電気的に接続するとともに、前記第1の基板の前記第2の信号伝送路と前記第2の基板の前記第2の信号伝送路とを電気的に接続するための接続部とを備え、
前記第1および第2の信号伝送路は、
前記接続部を通過するまでの経路において、前記第1の信号が前記第2の信号の間に対して前記差動信号の基本周波数の1/2波長に相当する伝送遅れを付加されるように構成された第1の信号遅延構造と、
前記接続部を通過した後の経路において、前記第2の信号に対して、前記第1の信号と比較して、前記第1の信号遅延構造と同等の伝送遅れを付与するように構成された第2の信号遅延構造とを含む、半導体モジュール。 - 前記第1の信号伝送路は、
前記第1の基板上に形成された第1の信号配線と、
前記第2の基板上に形成された第2の信号配線とを含み、
前記第2の信号伝送路は、
前記第1の基板上に形成された第3の信号配線と、
前記第2の基板上に形成された第4の信号配線とを含み、
前記接続部は、前記第1および第2の信号配線の間を電気的に接続するとともに、前記前記第3および第4の信号配線の間を電気的に接続するように構成され、
前記第1の信号遅延構造は、前記第1の信号配線において前記第1の信号に対して前記伝送遅れを付与するように構成され、
前記第2の信号遅延構造は、前記第4の信号配線において前記第2の信号に対して前記伝送遅れを付与するように構成される、請求項1記載の半導体モジュール。 - 前記第1および第2の信号遅延構造の各々は、前記第1および第2の信号伝送路の間に経路長差を設けることによって構成される、請求項1または2記載の半導体モジュール。
- 前記接続部は、
前記第1の基板に形成された半田ボールと、
前記半田ボールが装着される、前記第2の基板上に形成された半田ボールランドとを含む、請求項1〜3のいずれか1項に記載の半導体モジュール。 - 半導体チップを実装する第1の基板と、前記第1の基板を実装する第2の基板とを有する半導体モジュールの信号伝送装置であって、
前記第1および第2の基板にわたって設けられた、差動信号を構成する第1および第2の信号をそれぞれ伝送するための第1および第2の信号伝送路と、
前記第1の基板の前記第1の信号伝送路と前記第2の基板の前記第1の信号伝送路とを電気的に接続するとともに、前記第1の基板の前記第2の信号伝送路と前記第2の基板の前記第2の信号伝送路とを電気的に接続するための接続部とを備え、
前記第1および第2の信号伝送路は、
前記接続部を通過するまでの経路において、前記第1の信号が前記第2の信号の間に対して前記差動信号の基本周波数の1/2波長に相当する伝送遅れを有するように構成された第1の信号遅延構造と、
前記接続部を通過した後の経路において、前記第2の信号に対して、前記第1の信号と比較して、前記第1の信号遅延構造と同等の伝送遅れを付与するように構成された第2の信号遅延構造とを含む、信号伝送装置。 - 前記第1の信号伝送路は、
前記第1の基板上に形成された第1の信号配線と、
前記第2の基板上に形成された第2の信号配線とを含み、
前記第2の信号伝送路は、
前記第1の基板上に形成された第3の信号配線と、
前記第2の基板上に形成された第4の信号配線とを含み、
前記接続部は、前記第1および第2の信号配線の間を電気的に接続するとともに、前記前記第3および第4の信号配線の間を電気的に接続するように構成され、
前記第1の信号遅延構造は、前記第1の信号配線において前記第1の信号に対して前記伝送遅れを付与するように構成され、
前記第2の信号遅延構造は、前記第4の信号配線において前記第2の信号に対して前記伝送遅れを付与するように構成される、請求項5記載の信号伝送装置。 - 前記第1および第2の信号遅延構造の各々は、前記第1および第2の信号伝送路の間に経路長差を設けることによって構成される、請求項5または6記載の信号伝送装置。
- 前記接続部は、
前記第1の基板に形成された半田ボールと、
前記半田ボールが装着される、前記第2の基板上に形成された半田ボールランドとを含む、請求項5〜7のいずれか1項に記載の信号伝送装置。
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