JP2014138054A - 可変容量ダイオード - Google Patents

Abstract

【課題】大きな容量可変比を有しかつ直列抵抗の小さな可変容量ダイオードを提供する。
【解決手段】本発明は、半導体基板の主表面に形成した高濃度のｎ型層と、前記ｎ型層の直下に形成した前記ｎ型層と超階段接合する第１のｐ型層を有する、超階段接合型可変容量ダイオードにおいて、前記第１のｐ型層の下部の半導体基板内に形成したｐ型埋め込み層から基板の主表面側への湧き上がり拡散により、前記第１のｐ型層の下部におけるｐ型不純物濃度を高めたことを特徴とし、さらに前記第１のｐ型層の下部において湧き上がり拡散によって形成されたｐ型湧き上がり拡散層は、前記第１のｐ型層に接触するか、または重なっているか、あるいは半導体基板主表面まで拡散していることを特徴とする可変容量ダイオードである。
【選択図】図１

Description

本発明は、可変容量ダイオードおよびその製造方法に関するものであり、特に大きな容量可変比を有しかつ直列抵抗の小さな可変容量ダイオードに関する。

可変容量ダイオード（Variable Capacitance Diode）は、ｐｎ接合の空乏層の幅が印加電圧によって変化することを利用した容量を可変させたダイオードで、バリキャップとも呼ばれる。この可変容量ダイオードは高周波フィルタ、TVチューナ、水晶振動子を共振器としたVCXO（Voltage Controlled Xtal Oscillator）等の電圧制御可変発振器（VCO：Voltage Controlled Oscillator）などに使用されている。

図７は従来使用されている可変容量素子の構造の一例を示す断面図である。半導体基板１０１内に形成されたｐ＋埋め込み層１０２上に形成された低濃度のｎ型（ｎ−）エピタキシャル層１０３内に可変容量素子の基板領域となる低濃度のｐウエル領域１０４が存在し、可変容量素子１００は、ｐウエル領域１０４の表面に形成された高濃度の第１のｎ型層（ｎ＋＋領域）１０８と、この第１のｎ型層１０８の直下に形成され、かつこの第１のｎ型層１０８に接しｐｎ接合を形成する中濃度の第１のｐ型層（ｐ＋領域）１０７とにより構成されている。この可変容量素子１００と素子分離（ＬＯＣＯＳ）酸化膜１０６により隔てられた外側のｐウエル領域１０４の表面には高濃度の第２のｐ型層（ｐ＋＋領域）１１０が存在する。

また、この第２のｐ型層１１０の直下には、この第２のｐ型層１１０に接した中濃度の第１のｐ型層１０７がｐウエル領域１０４内に形成されている。この第２のｐ型層１１０にはポリシリコン配線またはアルミニウム配線等が接続し（端子ｂで示す）、第１のｐ型層１０７を介してｐウエル領域１０４とコンタクトし、ｐウエル領域１０４に対し接地電位を与えている。一方第１のｎ型層１０８にもポリシリコン配線またはアルミニウム配線等が接続している（端子ａで示す）。端子ａ側がカソード電極に、端子ｂ側がアノード電極になっており、端子ａおよび端子ｂの間でｐｎ接合（第１のｎ型層１０８と第１のｐ型層１０７）によるダイオードＤおよび直列抵抗Ｒが形成されている。（尚、ｎ型エピタキシャル層１０３上の絶縁膜、導電体膜等は記載を省略している。）

図８は、図７に示す従来の可変容量ダイオードの製造方法の一例を示す図である。図８（ａ）に示すようにｐ型シリコン半導体基板１０１の表面にｐ型不純物イオンのイオン注入法またはプリデポ法によりｐ型層（後にｐ型埋め込み層となるｐ＋層）１０２を形成する。次にこのｐ型層（ｐ＋層）１０２上に低濃度ｎ型（ｎ−）エピタキシャル層１０３を形成し｛図８（ｂ）｝、可変容量ダイオードの形成領域にｐ型不純物イオン注入を行なった後適度な熱処理を行ないｐウエル１０４を形成する。｛図８（ｃ）｝、次に、ＬＯＣＯＳ酸化用にエピタキシャル層１０３（ｐウエル１０４）の表面にシリコン酸化膜およびシリコン窒化膜を形成して、素子分離（ＬＯＣＯＳ酸化）用の窓開けを行ない、反転防止用イオン注入層１０５を形成した後ＬＯＣＯＳ酸化膜１０６を形成する。その後、その窒化膜および酸化膜を除去する。｛図８（ｄ）｝次にエピタキシャル層１０３（ｐウエル１０４）上に薄いシリコン酸化膜を形成した後、ｐ型不純物イオン（たとえば、Ｂ）をイオン注入して、エピタキシャル層１０３（ｐウエル１０４）内の所定の領域に第１のｐ型層１０７を形成する。｛図８（ｅ）｝次に、ｎ型不純物イオン（たとえば、Ｐ、Ｓｂ、Ａｓ）をイオン注入して、第１のｐ型層１０７上でｐｎ接合が形成されるように第１のｎ型層１０８を形成し、またＥＳＤ保護素子用の第２のｎ型層１０９を形成する。さらに、ｐ型不純物イオン（たとえばＢやＢＦ２）をイオン注入して接地電位供給用となる高濃度の第２のｐ型層１１０を形成する。

特開２００８−３１１３９８

図７に示すように、可変容量ダイオード１００は、端子ａ−ｂ間でｐｎ接合１１５の（空乏層）容量Ｃと（直列）抵抗Ｒが直列に配列した構成となっている。直列抵抗Ｒは、図７に示すように不純物濃度の低いｐウエル領域１０４の抵抗成分が支配的となる。しかし、ｐウエル領域１０４の濃度は低い（１０^１４／ｃｍ^３〜１０^１６／ｃｍ^３）ので、直列抵抗Ｒは高くなっている。可変容量ダイオードの容量Ｃは電圧に対して容量変化（これを容量可変比と呼ぶ）が大きい特性が望ましい。図９は階段接合および超階段接合におけるシリコン半導体基板の深さ方向の濃度分布の概略図並びにこれらに対応する容量・電圧特性の概略図を示す図である。通常のｐｎ接合は、図９（ａ）に示すように、階段接合（ｐｎ接合部から濃度が一定の分布）に近いので、空乏層が電圧印加に対して余り延びないので、容量可変比が小さい。そこで、図９（ｂ）に示すように、ｐｎ接合においてｐｎ接合部から基板内部側の深さ方向の濃度が低くなる超階段接合にすると、空乏層が電圧印加に対して延びるので、容量可変比を大きくすることができる。

しかし、容量可変比を大きくするために超階段接合を形成すると、基板内部側（たとえば、図７ではｐウエル領域１０４）の不純物濃度が低くなるために、直列抵抗Ｒが増大する。一方、可変容量ダイオードの分割数を増やすと直列抵抗Ｒが低くなるので抵抗成分に関しては効果的であるが、寄生容量が増えるので容量可変比を大きくすることができなくなるという問題がある。

本発明は、ｐｎ接合に関して容量可変比を増大できる超階段接合を実現しつつ、直列抵抗を低下するために、基板内部に埋め込み層を設け、その埋め込み層から埋め込み層の上方（基板表面）側への湧き上がり拡散（すなわち上方拡散）を利用する。基板濃度（ｐウエルを形成したときはｐウエル）よりも高い湧き上がり拡散層を超階段接合層と接触させ、超階段接合層の下部における基板濃度を上げて可変容量ダイオードにおける直列抵抗の抵抗値を低下させる。具体的には、本発明は以下の（１）〜（７）に示す構成要素からなる。

（１）本発明は、半導体基板の主表面に形成した高濃度の第１導電体型不純物層と、前記第１導電体型不純物層の直下に形成した前記第１導電体型不純物層と超階段接合する第１の第２導電体型不純物層を有する、超階段接合型可変容量ダイオードにおいて、前記第１の第２導電体型不純物層の下部の半導体基板内に形成した第２導電体型埋め込み層から基板の主表面側への湧き上がり拡散により、前記第１の第２導電体型不純物層の下部における第２導電体型不純物濃度を高めたことを特徴とする可変容量ダイオードであり、さらに前記第１の第２導電体型不純物層の下部において湧き上がり拡散によって形成された湧き上がり拡散層は、前記第１の第２導電体型不純物層に接触するか、または重なっていることを特徴とする可変容量ダイオードである。

（２）本発明は、（１）に加えて、前記第２導電体型埋め込み層が半導体基板表面近傍に形成された後、半導体基板上にエピタキシャル層が形成され、さらに前記第２導電体型埋め込み層から半導体基板の主表面側への湧き上がり拡散は、前記半導体基板へのエピタキシャル層の形成とともに行なわれることを特徴とし、また前記第２導電体型埋め込み層から半導体基板の主表面側への湧き上がり拡散は、前記エピタキシャル層が形成された後の熱処理により行なわれることを特徴とする。

（３）本発明は、（１）に加えて、前記第２導電体型埋め込み層は半導体基板内部への所定の深さへ達する第２導電体型不純物イオン注入により形成され、前記第２導電体型埋め込み層から基板の主表面側への湧き上がり拡散は熱処理により行なわれることを特徴とする。

（４）本発明は、半導体基板表面に第２導電体型埋め込み層を形成する工程、前記半導体基板表面にエピタキシャル層を形成する工程、エピタキシャル層表面側へ前記第２導電体型埋め込み層からの湧き上がり拡散層を形成する工程、および、エピタキシャル層表面に第１の第１導電体型層および前記第１の第１導電体型層直下に第1の第２導電体型層を形成し、前記第１の第１導電体型層および第1の第２導電体型層の間で超階段接合を形成する工程、を含むことを特徴とする可変容量ダイオードの製造方法であり、さらに前記半導体基板表面にエピタキシャル層を形成する工程および前記湧き上がり拡散層を形成する工程は同時に行なうことを特徴とする。

（５）本発明は、半導体基板内部への所定の深さへ達する第２導電体型不純物イオン注入により第２導電体型埋め込み層を形成する工程、前記第２導電体型埋め込み層から基板の主表面側への湧き上がり拡散層を形成する工程、および、前記半導体基板の主表面に第１の第１導電体型層および前記第１の第１導電体型層直下に第1の第２導電体型層を形成し、前記第１の第１導電体型層および第1の第２導電体型層の間で超階段接合を形成する工程、を含むことを特徴とする可変容量ダイオードの製造方法。

（６）本発明は、（４）または（５）に加えて、前記湧き上がり拡散層は、前記第１の第２導電体型不純物層に接触するか、または重なっていることを特徴とする。

（７）本発明の可変容量ダイオードは、可変容量ダイオードを構成する前記高濃度の第１導電体型不純物層（第１の高濃度第１導電体型不純物層）、前記第１の高濃度第１導電体型不純物層に隣接し配置された素子分離酸化膜下に形成された第２導電体型不純物層、および前記素子分離酸化膜の前記第１の高濃度第１導電体型不純物層と異なる側に隣接しかつ前記第１の高濃度第１導電体型不純物層と同時に形成された高濃度第１導電体型不純物層（第２の高濃度第１導電体型不純物層）によりスナップバックトランジスタを構成するＥＳＤ保護素子を含むことを特徴とする。
尚（１）〜（６）における第１導電体型とはｐ型またはｎ型を意味し、第２導電型とはこれらと逆導電型、すなわちｎ型またはｐ型を意味する。

本発明の可変容量ダイオードは、可変容量を構成するｐｎ接合における基板内側の不純物層の濃度勾配が深さ方向に次第に減少するいわゆる超階段接合になっているので、印加電圧の増加に従い空乏層が広がり容量可変比が大きい。しかも超階段接合を形成する不純物拡散層直下の基板不純物濃度が従来のものより高いので、可変容量ダイオードの直列抵抗値が従来のものより低くなっている。従って、容量可変比が大きくしかも直列抵抗値が低い理想的な可変容量ダイオードを形成することができる。

図１は、本発明の可変容量ダイオードの断面構造を示す図である。 図２は、本発明の超階段接合およびｐ型湧き上がり拡散層を有する可変容量ダイオードの製造方法（第１の実施形態）を示す図である。 図３は、本発明の可変容量ダイオードを形成する製造方法（第２の実施形態）を示す図である。 図４は、従来法のｐｎ接合部における深さ方向の不純物濃度プロファイルを示す図である。 図５は、本発明のｐｎ接合部における深さ方向の不純物濃度プロファイルを示す図である。 図６は、可変容量ダイオード（バリキャップ）を用いた製品の周波数可変特性を示す図である。 図７は、従来使用されている可変容量素子の構造の一例を示す断面図である。 図８は、従来使用されている可変容量素子の構造の一例を示す断面図である。 図９は、容量可変比を増大させる方法について説明する図である。 図１０は、本発明の可変容量ダイオードを用いた電圧制御型発振器の回路図の一例を示す図である。 図１１は、図１に示したＥＳＤ保護素子を有する可変容量素子のレイアウトの一例を示す平面図である。

本発明は、容量可変比が大きく、しかも直列抵抗の低い可変容量ダイオードおよびその製造方法を提供するものである。以下においては、第１導電体型をｎ型、第２導電体型をｐ型として説明するが、これらを逆にしても良いことは当然であり、その場合は電源系を逆に設定すれば良い。

図１は、本発明の可変容量ダイオードの断面構造を示す図である。ｐ型半導体基板（或いは、ｎ型またはｐ型半導体基板内に形成したｐウエル）内にｐ型不純物元素を含むｐ型埋め込み層１２が形成され、熱処理によってこのｐ型埋め込み層１２から半導体基板内にｐ型不純物元素が拡散したｐ型不純物層１３が形成される。特に基板表面（基板上方）へ拡散したｐ型不純物層１３を湧き上がり拡散層とも呼ぶ。基板表面側には高濃度のｎ型不純物元素を含む第１のｎ型層（ｎ＋＋領域）１４が形成され、この第１のｎ型層１４に多結晶シリコン膜やアルミニウム膜等の導電体配線が接続する。（これを端子配線ａで示す。）また、第１のｎ型層１４の直下に接して中濃度のｐ型不純物元素を含む第１のｐ型層１５（ｐ＋領域）が存在し、これら第１のｎ型層１４および第１のｐ型層１５でｐｎ接合（ｐｎ接合面１９）を形成している。このｐｎ接合において、第１のｐ型層１５はｐｎ接合面１９でｐ型不純物元素濃度が最も高く、ｐｎ接合面１９から離れるに従い不純物元素濃度が低下する構造、いわゆる超階段接合構造になっている。すなわち本発明の可変容量ダイオードは超階段接合型である。また、第１のｐ型層１５の下部にはｐ型埋め込み層１２から拡散したｐ型湧き上がり拡散層１３（ｐ−領域）が存在し、好適には第１のｐ型層１５とｐ型湧き上がり拡散層１３は接触しているか重なっている。すなわち、このときには第１のｐ型層１５の最下部のｐ型不純物元素濃度はｐ型湧き上がり拡散層１３の最上部におけるｐ型不純物元素濃度と同じくなっている。このｐ型湧き上がり拡散層１３は、第１のｎ型層１４の界面まで達している場合もある。（尚、上記の「重なる」は、このことも含む。）

可変容量ダイオードにおけるｐｎ接合を構成する第１のｎ型層１４および第１のｐ型層１５に対して素子分離（ＬＯＣＯＳ：Local Oxidation of Silicon）酸化膜１６を挟んで、第２のｎ型層２２が配置されている。その外側に半導体基板の表面側に高濃度のｐ型不純物元素を含む第２のｐ型層１７（ｐ＋＋領域）が形成されている。この第２のｐ型層１７の直下にはこれと接して、第１のｐ型層１５と同時に形成される第１のｐ型層２１（ｐ＋領域）が形成されている。第２のｐ型層１７にはポリシリコン配線やアルミニウム配線等の導電体配線が接続している。（これを端子配線ｂで示す。）尚、ｐ型湧き上がり拡散層１３に隣接して薄いｎ型不純物濃度を有するｎウエル層（またはｎ−エピタキシャル層）２０が存在する。このｎウエル層内には、ｐ型拡散抵抗やＰＭＯSトランジスタ等の素子が形成される。

また、可変容量ダイオードにおけるｐｎ接合を構成する第１のｎ型層１４および第１のｐ型層１５に対して素子分離酸化膜１６を挟んで、第２のｐ型層１７とは異なる半導体基板の表面側領域に高濃度のｎ型不純物元素を含む第２のｎ型層（ｎ＋＋領域）２２が形成されている。この第２のｎ型層２２は第１のｎ型層１４と同時に形成することができ、第２のｎ型層２２にはポリシリコン配線やアルミニウム配線等の導電体配線が接続している。（これを端子配線ｃで示す。）第２のｎ型層２２は素子分離（LOCOS）層１６を挟んで基本的に第１のｎ型層１４の外側に配置されるが、第２のｎ型層２２に接続する端子配線ｃは接地電位に接続され、ＥＳＤ（静電放電：Electro Static Discharge）保護素子の役割を果たしている。素子分離酸化膜１６の直下にはｐ型不純物元素を含む第３のｐ型層２３が形成されている。この第３のｐ型層２３は、素子分離酸化膜１６の直下における半導体基板１１の表面濃度を上げることによって、基板表面の反転防止および可変容量素子１８のブレークダウン電圧を下げてＥＳＤ保護素子の効果を高める。

可変容量ダイオード１８をＥＳＤ保護素子が取り囲み、可変容量ダイオード１８の第１のｎ型層１４、それを取り囲む素子分離層１６直下の反転防止層である第３のｐ型層２３、およびさらにその外側の第２のｎ型層（ｎ＋＋領域）２２でｎｐｎトランジスタとなり、ＥＳＤ保護素子としてのスナップバックトランジスタＥを構成する。回路的に見ると、第１のｎ型層１４と接続する端子ａは電源電圧（カソード電圧、Ｖｄｄ）になり、ダイオードＤの他方は、基板側のｐ型湧き上がり拡散層１３および第１のｐ型層２１および第２のｐ型層１７につながり、第２のｐ型層１７に接続する端子ｂは接地電圧（アノード電圧、Ｖｓｓ）となる。また、ＥＳＤ保護素子における第２のｎ型層（ｎ＋＋領域）２２に接続する端子ｃは端子ｂと同電位で接地電圧（Ｖｓｓ）となる。

可変容量ダイオード１８は、第１のｎ型層１４および第１のｐ型層１５からなるｐｎ接合、このｐｎ接合に接地電位（Ｖｓｓ）を供給する第２のｐ型層１７およびそれと接触する第１のｐ型層２１、並びにこれらを接続する半導体基板１１（ｐ型湧き上がり拡散層１３を含む）等から構成される。図１に示すように、端子ａ―ｂ間の回路は、ｐｎ接合に伴う空乏層容量Ｃ、ｐｎ接合によるダイオードＤ、および拡散抵抗による抵抗Ｒが直列に接続している。抵抗Ｒは直列抵抗と呼ばれているが、第１のｐ型層１５、２１、およびこれらの不純物拡散層の間の抵抗の和になるが、最も抵抗が高い第１のｐ型層１５および２１の間の抵抗Ｒ_{１５−２１}に律速される。ｐ型湧き上がり拡散層１３が第１のｐ型層１５、２１と接触していないときは、抵抗Ｒ_{１５−２１}は半導体基板１１（またはｐウエル１１）の抵抗Ｒsubとｐ型湧き上がり拡散層１３の抵抗Ｒ_１３との和になるが、ｐ型湧き上がり拡散層１３が第１のｐ型層１５、２１と接触している場合は、抵抗Ｒ_{１５−２１}はＲ_１３とほぼ等しくなる。Ｒsub＞Ｒ_１３であるから、直列抵抗Ｒを低減するには、図１に示すように、ｐ型湧き上がり拡散層１３を第１のｐ型層１５、２１と接触させるかまたは重なるように形成し、かつｐ型湧き上がり拡散層１３の抵抗Ｒ_１３を下げると良い。尚、ｐ型湧き上がり拡散層１３は第１のｎ型層１４の領域まで上方拡散させても良く、この場合はｐ型半導体基板（またはｐウエル）１１の領域はｐ型湧き上がり拡散層１３と同じ濃度となり、ｐ型湧き上がり拡散層１３が第１のｐ型層１５を取り囲んだ状態となる。（ｐ型湧き上がり拡散層１３を半導体基板表面まで拡散する場合は、このｐ型湧き上がり拡散層１３の表面近傍の濃度が半導体基板表面近傍において支配的となるので、ｐウエルを形成しなくても良い。）

一方容量Ｃは、ａ−ｂ間の印加電圧Ｖを増大させるに従い変化し、その変化量が大きくなるようにすれば良い。そのためには、第１のｎ型層１４および第１のｐ型層１５からなるｐｎ接合の空乏層幅が電圧印加とともに増大するようにすれば良いので、ｐｎ接合において、第１のｎ型層１４の濃度が第２のｐ型層の濃度より高く、その接合面から深くなるに従い第２のｐ型層の濃度が低下するような濃度勾配にした構造、いわゆる超階段接合にすれば良い。尚、上記の本発明の可変容量ダイオードにおいて、各領域の不純物元素の濃度は概略以下の様になる。ｐ型半導体基板（ｐ−領域）１１の濃度は１０^１５／ｃｍ^３〜１０^１６／ｃｍ^３、以下、ｐ型埋め込み層１２は１０^１７／ｃｍ^３以上、ｐ型湧き上がり拡散層１３は１０^１５〜１０^１７／ｃｍ^３、第１のｐ型層は１０^１６〜１０^１８／ｃｍ^３、第２のｐ型層１７は１０^１８〜１０^２１／ｃｍ^３、第１のｎ型層１４は１０^１８〜１０^２１／ｃｍ^３、第２のｎ型層２２は１０^１８〜１０^２１／ｃｍ^３である。

図１０は、図１に示した本発明の可変容量ダイオードを用いた電圧制御型発振器の回路図の一例を示す図である。ＶＤＤ端子７４とＶＳＳ端子７６との間には内部回路７１が設けられている。この内部回路７１は、従来技術同様に、反転増幅器や帰還抵抗など一般的な発振回路による構成であるから詳細な説明は省略する。入力端子７５は、抵抗７２を介し内部回路７１に対して水晶などの圧電振動子が接続される端子であり、この入力端子７５とＶＳＳ端子７６との間には可変容量素子７８が設けられている。図示していないが、可変容量素子７８の入力端子７５側には、別の端子を通じて制御電圧が与えられ、その容量値が調整される。また、この可変容量素子７８は、入力端子７５に接続した上述のスナップバックトランジスタ７９を有しているので、静電気のようなサージが与えられたとき、内部回路７１に対するＥＳＤ保護素子としても機能する。さらに、ＶＤＤ端子７４とＶＳＳ端子７６との間にも保護素子として、保護ダイオード７３が設けられている。また、図１０に示す端子ａ、ｂおよびｃはそれぞれ図1に示した端子ａ、ｂおよびｃに対応する。

図１１は、図１に示したＥＳＤ保護素子を有する可変容量素子のレイアウトを示す平面図である。図１と対応する構成要素には同じ符号を用いている。図１１に示すように、可変容量素子１８の一部であるｎ型領域１４は、行列状に複数位置され、これらは全て同電位となるように接続されている。（配線層でつながり端子ａに接続される。）すなわち、レイアウトでは複数領域に分割されているが、回路上では一つの可変容量素子である。また、図１１では３行３列の構成を図示しているが、これは単なる一例であって発明の範囲を限定するものではない。ｎ型領域１４の下には、可変容量素子のｐｎ接合を構成するためｐ型領域１５が形成されており、それぞれのｎ型領域１４は素子分離領域１６で囲まれている。そして、素子分離領域１６の下には、図１に示すようにｐ型領域２３が形成されている。

図１１において矢印Ｘで示す破線部分の断面図が図１の断面図に対応する。それぞれのｎ型領域１４の両外側には素子分離領域１６（ｐ型領域２３）を介してｎ型領域２２が配置されている。これらの複数のｎ型領域２２は全て同電位となるように接続されている。（配線層でつながり端子ｃに接続され、端子ｃは接地される。）図１１に記載した記号で示すように、これらの領域はｎｐｎトランジスタからなるスナップバックトランジスタを構成し、ＥＳＤ保護素子として機能する。すなわち、各可変容量素子とスナップバックトランジスタは対の構成を取りながら配置されているので、ＥＳＤに強い可変容量素子およびそれらを有するデバイスを作製できる。さらにその外側は、第１のｐ型領域２１からなる接地領域で囲まれている。（図１１では図示していないが、配線層でつながり端子ｂに接続され、端子ｂは接地される。）

次に、第１のｎ型層１４および第１のｐ型層１５から構成されるｐｎ接合が超階段接合となり、第１のｐ型層１５がｐ型湧き上がり拡散層１３と接触させる製造方法について説明する。図２は、本発明の超階段接合およびｐ型湧き上がり拡散層を有する可変容量ダイオードの製造方法（第１の実施形態）を示す図である。ｐ型の半導体基板（またはｐウエル半導体層、ｐウエルはあらかじめイオン注入法等で形成しておく）３１内にｐ型の不純物、たとえばｐ型不純物イオン（Ｂイオンなど）を注入したりＢのプリデポ拡散を行なったりして、半導体基板表面または表面近傍にｐ型埋め込み層３２を形成する。｛図２（ａ）｝次に半導体基板上に低濃度のｐ型（ｐ−）またはｎ型（ｎ−）のエピタキシャル層３３を形成する。｛尚、ｎ型（ｎ−）のエピタキシャル層３３を形成したとき、あるいはｐ型（ｐ−）のエピタキシャル層３３のｐ型不純物濃度を調節するときには、可変容量ダイオード形成領域等において、ｐ型のイオン注入によりｐウエル（ｐ−）を形成する。ｐ型（ｐ−）領域３３に隣接してｎ型（ｎ−）領域４１を形成する場合もある。ｎ型（ｎ−）エピタキシャル層３３を形成するときは、ｎ型（ｎ−）エピタキシャル層３３と兼用することができ、ｐ型（ｐ−）エピタキシャル層３３を形成するときは、たとえばｎ型不純物イオン（Ｐイオン、Ｓｂイオン、Ａｓイオン等）をイオン注入して適切なｎ型不純物濃度を要するｎウエル（ｎ−）層４１とする。このｎ型（ｎ−）層４１にはｐ型拡散（抵抗）層、ｐＭＯＳトランジスタ等の素子を形成できる。

このエピタキシャル（以下、エピと略す）成長時の熱処理において、エピ成長に伴いｐ型埋め込み層３２からｐ型不純物濃度を上方へ拡散させ、ｐ型不純物層３４を形成する。このｐ型不純物層３４はｐ型湧き上がり拡散層とも称する。従って、本来のエピ層３２のｐ型不純物濃度またはｎ型不純物濃度よりも高い濃度を有する層がエピ層３２の全体または下側に形成され、ｐ型埋め込み層３２をピーク位置として表面側になるに従いｐ型不純物濃度が低下する濃度勾配となる。尚、エピ層３３を低温（９５０℃以下）で形成し余りｐ型湧き上がり拡散層３４を拡散させないようにし、エピ層形成後に適度な高温熱処理を行ないエピ層内にｐ型不純物元素を湧き上がり拡散させ、所望のプロファイルを有するｐ型湧き上がり拡散層３４を形成しても良い。尚、｛図２（ｂ）｝図２（ｂ）における破線は半導体基板３１とエピ層３３との境界線を示す位置である。あるいは、エピ層形成と同時にまたはエピ層形成後の熱処理によってエピ層表面まで湧き上がり拡散させても良い。この場合は、ｐ型湧き上がり拡散層３４のｐ型不純物濃度は、当初の半導体基板またはｐウエルのｐ型不純物濃度よりも高くなるので、ｐウエルを形成する必要はない。

次にＬＯＣＯＳ酸化用にエピ層３３の表面にシリコン酸化膜およびシリコン窒化膜を形成して、素子分離（ＬＯＣＯＳ酸化）用の窓開けを行ない、反転防止用イオン注入層３５を形成した後ＬＯＣＯＳ酸化膜３６を形成する。その後、その窒化膜および酸化膜を除去する。｛図２（ｃ）｝次にエピ層３３上に薄いシリコン酸化膜を形成した後、ｐ型不純物イオン（たとえば、Ｂ）をイオン注入して、半導体基板３１（エピ層３３）内の所定の領域に第１のｐ型層３７を形成する。また、ｎ型不純物イオン（たとえば、Ｐ、Ｓｂ、Ａｓ）をイオン注入して第１のｎ型層３８および第２のｎ型層３９を形成する。さらにｐ型不純物イオンをイオン注入して、第２のｐ型層４０を半導体基板３１（エピ層３３）内の所定の領域に形成する。その後熱処理を行ないイオン注入層の活性化およびイオン注入層の必要な拡散を行なう。

この熱処理後の状態で第１のｐ型層３７の最も濃い濃度が第１のｎ型層の最も薄い濃度になる（これらの境界面がｐｎ接合面となる）ように、第１のｐ型層形成時のイオン注入の加速エネルギー（これによるシリコン半導体中のイオン注入ピーク深さをＲp1とする）およびイオン注入量（イオンドーズ量、これをDp1とする）、並びに第１のｎ型層形成時のイオン注入の加速エネルギー（これによるシリコン半導体中のイオン注入ピーク深さをＲn1とする）およびイオン注入量（イオンドーズ量、これをDn1とする）、並びに熱処理条件を選定する。このｐｎ接合は超階段接合になるので、Rp1＞Rn1およびDp1＜Dp2となるようにする。第２のｎ型層３９は第１のｎ型層３８と同程度の濃度を有するので、第１のｎ型層３８と同時に形成しても良い。また、第１のｐ型層３７がと接触するか、またはオーバーラップするか、あるいはｐ型湧き上がり拡散層３４を表面まで形成するように、ｐ型埋め込み層３２形成用のイオン注入の加速エネルギー、ドーズ量、エピ層条件（形成温度、エピ層厚み）や熱処理条件を適宜選定する。また、第１のｐ型層３７の濃度勾配が良好な可変容量比を得るための超階段接合に適した勾配になるように、第１のｐ型層３７の形成用のｐ型不純物イオン注入の加速エネルギーやドーズ量を可変しても良い。

尚、第１および第２のｎ型層形成用のｎ型イオン注入、あるいは第１および第２のｐ型層形成用のｐ型イオン注入を行なった後で、その都度適宜熱処理を行ないこれらのｎ型層またはｐ型層を拡散して所望のプロファイルを得るようにしても良い。たとえば、第１のｐ型層形成用のｐ型不純物イオン注入を行なった後で熱処理を行ない、第１のｐ型層３７をｐ型不純物層３４と接触させた後に、第１および第２のｎ型層形成用のｎ型不純物イオン注入を行なう。この後熱処理を行ない第１のｎ型層３８の下部が第１のｐ型層３７のピーク濃度よりも深くなるようにして超階段接合を形成する。さらに第２のｐ型層形成用のｐ型不純物イオン注入を行ない、熱処理を行ない第２のｐ型層４０を形成する。

この後、第１のｎ型層３８、第２のｎ型層３９、第２のｐ型層４０、およびＬＯＣＯＳ酸化膜上にシリコン酸化膜等の絶縁膜を形成し、この絶縁膜に必要な窓開けを行なった（コンタクト孔形成）後、多結晶シリコン膜、シリサイド膜、あるいはアルミニウム等の導電体膜を積層して配線層を形成する。これらの配線層が図１に示す端子ａ、ｂ、ｃ等に対応する。

図３は、エピ形成を行なわずに本発明の可変容量ダイオードを形成する製造方法（第２の実施形態）を示す図である。図３（ａ）に示すようにｐ型半導体基板５１内の深い位置（表面より約１μｍ〜４μｍ）にｐ型半導体基板５１の表面側よりｐ型不純物イオンを注入し、ｐ型埋め込み層５２を形成する。このイオン注入はイオン注入の加速エネルギーを大きくして行なうことによりシリコン半導体基板５１内の深い位置にイオン注入できる。たとえば、Ｂ＋イオンの場合、１０００ｋｅｖの加速エネルギーで入射距離（飛程Ｒｐ）が約1.8μｍとなる。

次に図３（ｂ）に示すように熱処理を行ない、ｐ型埋め込み層５２のｐ型不純物を半導体基板上面側に拡散させ、不純物層５３形成する。この不純物層５３を湧き上がり拡散層とも称する。湧き上がり拡散層５３はｐ型半導体基板５１の基板表面近くまで拡散させる。（表面まで拡散させることもできる。）もとのｐ型埋め込み層５２を破線で示すが、最初のｐ型不純物濃度より低くなるが、この領域は湧き上がり拡散層５３の中でピーク濃度となっており、ｐ型埋め込み層５２から表面側へ近づくにつれてｐ型不純物濃度は（指数関数的に）低下している。尚、湧き上がり拡散層５３に隣接してＰＭＯＳ等の素子形成用のｎウエル６１を形成することもできる。このｎウエル６１も、半導体基板内にリン（Ｐ）等のｎ型不純物イオンを注入して、そのｎ型イオン注入層を拡散して形成することができる。このｎウエル６１内にはｐ型拡散抵抗やＰＭＯＳトランジスタ等を形成することができる。

次にＬＯＣＯＳ酸化用にシリコン半導体基板５１の表面にシリコン酸化膜およびシリコン窒化膜を形成して、素子分離（ＬＯＣＯＳ酸化）用の窓開けを行ない、反転防止用イオン注入層５５を形成した後ＬＯＣＯＳ酸化膜５６を形成する。その後、その窒化膜および酸化膜を除去する。｛図３（ｃ）｝次にシリコン半導体基板５１上に薄いシリコン酸化膜を形成した後、ｐ型不純物イオンをイオン注入して、半導体基板５１内の所定の領域に第１のｐ型層５７を形成する。｛図３（ｄ）｝また、ｎ型不純物イオン（たとえば、Ｐ、Ｓｂ、Ａｓ）をイオン注入して第１のｎ型層５８および第２のｎ型層５９を形成する。｛図３（ｅ）｝さらにｐ型不純物イオンをイオン注入して、第２のｐ型層６０を半導体基板５１の表面の所定領域に形成する。その後熱処理を行ないイオン注入層の活性化およびイオン注入層の必要な拡散を行なう。｛図３（ｆ）｝

この熱処理後の状態で第１のｐ型層の最も濃い濃度が第１のｎ型層の最も薄い濃度になるように、第１のｐ型層形成時のイオン注入の加速エネルギー（このイオン注入によるシリコン半導体中のイオン注入ピーク深さをＲp1とする）およびイオン注入量（ドーズ量、これをDp1とする）、並びに第１のｎ型層形成時のイオン注入の加速エネルギー（これによるシリコン半導体中のイオン注入ピーク深さをＲn1とする）およびイオン注入量（ドーズ量、これをDn1とする）、並びに熱処理条件を選定し、ｐｎ接合を形成する。このｐｎ接合は超階段接合にするので、Rp1＞Rn1およびDp1＜Dp2となるようにする。第２のｎ型層５９は第１のｎ型層５８と同時に形成しても良い。また、第１のｐ型層５７がｐ型湧き上がり層５３と接触するようにｐ型埋め込み層５２形成用のイオン注入の加速エネルギー、ドーズ量、各種熱処理条件を適宜選定する。

尚、第１および第２のｎ型層形成用のｎ型イオン注入、あるいは第１および第２のｐ型層形成用のｎ型イオン注入を行なった後で、適宜熱処理を行ないこれらのｎ型層またはｐ型層を拡散して所望のプロファイルを得るようにしても良い。たとえば、第１のｐ型層形成用のｐ型不純物イオン注入を行なった後で熱処理を行ない、第１および第２のｎ型層形成用のｎ型不純物イオン注入を行なう。この後熱処理を行ない第１のｎ型層５８の下部が第１のｐ型層５７のピーク濃度よりも深くなるようにして超階段接合を形成する。さらに第２のｐ型層形成用のｐ型不純物イオン注入を行ない、熱処理を行ない第２のｐ型層６０を形成する。

この後、第１のｎ型層５８、第２のｎ型層５９、第２のｐ型層６０、およびＬＯＣＯＳ酸化膜上にシリコン酸化膜等の絶縁膜を形成し、この絶縁膜に必要な窓開けを行なった（コンタクト孔形成）後、多結晶シリコン膜、シリサイド膜、あるいはアルミニウム等の金属膜を積層して配線層を形成する。これらの配線層が図１に示す端子ａ、ｂ、ｃ等に対応する。このようにエピ層を形成せずにｐ型半導体基板内に本発明の可変容量ダイオードを形成することができる。

ｐ型シリコン半導体基板にドーズ量1.5×10^１３/cm^２のＢ＋イオンを加速エネルギー５０kevでイオン注入した後、エピ層を約1.8μｍ成長させた後、ｐウエルを形成した。次に、湧き上がりの熱処理を行なったもの（本発明）と行なわないもの（従来法）を作製した。第１のｐ型層はエピ層にドーズ量4.9×10^１３/cm^２のＢ＋イオンを加速エネルギー３０kevでイオン注入し形成した。図４は従来法のｐｎ接合部における深さ方向の不純物濃度プロファイルを示す図である。プロファイルＡは第１のｎ型層の不純物（Ｐ）濃度プロファイルである。プロファイルＢは第１のｐ型層（Ｂ）の濃度プロファイルを示す。エピ層表面から約0.2μｍの深さにｐｎ接合が存在し、ｐｎ接合における不純物濃度は2.0×10^１７/cm^３であり、その接合面から深くなるに従いＢ濃度は徐々に低下し、超階段接合が形成されていることが分かる。プロファイルＤはエピ層内のｐウエルの濃度勾配を示し、プロファイルＣはｐ型埋め込み層から拡散したＢ濃度を示す。湧き上がり拡散するための特別の熱処理は行なっていないが、エピ成長時やその後の熱処理（ｐウエル形成など）によりｐ型埋め込み層からエピ層表面側へ少し拡散している。第１のｐ型層は深さ約0.2μｍ〜約0.7μｍにあり、第１のｐ型層とｐ型埋め込み層からの不純物層（プロファイルＣで示される）との間（表面から約0.7μｍ〜1.15μｍ）には、プロファイルＤで示されるｐウエル層（Ｂ濃度約3×10^１５/cm^３〜1.7×10^１５/cm^３）が顔を出して存在している。

図５は本発明のｐｎ接合部における深さ方向の不純物濃度プロファイルを示す図である。プロファイルＡおよびＢは図４に示す従来法と同様であるが、湧き上がりの熱処理を行なっているので、湧き上がり拡散層（プロファイルＣ）がより上方へ伸びｐウエル層は湧き上がり拡散層（プロファイルＣ）で隠されている。すなわち、エピ層表面から約0.5μｍの所で濃度が約6×10^１５/cm^３になり、さらに深くなるに従い徐々に増加していき、約2.0μｍの深さの所で約7×10^１6/cm^３になっている。従来法と比較すると約0.7μｍ〜約1.4μｍの領域でｐ型不純物濃度が約５〜１０倍増加している。濃度差を抵抗に換算すると約1/2〜1/７倍に相当し抵抗が小さくなる。（尚、直列抵抗Ｒにはその他の成分も含まれるので、この抵抗は直列抵抗Ｒとは異なる。）

図６は、可変容量ダイオード（バリキャップ）を用いた製品の周波数可変特性を示す図である。Ｆで示す曲線が本発明の特性で、Ｇで示す曲線が従来法による特性である。1.65V電圧印加を基準とした電圧（Ｖc）印加における周波数可変量を縦軸に示している。従来法に比較して周波数可変量の増大が認められ、しかも0V印加時−１５８ppm、3.3V印加時１６４ppmであり、ともに１５０ppm以上の大きな周波数可変量が得られる。電圧０Ｖで周波数２００MHz時の直列抵抗Ｒは２６Ωであり、従来法（３２Ω以上）に比べて直列抵抗Ｒを大きく減少させることができた。

以上の説明では、第１導電型をｎ型、第２導電型をｐ型として説明してきたが、これらは逆（すなわち、第１導電型をｐ型、第２導電型をｎ型）であっても、超階段接合を形成しつつ直列抵抗を低減することが可能な可変容量型ダイオードを当然に実現できる。また、本発明の可変容量素子は上述したようにＩＣプロセスと同じプロセスで作製できるので、ＩＣと同じチップ内に可変容量素子を搭載できる。従って、ＩＣに可変容量素子を外付けして使用する従来製品と比較すると実装面積や実装コストを大幅に低減することができる。

尚、明細書の各部分に記載し説明した内容を記載しなかった他の部分においても矛盾なく適用できることに関しては、当該他の部分に当該内容を適用できることは言うまでもない。さらに、上記実施形態は一例であり、要旨を逸脱しない範囲内で種々変更して実施でき、本発明の権利範囲が上記実施形態に限定されないことも言うまでもない。

本発明の可変容量ダイオードは、高周波フィルタ、TVチューナ、水晶振動子を共振器としたVCXO（Voltage Controlled Xtal Oscillator）等の電圧制御可変発振器（VCO：Voltage Controlled Oscillator）等に適用することができる。

１０・・・可変容量ダイオード、
１１・・・半導体基板、
１２・・・ｐ型埋め込み層、
１３・・・ｐ型湧き上がり拡散層、
１４・・・第１のｎ型層、
１５・・・第１のｐ型層、
１６・・・素子分離酸化膜、
１７・・・第２のｐ型層、
１８・・・可変容量ダイオード、
１９・・・ｐｎ接合面、

Claims (15)

1. ｐ型半導体基板の主表面に形成した高濃度のｎ型不純物層および前記ｎ型不純物層の直下に形成した前記ｎ型不純物層と接合する第１のｐ型不純物層を有する接合型可変容量ダイオードにおいて、前記第１のｐ型不純物層の下部の半導体基板内に形成したｐ型不純物埋め込み層から前記半導体基板の主表面側への湧き上がり拡散により、前記第１のｐ型不純物層の下部におけるｐ型不純物濃度を高めたことを特徴とする可変容量ダイオード。
2. 前記ｎ型不純物層および第１のｐ型不純物層は超階段接合をしており、前記接合型可変容量ダイオードは超階段接合型可変容量ダイオードであることを特徴とする、請求項１に記載の可変容量ダイオード。
3. 前記第１のｐ型不純物層の下部において、湧き上がり拡散によって形成されたｐ型湧き上がり拡散層は、前記第１のｐ型不純物層に接触するか、または重なっていることを特徴とする、請求項１または２に記載の可変容量ダイオード。
4. 前記ｐ型埋め込み層が半導体基板表面近傍に形成された後、半導体基板上にエピタキシャル層が形成されることを特徴とする、請求項１〜３のいずれか１項に記載の可変容量ダイオード。
5. 前記ｐ型埋め込み層から半導体基板の主表面側への湧き上がり拡散は、前記半導体基板へのエピタキシャル層の形成とともに行なわれることを特徴とする、請求項１〜４のいずれか１項に記載の可変容量ダイオード。
6. 前記ｐ型埋め込み層から半導体基板の主表面側への湧き上がり拡散は、前記エピタキシャル層が形成された後の熱処理により行なわれることを特徴とする、請求項１〜４のいずれか１項に記載の可変容量ダイオード。
7. 前記ｐ型埋め込み層は半導体基板内部への所定の深さへ達するｐ型不純物イオン注入により形成され、前記ｐ型埋め込み層から基板の主表面側への湧き上がり拡散は熱処理により行なわれることを特徴とする、請求項１〜６のいずれか１項に記載の可変容量ダイオード。
8. 可変容量ダイオードを構成する前記高濃度ｎ型不純物層、前記高濃度ｎ型不純物層に隣接し配置された素子分離酸化膜下に形成されたｐ型不純物層、および前記素子分離酸化膜の前記高濃度ｎ型不純物層と異なる側に隣接しかつ前記高濃度ｎ型不純物層と同時に形成された高濃度ｎ型不純物層によりスナップバックトランジスタを構成するＥＳＤ保護素子を含むことを特徴とする、請求項１〜７のいずれか１項に記載の可変容量ダイオード。
9. 半導体基板表面にｐ型埋め込み層を形成する工程、
   前記半導体基板表面にエピタキシャル層を形成する工程、
   エピタキシャル層表面側へ前記ｐ型埋め込み層からのｐ型湧き上がり拡散層を形成する工程、および
   エピタキシャル層表面に第１のｎ型層および前記第１のｎ型層直下に第1のｐ型層を形成し、前記第１のｎ型層および第1のｐ型層の間でｐｎ接合を形成する工程、
   を含むことを特徴とする可変容量ダイオードの製造方法。
10. 前記ｐｎ接合は超階段接合であることを特徴とする、請求項９に記載の可変容量ダイオードの製造方法。
11. 前記半導体基板表面にエピタキシャル層を形成する工程および前記ｐ型湧き上がり拡散層を形成する工程は同時に行なうことを特徴とする、請求項９または１０に記載の可変容量ダイオードの製造方法。
12. 半導体基板内部への所定の深さへ達するｐ型不純物イオン注入によりｐ型埋め込み層を形成する工程、
    前記ｐ型埋め込み層から基板の主表面側へのｐ型湧き上がり拡散層を形成する工程、および
    前記半導体基板の主表面に第１のｎ型層および前記第１のｎ型層直下に第1のｐ型層を形成し、前記第１のｎ型層および第1のｐ型層の間でｐｎ接合を形成する工程、
    を含むことを特徴とする可変容量ダイオードの製造方法。
13. 前記ｐｎ接合は超階段接合であることを特徴とする、請求項１２に記載の可変容量ダイオードの製造方法。
14. 前記ｐ型湧き上がり拡散層は、前記第１のｐ型層に接触するように形成されているか、または前記第１のｐ型層と重なるように形成されているか、または半導体基板の主表面まで拡散するように形成されていることを特徴とする、請求項８〜１２のいずれか１項に記載の可変容量ダイオードの製造方法。
15. 前記可変容量ダイオードは、可変容量ダイオードを構成する前記高濃度ｎ型不純物層、前記高濃度ｎ型不純物層に隣接し配置された素子分離酸化膜下に形成されたｐ型不純物層、および前記素子分離酸化膜の前記高濃度ｎ型不純物層と異なる側に隣接しかつ前記高濃度ｎ型不純物層と同時に形成された高濃度ｎ型不純物層によりスナップバックトランジスタを構成するＥＳＤ保護素子を含むことを特徴とする、請求項９〜１４のいずれか１項に記載の可変容量ダイオードの製造方法。