JP2014127696A - 半導体素子搭載用プリント配線板 - Google Patents

Abstract

【課題】第１の半田バンプの周囲に第１の半田バンプよりも高さが高い第２の半田バンプが存在していても、第１のプリント配線板に対し第１の半導体素子を本来の位置に容易に位置決めして搭載できる手段を提供する。
【解決手段】第１の半導体素子の接続用の第１の半田バンプ７６Ｕと、その第１の半田バンプを囲む位置に位置する、第１の半田バンプよりも高さが高い、第２の半導体素子の接続用の第２の半田バンプ７６Ｓと、を具える半導体素子搭載用プリント配線板１０において、前記第１の半田バンプの先端部が、前記半導体素子搭載用プリント配線板の延在方向と平行な平坦面を有していることを特徴とする半導体素子搭載用プリント配線板である。
【選択図】図６

Description

この発明は、半導体素子の搭載用のプリント配線板に関し、特にはプリント配線板上に直接搭載する半導体素子の位置ずれを防止するプリント配線板に関するものである。

半導体素子を搭載するプリント配線板では、パッケージ基板としての第１のプリント配線板の延在方向中央部に第１の半導体素子（例えばＣＰＵチップ）を直接搭載し、その第１の半導体素子に被せて、その半導体素子より大きいこれもパッケージ基板としての第２のプリント配線板を第１のプリント配線板上に搭載し、その第２のプリント配線板上に第２の半導体素子（例えばメモリチップ）を搭載する、いわゆるパッケージ・オン・パッケージ（ＰｏＰ）型とする場合がある。

そしてこのＰｏＰ型プリント配線板では、第１のプリント配線板の導体回路を、その第１のプリント配線板の中央部に設けた第１の半田バンプで第１の半導体素子に接続するとともに、その第１の半田バンプの周囲に設けた、第１の半田バンプよりも高さが高い第２の半田バンプで第２のプリント配線板にも接続し、その第２のプリント配線板に設けた半田バンプで第２の半導体素子に接続する場合があり（例えば特許文献１参照）、その接続は通常、先端部が略半球状をなす半田バンプを加熱によりリフローさせて行う。

特開２００８−１７７５０３号公報

ところで、上記の接続構造を採る場合に、第１のプリント配線板の導体回路を第１の半田バンプで第１の半導体素子に接続する際、第１の半導体素子の接続電極もボールグリッドアレイ（ＢＧＡ）バンプ等の半田バンプを有している場合があり、この場合には、半田バンプの略半球状の先端部同士が当接して、第１の半導体素子の半田バンプが第１のプリント配線板の第１の半田バンプ上から滑り落ちてしまい、第１のプリント配線板に対し第１の半導体素子が本来の位置から位置ずれし易いという問題があった。

そしてこの問題の解決のため、第１の半導体素子の位置ずれを治具等で規制しようとしても、第１の半導体素子の周囲に存在する、第１の半田バンプよりも高さが高い第２の半田バンプが妨げとなるため、実際上困難であった。

この発明は、上記課題を有利に解決することを目的とするものであり、この発明の半導体素子搭載用プリント配線板は、第１の半導体素子の接続用の第１の半田バンプと、その第１の半田バンプを囲む位置に位置する、第１の半田バンプよりも高さが高い、第２の半導体素子の接続用の第２の半田バンプと、を具える半導体素子搭載用プリント配線板において、前記第１の半田バンプの先端部が、前記半導体素子搭載用プリント配線板の延在方向と平行な平坦面を有していることを特徴とするものである。

また、この発明の半導体素子搭載用プリント配線板の製造方法は、第１の半導体素子の接続用の第１の半田バンプと、その第１の半田バンプを囲む位置に位置する、第１の半田バンプよりも高さが高い、第２の半導体素子の接続用の第２の半田バンプと、を具える半導体素子搭載用プリント配線板を製造するに際し、前記第１の半田バンプの先端部に、前記半導体素子搭載用プリント配線板の延在方向と平行な平坦面を形成することを特徴とするものである。

かかる半導体素子搭載用プリント配線板およびその製造方法にあっては、第１の半田バンプの先端部に、前記半導体素子搭載用プリント配線板の延在方向と平行な平坦面を形成することから、第１の半導体素子の接続電極が半田バンプを有している場合に、その半田バンプの略半球状の先端部が第１の半田バンプの先端部の平坦面に当接する。

従って、本発明の半導体素子搭載用プリント配線板およびその製造方法によれば、第１の半導体素子の半田バンプが第１のプリント配線板の第１の半田バンプ上から滑り落ちてしまうことがないので、例え第１の半田バンプの周囲に第１の半田バンプよりも高さが高い第２の半田バンプが存在していても、第１のプリント配線板に対し第１の半導体素子を本来の位置に容易に位置決めして搭載することができる。

なお、この発明の半導体素子搭載用プリント配線板においては、好ましくは前記第１の半田バンプと前記第２の半田バンプとを、互いに等しい溶融温度のものとする。このようにすれば、一つの工程で第１の半田バンプと第２の半田バンプとを同時にリフローさせてそれらを略半球状の先端部を持つように形成することができる。そして第１の半田バンプについては、例えばこのリフローによって略半球状の先端部を持つように形成する際に金型等で、さらにその先端部に平坦面を形成しても良く、あるいはこのリフロー後に平板プレス等で、その先端部に平坦面を形成しても良い。

一方、この発明の半導体素子搭載用プリント配線板においては、好ましくは前記第１の半田バンプと前記第２の半田バンプとを、第１の半田バンプ＞第２の半田バンプの順に高い溶融温度のものとする。このようにすれば、第１の半田バンプの平坦面形成後に第２の半田バンプをリフロー形成しても、第１の半田バンプが溶融してその平坦面がなくなることがないので、第２の半田バンプに妨げられずに第１の半田バンプの平坦面を平板プレス等で容易に形成することができる。

また、この発明の半導体素子搭載用プリント配線板の製造方法においては、好ましくは前記第１の半田バンプと前記第２の半田バンプとを、第１の半田バンプ＞第２の半田バンプの順に高い溶融温度のものとし、前記第１の半田バンプの平坦面形成後に前記第２の半田バンプをリフロー形成するものとする。このようにすれば、第２の半田バンプに妨げられずに第１の半田バンプの平坦面を平板プレス等で容易に形成することができる。

（Ａ）〜（Ｅ）は、図９に示す本発明の一実施形態の半導体素子搭載用プリント配線板を製造するための、本発明の一実施形態の半導体素子搭載用プリント配線板の製造方法における各工程を模式的に示す断面図である。 （Ａ）〜（Ｄ）は、上記実施形態の半導体素子搭載用プリント配線板の製造方法における各工程を模式的に示す断面図である。 （Ａ）〜（Ｄ）は、上記実施形態の半導体素子搭載用プリント配線板の製造方法における各工程を模式的に示す断面図である。 （Ａ），（Ｂ）は、上記実施形態の半導体素子搭載用プリント配線板の製造方法における各工程を模式的に示す断面図である。 （Ａ），（Ｂ）は、上記実施形態の半導体素子搭載用プリント配線板の製造方法によって製造したプリント配線板に半導体素子を搭載する方法における各工程を模式的に示す断面図である。 本発明の一実施形態の半導体素子搭載用プリント配線板を模式的に示す断面図である。 上記実施形態の半導体素子搭載用プリント配線板を模式的に示す平面図である。 半導体素子が搭載された上記実施形態の半導体素子搭載用プリント配線板を模式的に示す断面図である。

以下に、本発明の一実施形態の半導体素子搭載用プリント配線板について、図６，図７および図８を参照して詳細に説明する。ここに、図６は、半導体素子としてのＩＣチップおよびパッケージ基板を搭載する前の、本発明の一実施形態の半導体素子搭載用プリント配線板１０を示す断面図、図７は、その実施形態の半導体素子搭載用プリント配線板１０を示す平面図、そして図８は、図６および図７に示す半導体素子搭載用プリント配線板１０に、ＩＣチップ９０とパッケージ基板９４とを搭載した状態を示している。

ＩＣチップ９０は、そのＩＣチップ９０のパッド９２と、第１バンプ７６Ｕとを介してパッケージ基板搭載用プリント配線板１０に搭載され、その一方、パッケージ基板９４は、そのパッケージ基板９４の端子９６と、第２バンプ７６Ｓとを介してパッケージ基板搭載用プリント配線板１０に搭載されている。パッケージ基板搭載用プリント配線板１０は、コア基板３０の両面に層間絶縁層５０，１５０、導体回路５８、導体回路としての第１パッド１５８、および第２パッド１５９をビルドアップ積層してなる。

パッケージ基板搭載用プリント配線板１０では、コア基板３０の両面に導体回路３４が形成されている。コア基板３０の、図では上向きの第１面（上面）の導体回路３４と図では下向きの第２面（下面）の導体回路３４とは、スルーホール導体３６を介して接続されており、スルーホール導体３６は導電性金属により充填されている。コア基板の導体回路３４の上に、ビア導体６０および導体回路５８の形成された層間絶縁層５０と、ビア導体１６０、第１パッド１５８および第２パッド１５９の形成された層間絶縁層１５０とが順次に配設されている。該層間絶縁層１５０とビア導体１６０と第１パッド１５８と第２パッド１５９との上にはソルダーレジスト層７０が形成されている。該ソルダーレジスト層７０の第１開口部７１を介して、第１面側の中央部のビア導体１６０および第１パッド１５８上には第１バンプ７６Ｕが形成されており、第２面側のビア導体１６０および第１パッド１５８上には半田バンプ７６Ｄが形成されている。該ソルダーレジスト層７０は、第２パッド１５９を部分的に露出させる第２開口部７３を有する。該ソルダーレジスト層７０の第２開口部７３を介して、第１面側の周辺部の第２パッド１５９上には第１バンプ７６Ｕよりも高さが高い第２バンプ７６Ｓが形成されている。

半田ボール搭載前のパッケージ基板搭載用プリント配線板１０の平面図を図７に示す。上述したように、ソルダーレジスト７０層には、パッケージ基板搭載用プリント配線板１０の外周に沿って第２バンプ７６Ｓを収容する第２開口部７３が形成されている。第１バンプ７６Ｕを配置するためのソルダーレジスト層７０の第１開口部７１は、パッケージ基板搭載用プリント配線板１０の中央部に設けられている。なお、図７中の仮想線は、第１バンプ７６Ｕに端子９２を介して接続するＩＣチップ９０の搭載領域を示す。

第２バンプ７６Ｓは、第２パッド１５９の上に形成されており、該第２パッド１５９は、１５μｍの厚みに形成されている。該第２パッド１５９の上面から第１ソルダーレジスト層７０の表面までの厚みは２０μｍに設定されている。これにより第１ソルダーレジスト層７０の厚みは３５μｍとされている。第１ソルダーレジスト層７０の第２開口部７３は直径が２５０μｍに形成されている。第２パッド１５９は直径が３１０μｍに設定されている。該第２パッド１５９の外周部が最外周から中心に向かって直径分で６０μｍの距離だけ第１ソルダーレジスト層７０に被覆されている。第１開口部７１は、直径が８０μｍに形成されている。

この実施形態のパッケージ基板搭載用プリント配線板１０では、第１面外周側で最上層の第２パッド１５９に形成される第２バンプ７６Ｓを介して、パッケージ基板搭載用プリント配線板１０にパッケージ基板９４を搭載するため、第１バンプ７６Ｕよりも大径で高さのある第２バンプ７６Ｓによりクリアランスを設けられる。そのため、パッケージ基板１０へ搭載するＩＣチップ９０とパッケージ基板９４との間のクリアランスを確保することができる。一方、ＩＣチップ９０は、小径の第１バンプ７６Ｕで接続できるため、端子９２のピッチを狭くできる。

また、この実施形態のパッケージ基板搭載用プリント配線板１０では、図６に示すように、第１の半田バンプとしての小径の第１バンプ７６Ｕの先端部に、ＩＣチップ９０の搭載前に、パッケージ基板搭載用プリント配線板１０の延在方向と平行な平坦面が形成されている。このため、第１の半導体素子としてのＩＣチップ９０の接続電極としての端子９２が半田バンプを有している場合には、その端子９２の半田バンプの略半球状の先端部が第１バンプ７６Ｕの先端部の平坦面に当接する。

従って、この実施形態のパッケージ基板搭載用プリント配線板１０によれば、ＩＣチップ９０の端子９２の半田バンプがパッケージ基板搭載用プリント配線板１０の第１バンプ７６Ｕ上から滑り落ちてしまうことがないので、例え第１バンプ７６Ｕの周囲に第１バンプ７６Ｕよりも高さが高い第２バンプ７６Ｓが存在していても、パッケージ基板搭載用プリント配線板１０に対しＩＣチップ９０を本来の位置に容易に位置決めして搭載することができる。

さらに、この実施形態のパッケージ基板搭載用プリント配線板１０では、第１バンプ７６Ｕと第２バンプ７６Ｓとを互いに等しい溶融温度のものとする。このようにすることで、半田ボールから一つの工程で第１バンプ７６Ｕと第２バンプ７６Ｓとを同時にリフローさせてそれらを略半球状の先端部を持つように形成することができる。そして第１バンプ７６Ｕについては、例えばこのリフローによって略半球状の先端部を持つように形成する際に、例えば金型に形成した下向き凹部内の底面で、さらにその略半球状の先端部に平坦面を形成するか、またはこのリフロー後に平板プレスで、その略半球状の先端部に平坦面を形成する。

次に、上記実施形態のパッケージ基板搭載用プリント配線板１０を製造するための、本発明の一実施形態の半導体素子搭載用プリント配線板の製造方法について図１〜図４を参照して説明する。
（１）先ず、コア基板３０を準備する。ここでは厚さ６０〜２００μｍのガラスエポキシ樹脂またはＢＴ（ビスマレイミドトリアジン）樹脂からなる絶縁性基板３０の両面に１０〜２５μｍの銅箔３２がラミネートされている銅張積層板３０Ａをコア基板３０として用いる（図１（Ａ））。

（２）このコア基板３０にレーザによりスルーホール用貫通孔３３を形成し後、無電解めっき処理によりめっき膜３１を設ける。
（３）次に、コア基板３０の両面に所定パターンのめっきレジストを形成する。
（４）電解めっき処理により、めっきレジスト２８の非形成部に電解めっき膜３５を形成するとともに、スルーホール用貫通孔３３に電解めっきを充填する。

（５）めっきレジスト２８を剥離し、めっきレジスト下のめっき膜３１および銅箔３２をエッチングにより除去して、コア基板３０の両面に導体回路３４を形成するとともに、スルーホール用貫通孔３３にスルーホール導体３６を形成し、次いでコア基板３０の両面の導体回路３４の表面およびスルーホール導体３６のランドの表面に粗化層を設ける（図１（Ｂ））。

（６）上記工程を経たコア基板３０の両面上に、コア基板３０より少し大きめで厚さ１０〜２５μｍの銅箔３９が片面に貼られた厚さ４０μｍの層間絶縁層用樹脂材を、温度３０〜２００℃まで昇温しながら真空圧着ラミネートし、層間絶縁層５０を設ける（図１（Ｃ））。
（７）次いでＣＯ_２ガスレーザにて、銅箔３９および層間絶縁層５０に直径７０μｍのビア用開口部５１を設ける（図１（Ｄ））。

（８）その後、コア基板３０をクロム酸、過マンガン酸塩などの酸化剤等に浸漬することによって、層間絶縁層５０の表面に粗化面を設ける。
（９）層間絶縁層５０の表層にパラジウムなどの触媒を付与し、コア基板３０を無電解めっき液に５〜６０分間浸漬することにより、１〜２μｍの範囲の厚さでコア基板３０の両面に無電解めっき膜５２を設ける（図２（Ａ））。

（１０）上記処理を終えたコア基板３０に、市販の感光性ドライフィルムを貼り付け、その上にフォトマスクフィルムを載置して感光性ドライフィルムを露光させた後、炭酸ナトリウムで現像処理し、所定パターンを持つ厚さ１５μｍのめっきレジスト５４を設ける（図２（Ｂ））。
（１１）次いで電解めっき処理により、めっきレジスト開口部に厚さ１５μｍの導体回路５８になるように電解めっき膜５６を形成する（図２（Ｃ）参照）。

（１２）めっきレジスト５４を５％ＮａＯＨで剥離除去した後、そのめっきレジスト下の無電解めっき膜５２と銅箔３９とを、硝酸と硫酸と過酸化水素との混合液を用いるエッチングにて溶解除去し、銅箔３９と無電解めっき膜５２と電解めっき膜５６とからなる、厚さ１５μｍの導体回路５８と、ビア導体６０とを形成する。次いで第二銅錯体と有機酸とを含有するエッチング液によって、導体回路５８およびビア導体６０の表面に粗化面を形成する（図２（Ｄ））。

（１３）次に、上記（６）、（７）と同様にして、銅箔１５２を備える層間絶縁層１５０を形成し、上記（８）、（９）と同様にして、層間絶縁層１５０上に電解めっき用電極となる無電解めっき膜１５４を形成する（図３（Ａ））。次いで上記（１０）と同様にして、所定パターンを持つめっきレジストを形成し、上記（１１）と同様にして、めっきレジスト開口部に銅箔１５２と無電解めっき膜１５４と電解めっき膜１５６とを設ける。

（１４）上記（１２）と同様にして、めっきレジストを剥離除去した後、そのめっきレジスト下の銅箔１５２と無電解めっき膜１５４とをエッチングにて溶解除去する。これにより、図では上向きの第１面（上面）に、銅箔１５２と無電解めっき膜１５４と電解めっき膜１５６とからなる、厚さ１５μｍの第１パッド１５８および第２パッド１５９と、ビア導体１６０とを形成する（図３（Ｂ））。第２パッド１５９の直径は、３１０μｍに設定する。また、図では下向きの第２面（下面）に、銅箔１５２と無電解めっき膜１５４と電解めっき膜１５６とからなる、厚さ１５μｍの第１パッド１５８と、ビア導体１６０とを形成する（図３（Ｂ））。

（１５）次に、上記工程を経たコア基板３０の第１面（上面）に、厚さ３５μｍのソルダーレジスト層７０を塗布または貼り付けにより形成する（図３（Ｃ））。このソルダーレジスト層７０に、露光・現像により、第１パッド１５８を露出させる、直径が８０μｍの第１開口部７１と、第２パッド１５９を露出させる、直径が２５０μｍの第２開口部７３とを設ける（図３（Ｄ））。また、このコア基板３０の第２面（下面）に、厚さ３５μｍのソルダーレジスト層７０を積層する（図３（Ｃ））。このソルダーレジスト層７０に、露光・現像により、第１パッド１５８を露出させる、直径が８０μｍの第１開口部７１を設ける（図３（Ｄ））。

（１６）次いで、第１開口部７１内に露出する第１パッド１５８および、第２開口部７３内に露出する第２パッド１５９上にそれぞれ厚さ５μｍのニッケルめっき層７２を形成する。さらに、各ニッケルめっき層７２上に、厚さ０．０３μｍの金めっき層７４を形成する（図４（Ａ））。このニッケルめっき層７２および金めっき層７４からなるニッケル−金層（Ni/Au）の代わりに、Snめっき層、ニッケル−パラジウム−金層（Ni/Pd/Au）、Pd/Agめっき層、OSP（Organic Solderability Preservative）膜が形成されてもよい。

（１７）その後、先ず、第１開口部７１に対応する通孔を有する平板状の半田ボール搭載用マスクを用い、第１面（上面）の第１開口部７１に小径の半田ボール７５Ｕを搭載する。この半田ボール７５Ｕに代えて、印刷で半田材料を搭載しても良い。さらに、それぞれの開口部に対応する通孔を有する平板状の半田ボール搭載用マスクを用いて、第１面（上面）の第２開口部７３に大径の半田ボール７５Ｓを搭載し、第２面（下面）の第１開口部７１に中径の半田ボール７５Ｄを搭載する。ここで、小径の半田ボール７５Ｕ（または印刷による半田材料）と、大径の半田ボール７５Ｓと、中径の半田ボール７５Ｄとは各々同一組成の半田材料、例えばＳｎ／Ａｇ／Ｃｕ＝９６．５／３．０／０．５の成分比率の半田材料とする。従って、これらの半田ボール７５Ｕ，７５Ｓ，７５Ｄの溶融温度も互いに等しい。

（１８）その後、リフローにより一括して、第１面（上面）側の第１開口部７１に第１バンプ７６Ｕを、また第２開口部７３に第２バンプ７６Ｓをそれぞれ形成するとともに、第２面（下面）側の第１開口部７１に半田バンプ７６Ｄを形成する（図４（Ｂ））。ここで、第１バンプ７６Ｕ，第２バンプ７６Ｓおよび半田バンプ７６Ｄは各々、リフロー時の半田材料の表面張力により先端部を略半球状に形成するが、小径の半田ボール７５Ｕのみは、このリフロー時に、例えば第１面（上面）の中央部を覆う図示しない金型に形成した、小径の半田ボール７５Ｕを収容する下向き凹部内で半田ボール７５Ｕをリフローさせて先端部が略半球状の第１バンプ７６Ｕを形成するとともに、その下向き凹部の、上記第１面（上面）に平行な底面でさらにその第１バンプ７６Ｕの略半球状の先端部に平坦面を形成するか、または、このリフロー後に、例えば第１面（上面）の中央部のみを覆う図示しない平板を第１面（上面）と平行に維持したまま第１バンプ７６Ｕに押し付けることで、その略半球状の先端部に平坦面を形成する。

これにより、第１面（上面）側の第１開口部７１に第１バンプ７６Ｕを、また第２開口部７３に第２バンプ７６Ｓをそれぞれ有するとともに、第２面（下面）側の第１開口部７１に半田バンプ７６Ｄを有する、上記実施形態のパッケージ基板搭載用プリント配線板１０を製造する（図４（Ｂ）、図６）。

次に、この実施形態の半導体素子搭載用プリント配線板の製造方法では、第１バンプ７６Ｕを介して第１パッド１５８に、第１の半導体素子としてのＩＣ（集積回路）チップ９０の端子９２を接続し、ＩＣチップ９０をパッケージ基板搭載用プリント配線板１０に搭載（実装）する（図５（Ａ））。このとき、ＩＣチップ９０の端子９２側にも半田バンプを設けてある場合があるが、その場合でも、端子９２の半田バンプの略半球状の先端部が第１バンプ７６Ｕの先端部の平坦面に当接することから、ＩＣチップ９０の端子９２の半田バンプがパッケージ基板搭載用プリント配線板１０の第１バンプ７６Ｕ上から滑り落ちてしまうことがないので、例え第１バンプ７６Ｕの周囲に第１バンプ７６Ｕよりも高さが高い第２バンプ７６Ｓが存在していても、パッケージ基板搭載用プリント配線板１０に対しＩＣチップ９０を本来の位置に容易に位置決めして搭載することができる。

次いでこの実施形態の半導体素子搭載用プリント配線板の製造方法では、上記パッケージ基板搭載用プリント配線板１０の第１面（上面）側を樹脂充填材層１７０で全体的に封止し、その樹脂充填材層１７０の表面を平坦に研磨し、その樹脂充填材層１７０の表面に、第２バンプ７６Ｓを露出させる開口部をＣＯ_２ガスレーザで形成し、その開口部から露出した第２バンプ７６Ｓを介して第２パッド１５９に、パッケージ基板９４の端子９６を接続し、樹脂充填材層１７０の表面とパッケージ基板９４との隙間に接着剤を充填して、パッケージ基板９４をパッケージ基板搭載用プリント配線板１０に搭載する。

なお、パッケージ基板９４の端子９６の接続のために第２バンプ７６Ｓをリフローさせる際には、第１バンプ７６Ｕも再度リフローするが、このとき第１バンプ７６Ｕは既に樹脂充填材層１７０で封止されているので、隣り合う第１バンプ７６Ｕ同士や第１バンプ７６Ｕと第２バンプ７６Ｓとの間の短絡の問題は生じない。

その後、図５（Ｂ）に示すように、パッケージ基板９４の上面側の端子７８に設けた半田バンプ７９を介して、第２の半導体素子としてのメモリチップ１９０の端子１９２をパッケージ基板９４の端子７８に接続することで、メモリチップ１９０をパッケージ基板９４に搭載（実装）する。この半田バンプ７９も、溶融温度が半田ボール７５Ｕ，７５Ｓ，７５Ｄの溶融温度と等しい半田材料からなるものとする。

従って、この半田バンプ７９をリフロー形成およびリフロー接続する際にも、第１バンプ７６Ｕおよび第２バンプ７６Ｓも再度リフローするが、このとき第１バンプ７６Ｕおよび第２バンプ７６Ｓは既に樹脂充填材層１７０および接着剤で封止されているので、隣り合う第１バンプ７６Ｕ同士や第１バンプ７６Ｕと第２バンプ７６Ｓとの間の短絡の問題は生じない。そして最後に、図示しないがそのメモリチップ１９０とパッケージ基板９４との隙間を樹脂充填材層で樹脂封止することで、パッケージ・オン・パッケージ（ＰｏＰ）型プリント配線板を製造する。

次に、本発明の半導体素子搭載用プリント配線板およびその製造方法の他の一実施形態について説明する。この実施形態の半導体素子搭載用プリント配線板においては、第１の半田バンプとしての第１バンプ７６Ｕと、第２の半田バンプとしての第２バンプ７６Ｓと半田バンプ７９とを、第１バンプ７６Ｕ＞第２バンプ７６Ｓ＞半田バンプ７９の順に高い溶融温度のものとする。すなわち、第１バンプ７６Ｕを、第２バンプ７６Ｓよりも溶融温度の高いものとし、第２バンプ７６Ｓを、半田バンプ７９よりも溶融温度の高いものとする。他の点では先の実施形態と同様に構成する。

そしてこの実施形態の半導体素子搭載用プリント配線板の製造方法においては、上記のように第１バンプ７６Ｕと第２バンプ７６Ｓとを、第１バンプ７６Ｕ＞第２バンプ７６Ｓ＞半田バンプ７９の順に高い溶融温度のものとし、第１バンプ７６Ｕの平坦面形成後に第２バンプ７６Ｓをリフロー形成する。他の点では先の実施形態と同様の手順を行ってパッケージ・オン・パッケージ（ＰｏＰ）型プリント配線板を製造する。他の点では先の実施形態と同様の手順を実施する。

この実施形態の半導体素子搭載用プリント配線板およびその製造方法によれば、第１バンプ７６Ｕの溶融温度が第２バンプ７６Ｓの溶融温度よりも高いことから、第１バンプ７６Ｕの平坦面形成後に第２バンプ７６Ｓをリフロー形成しても、第１バンプ７６Ｕが溶融してその平坦面がなくなることがないので、パッケージ基板搭載用プリント配線板１０の周辺部に第２バンプ７６Ｓを形成する前に、中央部の第１バンプ７６Ｕの先端部にパッケージ基板搭載用プリント配線板１０の全体を覆うような大きな平板を押し付けたり、第１バンプ７６Ｕの先端部を一括して研磨したりすることで、その第１バンプ７６Ｕの略半球状の先端部に、パッケージ基板搭載用プリント配線板１０の表面に平行な平坦面を容易に形成することができ、その後に半田ボール７５Ｓを載置して第２バンプ７６Ｓをリフロー形成することができる。

また、第１バンプ７６Ｕおよび第２バンプ７６Ｓの溶融温度が半田バンプ７９の溶融温度よりも高いことから、パッケージ基板９４の搭載後に半田バンプ７９をリフローさせても、第１バンプ７６Ｕと第２バンプ７６Ｓとが再度リフローすることがないので、それら第１バンプ７６Ｕと第２バンプ７６Ｓとによる接続を、より確実に維持することができる。

以上、図示例に基づき説明したが、この発明の半導体素子搭載用プリント配線板およびその製造方法は上述の例に限定されるものでなく、特許請求の範囲の記載の範囲内で適宜変更し得るものであり、例えば上記実施形態では第１バンプ７６Ｕ、第２バンプ７６Ｓおよび半田バンプ７６Ｄを半田ボールから形成したが、それらの何れか一種以上を、印刷した半田ペーストをリフローさせて形成してもよい。また、プリント配線板に搭載する半導体素子は、ＩＣ（集積回路）チップ９０やメモリチップ１９０に限定されず、他の種類の半導体素子としてもよい。さらに、層間絶縁層やレジスト層や導体回路等の厚さや開口部の孔径等の寸法も、上記例に限定されず、所要に応じて適宜変更することができる。

かくして本発明の半導体素子搭載用プリント配線板および本発明の半導体素子搭載用プリント配線板の製造方法によれば、第１の半導体素子の半田バンプが第１のプリント配線板の第１の半田バンプ上から滑り落ちてしまうことがないので、例え第１の半田バンプの周囲に第１の半田バンプよりも高さが高い第２の半田バンプが存在していても、第１のプリント配線板に対し第１の半導体素子を本来の位置に容易に位置決めして搭載することができる。

１０ パッケージ基板搭載用プリント配線板
２８ めっきレジスト
３０ コア基板
３０Ａ 銅張積層板
３１ めっき膜
３２ 銅箔
３３ スルーホール用貫通孔
３４ 導体回路
３５ 電解めっき膜
３６ スルーホール導体
３９ 銅箔
５０ 層間絶縁層
５１ ビア用開口部
５２ 無電解めっき膜
５４ めっきレジスト
５６ 電解めっき膜
５８ 導体回路
６０ ビア導体
７０ ソルダーレジスト層
７１ 第１開口部
７２ ニッケルめっき層
７３ 第２開口部
７４ 金めっき層
７５Ｕ 小径の半田ボール
７５Ｓ 大径の半田ボール
７５Ｄ 中径の半田ボール
７６Ｕ 第１バンプ
７６Ｓ 第２バンプ
７６Ｄ 半田バンプ
７８ 端子
９０ ＩＣチップ
９２ 端子
９４ パッケージ基板
９６ 端子
１５０ 層間絶縁層
１５２ 銅箔
１５４ 無電解めっき膜
１５６ 電解めっき膜
１５８ 第１パッド
１５９ 第２パッド
１６０ ビア導体
１７０ 樹脂充填材層
１９０ メモリチップ
１９２ 端子

Claims (5)

1. 第１の半導体素子の接続用の第１の半田バンプと、その第１の半田バンプを囲む位置に位置する、第１の半田バンプよりも高さが高い、第２の半導体素子の接続用の第２の半田バンプと、を具える半導体素子搭載用プリント配線板において、
   前記第１の半田バンプの先端部が、前記半導体素子搭載用プリント配線板の延在方向と平行な平坦面を有していることを特徴とする半導体素子搭載用プリント配線板。
2. 前記第１の半田バンプと前記第２の半田バンプとを、互いに等しい溶融温度のものとしたことを特徴とする、請求項１記載の半導体素子搭載用プリント配線板。
3. 前記第１の半田バンプと前記第２の半田バンプとを、第１の半田バンプ＞第２の半田バンプの順に高い溶融温度のものとしたことを特徴とする、請求項１記載の半導体素子搭載用プリント配線板。
4. 第１の半導体素子の接続用の第１の半田バンプと、その第１の半田バンプを囲む位置に位置する、第１の半田バンプよりも高さが高い、第２の半導体素子の接続用の第２の半田バンプと、を具える半導体素子搭載用プリント配線板を製造するに際し、
   前記第１の半田バンプの先端部に、前記半導体素子搭載用プリント配線板の延在方向と平行な平坦面を形成することを特徴とする半導体素子搭載用プリント配線板の製造方法。
5. 前記第１の半田バンプと前記第２の半田バンプとを、第１の半田バンプ＞第２の半田バンプの順に高い溶融温度のものとし、
   前記第１の半田バンプの平坦面形成後に前記第２の半田バンプをリフロー形成することを特徴とする、請求項４記載の半導体素子搭載用プリント配線板の製造方法。

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