JP2014117089A - 電圧異常検出装置 - Google Patents

Abstract

【課題】電源電圧の異常を精度良く検出できる電圧異常検出装置を提供する。
【解決手段】数値制御装置は電圧異常検出回路１５を備える。電圧異常検出回路１５は基準回路５１〜５３とＦＰＧＡ５５を備える。Ｒ相基準回路５１は三相交流電圧を分圧しＲ相基準で他のＳ相とＴ相のうち低い方との電位差が所定電圧以上の時にパルスを出力する。Ｓ相基準回路５２は三相交流電圧を分圧しＳ相基準で他のＲ相とＴ相のうち低い方との電位差が所定電圧以上の時にパルスを出力する。Ｔ相基準回路５３は三相交流電圧を分圧しＴ相基準で他のＲ相とＳ相のうち低い方との電位差が所定電圧以上の時にパルスを出力する。ＦＰＧＡ５５は基準回路５１〜５３が出力したパルスを解析し電圧異常の有無と電圧値を検知する。故に数値制御装置は三相交流電圧に異常が有るか否かを精度良く検出できる。
【選択図】図２

Description

本発明は電圧異常検出装置に関する。

電力変換装置は一定周波数の交流電源から任意の周波数の交流出力を直流を介さずに直接生成し、交流電動機の制御を行う。入力電源電圧に異常が発生した場合、出力電圧波形に異常が発生し交流電動機の良好な運転が困難となる。三相交流電源の電源電圧の異常は、欠相状態、又は電源の相順が逆相となった状態等の様々な状態がある。欠相状態は三相のうちの一相だけの配線が断線した状態である。故に電力変換装置は電源電圧の異常を何らかの方法で検出し運転を停止する電源電圧異常検出回路が必要となる。

特許文献１が開示する電源電圧異常検出回路および方法は、欠相状態及び相順が逆相となった状態の何れの状態の電源電圧異常でも検出する。電源電圧異常検出回路は、電源電圧情報生成回路、異常検出用信号生成回路、判定回路を備える。電源電圧情報生成回路は、三相交流電源のＲＳＴの各相の電圧値の大小関係に応じた情報を検出して電源電圧情報信号として出力する。異常検出用信号生成回路は三相交流電源が正常である場合のＲＳＴの各相の電圧値の大小関係に基づく情報を予め保持し、この情報を異常検出用信号として出力する。判定回路は電源電圧情報信号と異常検出用信号を一定間隔で比較し、これらの信号が異なっている場合に電源電圧異常信号を出力する。

特開２００１−２５８１５１号公報

特許文献１に記載の電源電圧異常検出回路および方法は、電源電圧情報信号と異常検出用信号を一定間隔でしか比較していない。故に電源電圧の異常を精度良く検出できなかった。さらに電源電圧情報信号と異常検出用信号は何れも電圧値の大小関係に応じた情報であって電圧値ではない。故に現状の電圧値を正確に把握できなかった。電源電圧異常検出回路の回路面積が大きいので扱い辛かった。

本発明の目的は、電源電圧の異常を精度良く検出できる電圧異常検出装置を提供することである。

本発明の請求項１に係る電圧異常検出装置は、交流電圧の異常を検出する電圧異常検出装置であって、前記交流電圧を複数の相に分圧する分圧手段と、前記分圧手段が分圧した各相を夫々基準相としたときに、前記基準相とは異なる他の相のうち低い方の相である対象相との電位差が所定電圧以上になったときにパルスを出力するパルス出力手段と、前記パルス出力手段が出力した前記パルスの幅と周期を前記相毎に測定する測定手段と、前記測定手段が前記相毎に夫々測定した前記幅と周期と、メモリに予め記憶した基準情報とに基づき、前記交流電圧に異常が有るか否か判定する異常判定手段とを備えたことを特徴とする。電圧異常検出装置は、電源等が供給する交流電圧を複数の相に分圧し、各相に発生するパルスを夫々求め、そのパルスの幅と周期を基準情報と比較する。即ち三相交流電圧について相毎に異常を判断するのではなく、一相を基準とした場合の他の二相との電位差に基づいて出力するパルスで異常の有無を判断する。パルスは三相の全体の状態を反映したものである。故に電圧異常検出装置は交流電圧に異常が有るか否かを精度良く簡単に検出できる。

請求項２に係る発明の電圧異常検出装置は、請求項１に記載の発明の構成に加え、前記測定手段が前記相毎に測定した前記幅と周期からデューティ比を算出する算出手段を備え、前記分圧手段は受光素子デバイスを備え、前記異常判定手段は、前記算出手段が前記相毎に算出した前記デューティ比と、前記閾値とを夫々比較し、前記交流電圧に異常が有るか否か判定することを特徴とする。分圧手段は受光素子デバイスを備えるので絶縁可能である。故に他電圧の影響を受けることなくパルスだけで判断できる。電圧異常検出装置はデューティ比を算出して閾値と比較することで、受光素子デバイスの個体差の影響を受けずに、交流電圧の異常の有無を判定できる。

請求項３に係る発明の電圧異常検出装置は、請求項２に記載の発明の構成に加え、前記測定手段が測定した前記周期から前記パルスの周波数を特定する周波数特定手段を備え、前記基準情報は、前記周波数毎に前記閾値を夫々有し、前記異常判定手段は、前記算出手段が算出した前記デューティ比と、前記周波数特定手段が特定した前記周波数に対応する前記閾値とを夫々比較し、前記交流電圧に異常が有るか否か判定することを特徴とする。故に電圧異常検出装置は交流電圧の周波数に応じて交流電圧の異常の有無を精度良く検出できる。

請求項４に係る発明の電圧異常検出装置は、請求項１から３の何れかに記載の発明の構成に加え、前記測定手段は、前記各相に夫々発生する前記パルスが前記複数の相が順に並ぶ相順ではなく、同一の相が連続して並んだ場合、前記同一の相で連続して発生した前記パルスを無効化する無効化手段を備えたことを特徴とする。交流電圧が正常である場合、各相に夫々発生するパルスは相順となる。交流電圧が不安定で瞬間的に電圧が落ちたような場合、何れかの相のパルスは分断する。この場合、同一の相でパルスが連続する現象が生じる。該現象はノイズである。無効化手段はノイズを無効化する。故に電圧異常検出装置は交流電圧が一時的に不安定であっても交流電圧の異常の有無を精度良く検出できる。

請求項５に係る発明の電圧異常検出装置は、請求項１から４の何れかに記載の発明の構成に加え、前記交流電圧は三相交流電圧であって、前記分圧手段は、前記三相交流電圧をＲ相、Ｓ相、Ｔ相に夫々分圧することを特徴とする。故に電圧異常検出装置は三相交流電圧について請求項１から４の何れかに記載の効果を得ることができる。

請求項６に係る発明の電圧異常検出装置は、請求項１から５の何れかに記載の発明の構成に加え、前記測定手段が測定した前記パルス幅に基づき、前記交流電圧の電圧値を算出する電圧値算出手段と、前記電圧値算出手段が算出した前記電圧値の情報と、前記異常判定手段の判定結果の情報との少なくとも何れかを表示部に表示する表示手段とを備えたことを特徴とする。電圧異常検出装置は電圧値と異常の有無について表示部に表示できる。故に使用者は現状の電圧値と電圧の異常の有無について容易に確認できる。

数値制御装置１と工作機械２の電気的構成を示すブロック図。 電圧異常検出回路１５の回路図。 ＲＳＴ相を各基準相とした時のパルス概念図と三相入力の電圧波形図。 電圧解析処理の流れ図。 パルス周期とパルス幅の説明図。 正常なパルスの概念図。 ノイズを途中で生じたパルスの概念図。 ５０Ｈｚにおける電圧値とパルス幅の関係について計算値と三相実測値を比較したグラフ。 ６０Ｈｚにおける電圧値とパルス幅の関係について計算値と三相実測値を比較したグラフ。 パルス幅と比率の関係をプロットしたグラフ（５０Ｈｚ）。 パルス幅と比率の関係をプロットしたグラフ（６０Ｈｚ）。 計算パラメータテーブル９１の概念図。

以下、本発明の一実施形態を図面を参照して説明する。図１に示す数値制御装置１は本発明の電圧異常検出装置の一例である。数値制御装置１は工作機械２を制御しテーブル（図示略）上面に保持したワークの切削加工を行う。

図１を参照し、工作機械２の構成を簡単に説明する。工作機械２の左右方向、前後方向、上下方向は、夫々Ｘ軸方向、Ｙ軸方向、Ｚ軸方向である。工作機械２は図示しない主軸機構、主軸移動機構、工具交換装置等を備える。主軸機構は主軸モータ３２を備え、工具を装着した主軸を回転する。主軸移動機構は、Ｚ軸モータ３１、Ｘ軸モータ３３、Ｙ軸モータ３４を備え、テーブル上面に支持したワークに対し相対的に主軸をＸＹＺの各軸方向に夫々移動する。

工具交換装置はマガジンモータ３５を備え、複数の工具を保持する工具マガジン（図示略）を駆動し、主軸に装着した工具を他の工具と交換する。工作機械２は操作パネル（図示略）を更に備える。操作パネルは入力装置１７と表示装置１８を備える。入力装置１７は各種入力、設定等を行う為の機器である。表示装置１８は各種表示画面、設定画面に加え、後述する電圧情報と異常情報等を表示する機器である。電圧情報は三相交流電源１９が供給する現在の電圧値の情報である。異常情報は三相交流電源１９が供給する電圧に異常が有ることを示す情報である。電圧異常は過電圧又は電圧低下の状態を含む。入力装置１７と表示装置１８は数値制御装置１の入出力部１６に接続する。

Ｚ軸モータ３１はエンコーダ４１を備える。主軸モータ３２はエンコーダ４２を備える。Ｘ軸モータ３３はエンコーダ４３を備える。Ｙ軸モータ３４はエンコーダ４４を備える。マガジンモータ３５はエンコーダ４５を備える。エンコーダ４１〜４５は数値制御装置１の駆動回路２１〜２５に各々接続する。

図１を参照し、数値制御装置１の電気的構成を説明する。数値制御装置１は、ＣＰＵ１１、ＲＯＭ１２、ＲＡＭ１３、不揮発性記憶装置１４、電圧異常検出回路１５、入出力部１６、駆動回路２１〜２５等を備え、三相交流電源１９を駆動源とする。ＣＰＵ１１は数値制御装置１を統括制御する。ＲＯＭ１２は各種プログラムを記憶する。ＲＡＭ１３は各種処理実行中の各種データを一時的に記憶する。不揮発性記憶装置１４は作業者が入力装置１７で入力して登録した複数のＮＣプログラム等を記憶する。ＮＣプログラムは各種制御指令を含む複数のブロックで構成し、工作機械２の軸移動、工具交換等を含む各種動作をブロック単位で制御するものである。

電圧異常検出回路１５は三相交流電源１９が供給する三相交流電圧の異常の有無を検出する。駆動回路２１はＺ軸モータ３１とエンコーダ４１に接続する。駆動回路２２は主軸モータ３２とエンコーダ４２に接続する。駆動回路２３はＸ軸モータ３３とエンコーダ４３に接続する。駆動回路２４はＹ軸モータ３４とエンコーダ４４に接続する。駆動回路２５はマガジンモータ３５とエンコーダ４５に接続する。駆動回路２１〜２５はＣＰＵ１１から指令信号を受け、対応する各モータ３１〜３５に駆動電流を夫々出力する。駆動回路２１〜２５はエンコーダ４１〜４５からフィードバック信号を受け、位置と速度のフィードバック制御を行う。入出力部１６は入力装置１７と表示装置１８に夫々接続する。

使用者は複数のＮＣプログラムの中から一のＮＣプログラムを入力装置１７で選択可能である。ＣＰＵ１１は選択したＮＣプログラムを表示装置１８に表示する。ＣＰＵ１１は表示装置１８に表示したＮＣプログラムに基づき、工作機械２の動作を制御する。

図２を参照し、三相交流電源１９を説明する。三相交流電源１９は電流又は電圧の位相を互いにずらした三系統の単相交流を組み合わせた交流電源であり、例えば２００Ｖの交流電圧を供給する。第一相はＲ相、第二相はＳ相、第三相はＴ相である。図２に示す三相交流電源１９はΔ結線（デルタ結線）である。Δ結線は三相各相を相電圧が加わる向きに接続し閉回路とする結線である。三相交流電源１９はΔ結線の他にＹ結線又はＶ結線でもよい。

図２を参照し、電圧異常検出回路１５の構成を説明する。電圧異常検出回路１５は三相交流電源１９が供給する交流電圧の異常を検出する。電圧異常検出回路１５は、Ｒ相基準回路５１、Ｓ相基準回路５２、Ｔ相基準回路５３、ＦＰＧＡ５５を備える（以下総称する場合は基準回路５１〜５３と呼ぶ）。電圧異常検出回路１５は簡単な構成であるので、従来に比べて回路面積を小さくできて扱いやすい。

Ｒ相基準回路５１は、三相交流電源１９が出力する三相交流電圧を分圧し、Ｒ相を基準として、他のＳ相とＴ相のうち低い方との電位差が所定電圧以上になった時にパルスを出力する。Ｓ相基準回路５２は、三相交流電源１９が出力する三相交流電圧を分圧し、Ｓ相を基準として、他のＲ相とＴ相のうち低い方との電位差が所定電圧以上になった時にパルスを出力する。Ｔ相基準回路５３は、三相交流電源１９が出力する三相交流電圧を分圧し、Ｔ相を基準として、他のＲ相とＳ相のうち低い方との電位差が所定電圧以上になった時にパルスを出力する。ＦＰＧＡ５５は後述する電圧解析処理（図４参照）を実行する。電圧解析処理は基準回路５１〜５３が出力したパルスを解析し電圧異常の有無と電圧値を解析する処理である。

図２を参照し、Ｒ相基準回路５１の構成を説明する。Ｒ相基準回路５１は、抵抗６１，６２、シャントレギュレータ６３、フォトカプラ６４等を備える。抵抗６１，６２は、三相交流電源１９が出力する三相交流電圧をＲ相、Ｓ相、Ｔ相に夫々分圧する。シャントレギュレータ６３は、Ｒ相基準で他のＳ相とＴ相のうち低い方との電位差が所定電圧以上になるとＯＮする。シャントレギュレータ６３がＯＮすると、フォトカプラ６４は点灯し且つパルスをＦＰＧＡ５５に出力する。シャントレギュレータ６３はＲ相基準で他のＳ相とＴ相のうち低い方との電位差が所定電圧未満になるとＯＦＦする。シャントレギュレータ６３がＯＦＦすると、フォトカプラ６４は消灯する。

Ｓ相基準回路５２は、抵抗７１，７２、シャントレギュレータ７３、フォトカプラ７４等を備える。抵抗７１，７２は、三相交流電源１９が出力する三相交流電圧をＲ相、Ｓ相、Ｔ相に夫々分圧する。シャントレギュレータ７３は、Ｓ相基準で他のＲ相とＴ相のうち低い方との電位差が所定電圧以上になるとＯＮする。シャントレギュレータ７３がＯＮすると、フォトカプラ７４は点灯し且つパルスをＦＰＧＡ５５に出力する。シャントレギュレータ７３は、Ｓ相基準で他のＲ相とＴ相のうち低い方との電位差が所定電圧未満になるとＯＦＦする。シャントレギュレータ７３がＯＦＦすると、フォトカプラ７４は消灯する。

Ｔ相基準回路５３は、抵抗８１，８２、シャントレギュレータ８３、フォトカプラ８４等を備える。抵抗８１，８２は、三相交流電源１９が出力する三相交流電圧をＲ相、Ｓ相、Ｔ相に夫々分圧する。シャントレギュレータ８３は、Ｔ相基準で他のＲ相とＳ相のうち低い方との電位差が所定電圧以上になるとＯＮする。シャントレギュレータ８３がＯＮすると、フォトカプラ８４は点灯し且つパルスをＦＰＧＡ５５に出力する。シャントレギュレータ８３は、Ｔ相基準で他のＲ相とＳ相のうち低い方との電位差が所定電圧未満になるとＯＦＦする。シャントレギュレータ８３がＯＦＦすると、フォトカプラ８４は消灯する。

図２，図３を参照し、Ｒ相基準回路５１の作用を説明する。図３の最下段の波形は、ＲＳＴの三相を入力した電圧曲線である。各電圧曲線は何れもｓｉｎカーブであって１２０度ずつ位相がずれている。図３の上側三つの波形は、上から順にＲ相基準、Ｓ相基準、Ｔ相基準とした場合の各パルス波形の概念図である。各概念図は説明が分かり易いように、電位差が所定電圧以上（例えば１５２．５Ｖ以上）のパルス波形を示す。電位差が所定電圧未満の場合、パルス電圧は零とする。

上述の通り、Ｒ相基準回路５１は、Ｒ相基準で、他のＳ相とＴ相のうち低い方とＲ相との電位差が所定電圧以上になった時にパルスを出力する。例えば図３に示す二点鎖線で囲んだ枠内に着目して説明する。ｔ１では、Ｓ相の方がＴ相よりも電圧が低く、Ｒ相とＳ相の電位差は同じである。Ｓ相の方がＴ相よりも電圧が低い場合、図２に示すように、Ｒ相基準回路５１では点線の矢印Ａの方向に電圧がかかる。ｔ１を過ぎると、Ｒ相とＳ相との間に電位差が徐々に生じ、ｔ２で所定電圧以上に達する。シャントレギュレータ６３はＯＮする。シャントレギュレータ６３のＫ端子（カソード端子）とＡ端子（アノード端子）との間に電流が流れる。フォトカプラ６４は点灯し、ＦＰＧＡ５５にパルスを出力する。パルスはｔ２から上昇して一定値に達する。Ｒ相とＳ相の電位差は徐々に小さくなる。

ｔ３でＳ相とＴ相は逆転する。パルスはｔ３で少し低下する。ｔ３を過ぎると、Ｔ相の方がＳ相よりも電圧が低くなるので、図２に示すように、Ｒ相基準回路５１では二点鎖線の矢印Ｂの方向に電圧がかかる。ｔ３を過ぎると、Ｒ相とＴ相との間に所定電圧以上の電位差が生じるので、パルスは再上昇して一定値に達する。Ｒ相とＴ相の電位差は徐々に小さくなり、ｔ４で所定電圧未満となる。シャントレギュレータ６３はＯＦＦする。フォトカプラ６４は消灯する。パルスはｔ４で零となる。Ｒ相基準回路５１が出力するパルスはｔ２〜ｔ４までの波形を一定周期毎に繰り返す。

Ｓ相基準回路５２とＴ相基準回路５３はＲ相基準回路５１と同様に動作する。図３に示すように、Ｓ相とＴ相の各パルス波形は、Ｒ相のパルス波形に対して位相がずれている。Ｒ相のパルス、Ｓ相のパルス、Ｔ相のパルスは、ＲＳＴの相順でＦＰＧＡ５５に各々出力する。ＦＰＧＡ５５は基準回路５１〜５３が出力した各パルスについて電圧解析処理を実行する。

図４を参照し、電圧解析処理を説明する。電圧解析処理はＦＰＧＡ５５が実行する。先ず、ＦＰＧＡ５５はＲＳＴ相のパルス情報を受信する（Ｓ１０）。パルス情報は、Ｒ相基準回路５１、Ｓ相基準回路５２、Ｔ相基準回路５３が夫々出力するパルスの情報である。

次に、ＦＰＧＡ５５はパルス情報に基づきパルス幅とパルス周期を相毎に測定する（Ｓ１１）。図５に示すように、パルスは一定周期毎に繰り返す。ｔ７はパルスが基準電圧から立ち上がる時間である。基準電圧は例えば１５２．５Ｖの一定電圧である。ｔ８はパルスが最高電圧に達した時間である。ｔ９はパルスが最高電圧から下がり始める時間である。ｔ１０はパルスが基準電圧まで下がった時間である。ｔ１１は次のパルスが基準電圧から立ち上がる時間である。パルス幅はｔ７〜ｔ１０までの時間である。パルス周期はｔ７〜ｔ１１までの時間である。なおパルス幅はｔ８〜ｔ９までの時間としてもよい。ｔ７〜ｔ１１はパルスの安定した箇所である。故にＦＰＧＡ５５はパルス幅とパルス周期を正確に測定できる。

ところで、フォトカプラは一般的に発光素子と受光素子の二つの素子を備える。各素子の発光具合、受光感度等にはバラツキがある。発光具合と受光感度の関係はＣＴＲ（変換効率）といい、％で表記する。ＣＴＲはロットによってバラツキを生じ、経年変化によって低下する場合もある。ＣＴＲのバラツキは主にＦＡＬＬ時間に大きく影響を与える。そこで、ＦＰＧＡ５５は各素子のバラツキを考慮し、パルスのＲＩＳＥ時間とＦＡＬＬ時間を用いてパルス幅を補正してもよい。ＲＩＳＥ時間はｔ７〜ｔ８までの時間である。ＦＡＬＬ時間はｔ９〜ｔ１０までの時間である。ＦＰＧＡ５５はＲＩＳＥ時間とＦＡＬＬ時間を計測し、各時間の半分の幅をｔ７〜ｔ１０までのパルス幅から夫々減算してもよい。パルス幅をｔ８〜ｔ９までの時間とした場合、ＲＩＳＥ時間とＦＡＬＬ時間の半分の幅をパルス幅に夫々加算すればよい。

次に、ＦＰＧＡ５５は周波数を算出する（Ｓ１２）。ＦＰＧＡ５５は相毎に測定したパルス周期に基づき、三相交流電源１９の周波数が５０Ｈｚか６０Ｈｚかそれ以外か判定する。ＦＰＧＡ５５は判定結果をメモリ（図示略）に記憶する。

次に、ＦＰＧＡ５５はパルスチェック処理を実行する（Ｓ１３）。パルスチェック処理は、Ｒ相基準回路５１、Ｓ相基準回路５２及びＴ相基準回路５３が出力する各パルスの異常の有無を検出し、異常があるパルスを無効化する処理である。図６に示すパルスは正常時のパルスである。パルスの一周期はｔ１５〜ｔ１６までの時間である。ｔ１５，ｔ１６はパルスを更新した時間である。ＲＳＴ相の各パルスが正常であれば、図３に示すように、ＲＳＴの相順で出現する。

図７に示すパルスは途中でノイズが発生している。正常であればパルスの一周期はｔ１７〜ｔ１９までの時間である。例えば地域の電力事情等によって電圧が瞬間的に低下する場合がある。パルス出力中の瞬間的な電圧低下はノイズとなる。パルス出力中にノイズが発生した場合、パルスは分断して二山となる。故にパルスはｔ１７，ｔ１８，ｔ１９で更新したことになる。パルス周期はｔ１７〜ｔ１８まで周期とｔ１８〜ｔ１９までの周期の二周期となる。Ｒ相のパルスで図７に示す異常を生じた場合、Ｒ相のパルスが同一相で連続して更新したことになる。ＦＰＧＡ５５は「ＲＲＳＴ」の順で各パルスを検出する。パルスが同一相で連続して更新した場合、そのパルスは異常である。ＦＰＧＡ５５は連続したパルスを無効と判断する。故にＦＰＧＡ５５は正常なパルスのみを抽出して異常を判定できる。

次に、ＦＰＧＡ５５は相順チェック処理を実行する（Ｓ１４）。相順チェック処理は、基準回路５１〜５３が出力した各パルスに基づき、交流電圧が相順であるか否かチェックする。交流電圧が相順でない状態は異常状態である。異常状態は例えば欠損状態又は逆相状態の場合である。欠損状態は三相のうち一相だけの配線が断線した状態である。逆相状態はＲＳＴ相の相順が逆となった状態である。ＦＰＧＡ５５は欠損状態又は逆相状態を検知した場合、異常情報としてメモリに記憶する。

次に、ＦＰＧＡ５５は異常検知処理を実行する（Ｓ１５）。異常検知処理は三相交流電源１９の過電圧と電圧低下とを夫々検知する処理である。異常検知処理では、ＦＰＧＡ５５はＲＳＴの各相についてパルス幅とパルス周期のデューティ比を算出する。デューティ比はパルス周期に対するパルス幅の割合である。ＦＰＧＡ５５は周波数（例えば５０Ｈｚと６０Ｈｚ）毎に第一閾値と第二閾値とを予めメモリに記憶する。第一閾値は過電圧を判定する為の閾値である。第二閾値は電圧低下を判定する為の閾値である。第一閾値と第二閾値は実験結果の実測値から求めてもよい。例えば５０Ｈｚの周波数で、第一閾値は５７．１９％、第二閾値は４６．６２％と設定できる。ＦＰＧＡ５５は、デューティ比が第一閾以上であれば過電圧と判定し、第二閾値以下であれば電圧低下と判断する。ＦＰＧＡ５５は判定結果を異常情報としてメモリに記憶する。なお第二閾値よりも低い第三閾値を設定し停電を検知してもよい。第一閾値と第二閾値は本発明の基準情報に相当する。

なお詳述しないが、ＦＰＧＡ５５はＢＩＴシフト除算と加算器を用いて、パルス周期からパルス幅の上限と下限の判定基準値を近似値で算出し、この近似値とパルス幅を比較する。例えば、５０Ｈｚでパルス周期が２０ｍｓの場合、ＦＰＧＡ５５の内部カウンタは１カウンタ＝２ｕｓ単位、ＢＩＴ長は１４ｂｉｔであるから、カウンタ値は約１００００となる。ＢＩＴシフト除算は１回シフトする毎に２で除算する。故にＦＰＧＡ５５は１３回ＢＩＴシフトを行い、１，４，７，１０，１１，１３回目のみを加算し、パルス周期から第一閾値である５７．１９％のパルス幅の上限値を算出する。ＦＰＧＡ５５は上限値とパルス幅を比較し、上回っていた場合は過電圧と判定できる。

次に、ＦＰＧＡ５５は電圧値算出処理を実行する（Ｓ１６）。電圧値算出処理は、ＲＳＴの三相電圧値をパルス幅とパルス周期と周波数とを用いて算出する処理である。単相の電圧値を算出する一般的な演算式は以下の通りである。Ｖ_ＩＮは入力電圧、Ｖ_Ｅは電圧検出閾値であってフォトカプラが導通する電圧である。ｆは周波数である。
Ｖ_ＩＮ＝Ｖ_Ｅ／（ｃｏｓ（２π×ｆ×（パルス幅／２））・・・（１）

５０Ｈｚの周波数で（１）式を用いて算出した電圧値とパルス幅との関係を図８のグラフに示す。下の曲線Ｐ１は計算値、上の曲線Ｐ２は三相実測値である。計算値とは、（１）式を用いて算出したパルス幅である。三相実測値とは、ＦＰＧＡ５５で計測した電圧値のパルス幅である。曲線Ｐ１は曲線Ｐ２の約０．６倍であることがわかる。故に５０Ｈｚの周波数で三相交流電源１９の電圧値を算出する為に、単相を対象とした（１）式をそのまま使用することはできない。

６０Ｈｚの周波数で（１）式を用いて算出した電圧値とパルス幅との関係を図９のグラフに示す。下の曲線Ｑ１は計算値、上の曲線Ｑ２は三相実測値である。曲線Ｑ１は曲線Ｑ２の約０．６倍であることがわかる。故に６０Ｈｚの周波数で三相交流電源１９の電圧値を算出する為に、単相を対象とした（１）式をそのまま使用することはできない。

上記検討より、測定したパルス幅から三相交流電源１９の電圧値を算出する為に、（１）式を改良する。（１）式に入力するパルス幅を補正し、三相実測値を直接導けばよい。図１０は、５０Ｈｚの周波数で、パルス幅毎に計算値と三相実測値の比率を算出してプロットしたものである。横軸はＦＰＧＡ５５が測定するパルス幅、縦軸は比率である。比率はＦＰＧＡ５５が測定するパルス幅を補正する補正値である。これらプロットデータの近似式は以下の通りである。
y=-0.0005510245x⁴+0.0203099438x³-0.2793184179x²+1.7165523815x-3.3316034929 ・・・（２）

図１１は、６０Ｈｚの周波数で、パルス幅毎に計算値と三相実測値の比率を算出してプロットしたものである。横軸はＦＰＧＡ５５が測定するパルス幅、縦軸は比率である。比率はＦＰＧＡ５５が測定するパルス幅を補正する補正値である。これらプロットデータの近似式は以下の通りである。
y=0.0137540330x⁴-0.4256553089x³+4.9038648653x²-24.8943800941x+47.6117061713 ・・・（３）

ＦＰＧＡ５５が測定するパルス幅から三相交流電源１９の電圧値を計算する計算式と計算パラメータは、以下の通りである。計算パラメータは周波数毎に設定する。
V_IN=V_E/(cos(π×F×ActPW×(ApP1×ActPW⁴+ApP2×ActPW³+ApP3×ActPW²+ApP4×ActPW+ ApP5)×10^-3))/√２ ・・・（４）
・V_E：電圧検出閾値（本実施形態では１５２．５Ｖ）
・ActPW：実測パルス幅（ｍｓ）
・F：周波数
・ApP1〜ApP5：（２）式と（３）式で求めた近似式パラメータ

ＦＰＧＡ５５は図１２に示す計算パラメータテーブル９１をメモリに記憶する。計算パラメータテーブル９１は上述の計算パラメータを夫々設定する。ApP1〜ApP5の近似式パラメータは上記の評価結果によって変更すればよい。故にＦＰＧＡ５５は、計算パラメータテーブル９１のうち、測定したパルス周期から割り出した周波数の近似式パラメータを（４）式に当てはめ、実測パルス幅をActPWに代入することで、三相交流電源１９の電圧値を算出できる。ＦＰＧＡ５５は算出した電圧値を電圧情報としてメモリに記憶する。

次に、ＦＰＧＡ５５はメモリに記憶した異常情報と電圧情報をＣＰＵ１１に出力する（Ｓ１７）。ＣＰＵ１１は出力した異常情報と電圧情報をＲＡＭ１３に記憶し且つ表示装置１８に表示する。作業者は表示装置１８に表示した異常情報と電圧情報を確認することで、三相交流電圧が正常か異常か認識できる。故に作業者は異常箇所の修理交換等の速やかな対応ができる。作業者は異常情報のみならず電圧情報を確認できるので、三相交流電圧が正常であることを常時確認できる。

以上説明にて、基準回路５１〜５３が本発明の分圧手段とパルス出力手段に相当し、図４のＳ１１の処理を実行するＦＰＧＡ５５が本発明の測定手段に相当し、Ｓ１２の処理を実行するＦＰＧＡ５５が本発明の周波数特定手段に相当し、Ｓ１３の処理を実行するＦＰＧＡ５５が本発明の無効化手段に相当し、Ｓ１５の処理を実行するＦＰＧＡ５５が本発明の異常判定手段に相当する。表示装置１８に電圧情報と異常情報を表示するＣＰＵ１１が本発明の表示手段に相当する。

以上説明したように、本実施形態の数値制御装置１は電圧異常検出回路１５を備える。電圧異常検出回路１５は三相交流電源１９の異常の有無を検出する。電圧異常検出回路１５は、Ｒ相基準回路５１、Ｓ相基準回路５２、Ｔ相基準回路５３、ＦＰＧＡ５５を備える。Ｒ相基準回路５１は、三相交流電源１９が出力する三相交流電圧を分圧し、Ｒ相を基準として、他のＳ相とＴ相のうち低い方との電位差が所定電圧以上になった時にパルスを出力する。Ｓ相基準回路５２は、三相交流電源１９が出力する三相交流電圧を分圧し、Ｓ相を基準として、他のＲ相とＴ相のうち低い方との電位差が所定電圧以上になった時にパルスを出力する。Ｔ相基準回路５３は、三相交流電源１９が出力する三相交流電圧を分圧し、Ｔ相を基準として、他のＲ相とＳ相のうち低い方との電位差が所定電圧以上になった時にパルスを出力する。ＦＰＧＡ５５は基準回路５１〜５３が出力したパルスを解析し電圧異常の有無と電圧値をリアルタイムで検知する。ＦＰＧＡ５５は三相交流電圧について相毎に異常を判断するのではなく、一相を基準とした場合の他の二相との電位差に基づいて出力するパルスで異常の有無を判断する。故に数値制御装置１は三相交流電圧に異常が有るか否かを精度良く検出できる。

本実施形態ではさらに、ＦＰＧＡ５５は相毎に測定したパルス幅とパルス周期からデューティ比を算出する。ＦＰＧＡ５５は算出したデューティ比と第一閾値と第二閾値と比較し、三相交流電源１９の過電圧と電圧低下を夫々検知できる。デューティ比で比較するので、フォトカプラの個体差の影響を軽減できる。さらに各基準回路５１〜５３は受光素子デバイスであるフォトカプラを備えているので回路内を絶縁できる。故にＦＰＧＡ５５は他の電圧の影響を受けることなくパルス情報だけで電圧値を算出できる。

本実施形態ではさらに、ＦＰＧＡ５５はパルス周期から周波数を特定する。ＦＰＧＡ５５は特定した周波数に対応する閾値とデューティ比を比較する。故に数値制御装置１は交流電圧の周波数に応じて交流電圧の異常の有無を精度良く検出できる。

本実施形態ではさらに、ＦＰＧＡ５５は各相に夫々発生するパルスが同一の相で連続して並んだ場合、同一の相で連続して発生したパルスを無効化する。故に数値制御装置１は電圧の瞬間的な低下等に起因するノイズがパルス途中で発生した場合、そのパルスを無効にできるので、正常なパルスのみを抽出して電圧異常を判断できる。

本実施形態ではさらに、ＣＰＵ１１は電圧情報と異常情報とのうち少なくとも何れかを表示装置１８に表示する。故に使用者は現状の電圧値と異常の有無について容易に監視できる。

なお本発明は上記実施の形態に限定されず、様々な変形が可能である。上記実施形態は、三相交流電源１９が供給する三相交流電圧の異常を検出するものであるが、二相でもよく、又は三相以上の複数の相でもよい。

また上記実施形態では、各基準回路５１〜５３はフォトカプラ６４，７４，８４を備えているが、受光素子デバイスであればよく、例えば光ＭＯＳＦＥＴでもよい。

また上記実施形態では、ＣＰＵ１１はＦＰＧＡ５５が出力した異常情報を表示装置１８に表示する。ＣＰＵ１１は異常情報に基づき、工作機械２の動作を停止する制御を行ってもよい。例えば過電圧又は電圧低下を検知した場合、ＣＰＵ１１は工作機械２の動作を停止してもよい。また上記実施形態は過電圧と電圧低下を第一閾値と第二閾値と比較して検知するが、さらに複数の閾値を用いることで、過電圧と電圧低下を多段階で検知してもよい。この場合、過電圧と電圧低下のレベルまで検知できる。さらに過電圧又は電圧低下のレベルに応じて、表示装置１８で異常報知を行い、工作機械２の動作を強制停止してもよい。

また上記実施形態は、本発明の電圧異常検出装置の一実施形態として、数値制御装置１を説明したが、数値制御装置１とは独立した電圧異常検出装置であってもよい。

また上記実施形態では、ＦＰＧＡ５５はパルス幅とパルス周期からデューティ比を算出して第一閾値と第二閾値と比較して異常を判断したが、パルス幅のみで異常を判断してもよい。

１ 数値制御装置
１５ 電圧異常検出回路
１９ 三相交流電源
５１ Ｒ相基準回路
５２ Ｓ相基準回路
５３ Ｔ相基準回路
５５ ＦＰＧＡ
６１，６２ 抵抗
６４ フォトカプラ
７１，７２ 抵抗
７４ フォトカプラ
８１，８２ 抵抗
８４ フォトカプラ

Claims (6)

1. 交流電圧の異常を検出する電圧異常検出装置であって、
   前記交流電圧を複数の相に分圧する分圧手段と、
   前記分圧手段が分圧した各相を夫々基準相としたときに、前記基準相とは異なる他の相のうち低い方の相である対象相との電位差が所定電圧以上になったときにパルスを出力するパルス出力手段と、
   前記パルス出力手段が出力した前記パルスの幅と周期を前記相毎に測定する測定手段と、
   前記測定手段が前記相毎に夫々測定した前記幅と周期と、メモリに予め記憶した基準情報とに基づき、前記交流電圧に異常が有るか否か判定する異常判定手段と
   を備えたことを特徴とする電圧異常検出装置。
2. 前記測定手段が前記相毎に測定した前記幅と周期からデューティ比を算出する算出手段を備え、
   前記分圧手段は受光素子デバイスを備え、
   前記異常判定手段は、
   前記算出手段が前記相毎に算出した前記デューティ比と、前記閾値とを夫々比較し、前記交流電圧に異常が有るか否か判定することを特徴とする請求項１に記載の電圧異常検出装置。
3. 前記測定手段が測定した前記周期から前記パルスの周波数を特定する周波数特定手段を備え、
   前記基準情報は、前記周波数毎に前記閾値を夫々有し、
   前記異常判定手段は、
   前記算出手段が算出した前記デューティ比と、前記周波数特定手段が特定した前記周波数に対応する前記閾値とを夫々比較し、前記交流電圧に異常が有るか否か判定することを特徴とする請求項２に記載の電圧異常検出装置。
4. 前記測定手段は、前記各相に夫々発生する前記パルスが前記複数の相が順に並ぶ相順ではなく、同一の相が連続して並んだ場合、前記同一の相で連続して発生した前記パルスを無効化する無効化手段を備えたことを特徴とする請求項１から３の何れかに記載の電圧異常検出装置。
5. 前記交流電圧は三相交流電圧であって、
   前記分圧手段は、前記三相交流電圧をＲ相、Ｓ相、Ｔ相に夫々分圧することを特徴とする請求項１から４の何れかに記載の電圧異常検出装置。
6. 前記測定手段が測定した前記パルス幅に基づき、前記交流電圧の電圧値を算出する電圧値算出手段と、
   前記電圧値算出手段が算出した前記電圧値の情報と、前記異常判定手段の判定結果の情報との少なくとも何れかを表示部に表示する表示手段と
   を備えたことを特徴とする請求項１から５の何れかに記載の電圧異常検出装置。

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