JP2014099584A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2014099584A
JP2014099584A JP2013098728A JP2013098728A JP2014099584A JP 2014099584 A JP2014099584 A JP 2014099584A JP 2013098728 A JP2013098728 A JP 2013098728A JP 2013098728 A JP2013098728 A JP 2013098728A JP 2014099584 A JP2014099584 A JP 2014099584A
Authority
JP
Japan
Prior art keywords
semiconductor chip
lead
conductive adhesive
semiconductor device
convex portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013098728A
Other languages
English (en)
Inventor
Yuichi Kondo
雄一 近藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2013098728A priority Critical patent/JP2014099584A/ja
Priority to PCT/JP2013/005665 priority patent/WO2014061204A1/ja
Publication of JP2014099584A publication Critical patent/JP2014099584A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/273—Manufacturing methods by local deposition of the material of the layer connector
    • H01L2224/2731—Manufacturing methods by local deposition of the material of the layer connector in liquid form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29347—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/29393—Base material with a principal constituent of the material being a solid not provided for in groups H01L2224/293 - H01L2224/29391, e.g. allotropes of carbon, fullerene, graphite, carbon-nanotubes, diamond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/83138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/83139—Guiding structures on the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/83138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/8314—Guiding structures outside the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/83138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/83141—Guiding structures both on and outside the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Die Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

【課題】導電性接着剤の厚さにばらつきが生じることを抑制することで、機械的及び電気的な接続不良の発生が抑制された半導体装置及びその製造方法を提供する。
【解決手段】半導体チップ（１０）と、リード（２０）と、半導体チップとリードとを機械的及び電気的に接続する導電性接着剤（３０）と、を有する半導体装置であって、半導体チップにおけるリードとの対向面（１１ｂ）、及び、リードにおける半導体チップとの対向面（２０ａ）の少なくとも一方に、一方の対向面から他方の対向面に延びる、同一の長さを有する凸部（４０）が複数形成され、複数の凸部の端部それぞれが、半導体チップとリードそれぞれの対向面に接触しており、複数の凸部によって、半導体チップとリードとの間に設けられ、半導体チップとリードそれぞれの対向面に接触する導電性接着剤の厚さが、規定されている。
【選択図】図２

Description

本発明は、半導体チップとリードとが導電性接着剤によって機械的及び電気的に接続された半導体装置及びその製造方法に関するものである。
従来、例えば特許文献１に示されるように、金属粉末と、接着用樹脂と、樹脂ビーズよりなるスペーサとが配合された導電性接着剤が提案されている。この導電性接着剤を用いて電子回路が形成された主要部材と配線が形成された支持部材との間を電気的に接続している。この場合、導電性接着剤に配合されたスペーサにより当該導電性接着剤の膜厚を所定膜厚としている。
特開平１１−１５８４４８号公報
しかしながら、導電性接着剤は流動性を有するので、主要部材と支持部材とが対向する方向に配置されるスペーサの数にばらつきが生じる。極端に言えば、スペーサが積層される領域と積層されない領域とが生じる。この結果、導電性接着剤の膜厚にばらつきが生じる虞がある。
導電性接着剤の厚さにばらつきが生じると、主要部材及び支持部材それぞれと導電性接着剤との線膨張係数の差に起因する熱応力が発生した際に、その熱応力が局所的に強まる部位が両者の間に生じる。換言すれば、応力集中が生じる。このため、導電性接着剤が、主要部材と支持部材から剥がれ、主要部材と支持部材に機械的及び電気的な接続不良が生じる、という問題が起きる。
そこで、本発明は上記問題点に鑑み、導電性接着剤の厚さにばらつきが生じることを抑制することで、機械的及び電気的な接続不良の発生が抑制された半導体装置及びその製造方法を提供することを目的とする。
上記した目的を達成するために、本発明は、半導体チップ（１０）と、リード（２０）と、半導体チップとリードとを機械的及び電気的に接続する導電性接着剤（３０）と、を有する半導体装置であって、半導体チップにおけるリードとの対向面（１１ｂ）、及び、リードにおける半導体チップとの対向面（２０ａ）の少なくとも一方に、一方の対向面から他方の対向面に延びる凸部（４０）が複数形成され、複数の凸部の端部それぞれが、半導体チップとリードそれぞれの対向面に接触しており、複数の前記凸部によって、半導体チップとリードとの間の間隔が定められていることを特徴とする。
このように本発明によれば、半導体チップ（１０）及びリード（２０）の少なくとも一方に、半導体チップ（１０）とリード（２０）との間の間隔（導電性接着剤（３０）の厚さ）を規定する凸部（４０）が形成されている。これによれば、導電性接着剤に、導電性接着剤の厚さを規定するスペーサが含まれた構成とは異なり、導電性接着剤（３０）を介して半導体チップ（１０）とリード（２０）を機械的及び電気的に接続する際に、導電性接着剤（３０）の流動性のために、導電性接着剤３０の厚さを規定する部材（凸部４０）の分布や形状が変動することが抑制される。このため、導電性接着剤（３０）の厚さ（膜厚）にばらつきが生じることが抑制される。
また、本発明によれば、上記のように、導電性接着剤（３０）の厚さにばらつきが生じることが抑制される。したがって、半導体チップ（１０）及びリード（２０）それぞれと導電性接着剤（３０）との線膨張係数の差に起因する熱応力が発生した際に、その熱応力が局所的に強まる部位が両者の間に生じることが抑制される。換言すれば、応力集中の発生が抑制される。このため、熱応力の応力集中のために、導電性接着剤（３０）が半導体チップ（１０）やリード（２０）から剥離することが抑制され、半導体チップ（１０）とリード（２０）に機械的及び電気的な接続不良が生じることが抑制される。
本発明では、複数の凸部の少なくとも１つの側面に、導電性接着剤が接触した構成が好ましい。これによれば、凸部の側面が導電性接着剤に接触していない構成と比べて、導電性接着剤（３０）の接触面積が増大される。そのため、半導体チップ（１０）とリード（２０）との機械的な接続強度が向上され、両者に、機械的及び電気的な接続不良が生じることが抑制される。
複数の凸部の少なくとも１つの側面の全てが、導電性接着剤によって覆われた構成が好ましい。これによれば、凸部の側面が導電性接着剤によって覆われていない構成とは異なり、アンカー効果が生じる。そのため、半導体チップ（１０）とリード（２０）との機械的な接続強度が向上され、両者に、機械的及び電気的な接続不良が生じることが抑制される。
凸部は、硬化状態における導電性接着剤よりも、軟らかい構成が好ましい。これによれば、凸部が、硬化状態における導電性接着剤よりも、硬い構成とは異なり、凸部（４０）と導電性接着剤（３０）との線膨張係数の差に起因する熱応力が、両者の間に発生したとしても、熱応力によって凸部（４０）が変形するので、導電性接着剤（３０）へ印加される熱応力の強さが緩和される。そのため、導電性接着剤（３０）が半導体チップ（１０）やリード（２０）から剥離することが抑制され、半導体チップ（１０）とリード（２０）に機械的及び電気的な接続不良が生じることが抑制される。
凸部と導電性接着剤とは、同一の線膨張係数を有する構成が好ましい。これによれば、凸部と導電性接着剤とが異なる線膨張係数を有する構成とは異なり、凸部（４０）と導電性接着剤（３０）との間に、線膨張係数の差に起因する熱応力が発生することが抑制される。そのため、導電性接着剤（３０）が半導体チップ（１０）やリード（２０）から剥離することが抑制され、半導体チップ（１０）とリード（２０）に機械的及び電気的な接続不良が生じることが抑制される。
凸部の少なくとも１つは、リードの一部を半導体チップ側に突起させた部位である構成が好ましい。これによれば、リード（２０）とともに凸部（４０）が形成されるので、リード（２０）と凸部（４０）とが別材料から成る構成と比べて、半導体装置（１００）の部品点数が減少されるとともに、製造工程が簡略化される。この結果、製造コストが低減される。
凸部は、ＵＶ硬化樹脂から成る構成が良い。これによれば、凸部が熱硬化樹脂から成る構成と比べて、液体状態の樹脂を早く硬化させることができる。そのため、液体状態における樹脂の形状を反映させて、凸部（４０）を形成することができ、凸部（４０）の形状が不安定となることが抑制される。これにより、凸部（４０）の品質にばらつきが生じることが抑制され、導電性接着剤（３０）の厚さにばらつきが生じることが抑制される。したがって、熱応力の応力集中のために、導電性接着剤（３０）が半導体チップ（１０）やリード（２０）から剥離することが抑制され、半導体チップ（１０）とリード（２０）に機械的及び電気的な接続不良が生じることが抑制される。
半導体チップの重心周りに凸部が等間隔で３つ以上配置され、３つ以上の凸部の頂点を結んだ線によって正多角形が形作られた構成が好ましい。これによれば、導電性接着剤（３０）によって半導体チップ（１０）とリード（２０）とが機械的及び電気的に接続される前に、半導体チップ（１０）とリード（２０）とが凸部（４０）によって安定して支持される。
本発明は、半導体チップ（１０）の対向面及びリード（２０）の対向面の少なくとも一方に凸部（４０）を形成する形成工程と、この凸部（４０）の形成工程後、半導体チップの対向面（１１ｂ）及びリードの対向面（２０ａ）の少なくとも一方に液体状態の導電性接着剤（３０）を塗布する塗布工程と、この塗布工程後、液体状態の導電性接着剤（３０）が半導体チップ（１０）の対向面（１１ｂ）及びリードの対向面（２０ａ）の両方に付着し、凸部（４０）の先端が半導体チップ（１０）の対向面（１１ｂ）及びリードの対向面（２０ａ）の少なくとも一方に接触するように、半導体チップ（１０）とリード（２０）とを対向させ、液体状態の導電性接着剤（３０）を硬化させることで、半導体チップ（１０）とリード（２０）とを導電性接着剤（３０）を介して機械的及び電気的に接続する接続工程と、を有することを特徴とする。
このように、本発明によれば、凸部（４０）が、半導体チップ（１０）及びリード（２０）の対向面（１１ｂ，２０ａ）の少なくとも一方に形成されている。そのため、導電性接着剤に、導電性接着剤の厚さを規定するスペーサが含まれた構成とは異なり、導電性接着剤（３０）の厚さを規定する部材（凸部（４０））の分布や形状を、半導体装置（１００）の製造工程にて視認できる。これにより、凸部（４０）の品質を容易に評価することができる。以上により、凸部（４０）の品質ばらつきのために、導電性接着剤（３０）の厚さにばらつきが生じることが抑制される。更に言えば、本発明では、半導体チップ（１０）及びリード（２０）の少なくとも一方に形成された凸部（４０）の端部が半導体チップ（１０）及びリード（２０）それぞれの対向面（１１ｂ，２０ａ）に接触している。そのため、半導体チップ（１０）とリード（２０）が対向する方向（以下、対向方向と示す）に配置される凸部（４０）の数が、１つとなっている。これによれば、導電性接着剤にスペーサが含まれた構成とは異なり、対向方向に配置されるスペーサの数を一定として、対向方向における半導体チップ（１０）とリード（２０）との対向間隔を一定とするために、半導体チップ（１０）とリード（２０）の少なくとも一方に、両者が近づく力を印加しなくとも良くなる。
第１実施形態に係る半導体装置の概略構成を示す断面図である。 図１に示す半導体装置の主要部を示す拡大断面図である。 図２に示す主要部の上面図である。 形成工程を説明するための断面図である。 塗布工程を説明するための断面図である。 接続工程を説明するための断面図である。 半導体装置の主要部の変形例を示す断面図である。 半導体装置の主要部の変形例を示す断面図である。 半導体装置の主要部の変形例を示す断面図である。 半導体装置の主要部の変形例を示す断面図である。 半導体装置の主要部の変形例を示す断面図である。 形成工程の変形例を説明するための断面図である。 塗布工程の変形例を説明するための断面図である。 接続工程の変形例を説明するための断面図である。 形成工程の変形例を説明するための断面図である。 接続工程の変形例を説明するための断面図である。
以下、本発明の実施の形態を図に基づいて説明する。
（第１実施形態）
図１〜図６に基づいて、本実施形態に係る半導体装置を説明する。なお、図２、図３、及び、図６においては、便宜上、後述するパッド１３とワイヤ６０を省略している。また、以下においては、互いに直交の関係にある３方向をｘ方向、ｙ方向、及び、ｚ方向と示す。
図１〜図３に示すように、半導体装置１００は、主要部として、半導体チップ１０と、リード２０と、導電性接着剤３０と、凸部４０と、を有する。また、本実施形態に係る半導体装置１００は、上記した主要部の他に、ハウジング５０と、ワイヤ６０と、被覆樹脂７０と、を有する。図１に示すように、半導体チップ１０が、導電性接着剤３０を介してリード２０と機械的及び電気的に接続されており、リード２０の一部が、ハウジング５０にインサート成形されている。そして、半導体チップ１０が、ワイヤ６０を介してリード２０と電気的に接続されており、半導体チップ１０、導電性接着剤３０、ワイヤ６０それぞれが、被覆樹脂７０によって被覆保護されている。半導体装置１００の特徴点は、半導体チップ１０とリード２０との間に配置された凸部４０であり、この凸部４０によって、図２に示すように、半導体チップ１０とリード２０との間に設けられた導電性接着剤３０の厚さが、ｚ方向で一定となっている。以下、半導体装置１００について詳説する。
半導体チップ１０は、半導体基板１１に電子素子１２が形成されたものである。本実施形態に係る半導体基板１１は、シリコン基板であり、電子素子１２は、ＬＥＤである。図２に示すように、半導体基板１１の表面１１ａの表層に電子素子１２が形成されており、表面１１ａにワイヤ６０と接続するためのパッド１３が形成されている。そして、表面１１ａの裏面１１ｂに、導電性接着剤３０が付着しており、この導電性接着剤３０を介して、半導体チップ１０がリード２０に機械的及び電気的に接続されている。半導体チップ１０は、表面１１ａと裏面１１ｂの間を電流が流れる構成となっており、この半導体チップ１０の厚さ方向の電流量を調整することで、電子素子１２の発光量が調整される。なお、図２に示すように、表面１１ａと裏面１１ｂそれぞれは、ｘ方向とｙ方向とによって規定されるｘ−ｙ平面に沿っており、ｚ方向に直交している。
リード２０は、ＣｕやＡｌなどの金属から成るリードフレームの一部であり、その表面がめっきされている。複数のリード２０が、ハウジング５０にインサート成形されており、その両端部が、ハウジング５０から露出されている。図１に示すように、リード２０の一端は、外部に露出され、その他端が、被覆樹脂７０によって被覆されている。半導体チップ１０は、複数あるリード２０の内の１つの他端に導電性接着剤３０を介して機械的及び電気的に接続されている。そして、半導体チップ１０は、自身が接続されたリード２０とは異なるリード２０と、ワイヤ６０を介して電気的に接続されている。これにより、半導体チップ１０は、リード２０、導電性接着剤３０、及び、ワイヤ６０を介して外部と電気的に接続可能となっている。なお、図２に示すように、半導体チップ１０が導電性接着剤３０を介して機械的及び電気的に接続されたリード２０の上面２０ａは、表面１１ａと裏面１１ｂそれぞれと同様にして、ｘ−ｙ平面に沿い、ｚ方向に直交している。
導電性接着剤３０は、銀ペーストが硬化して成るものである。図２に示すように、導電性接着剤３０は、半導体基板１１の裏面１１ｂとリード２０の上面２０ａとの間に設けられている。そして、導電性接着剤３０は、半導体基板１１（半導体チップ１０）の裏面１１ｂとリード２０の上面２０ａに接触することで、半導体チップ１０とリード２０とを機械的及び電気的に接続している。ちなみに、裏面１１ｂが、特許請求の範囲に記載の半導体チップにおけるリードとの対向面に相当し、上面２０ａが、特許請求の範囲に記載のリードにおける半導体チップとの対向面に相当する。
凸部４０は、裏面１１ｂと上面２０ａとの間に位置し、裏面１１ｂと上面２０ａとの間の間隔を規定することで、裏面１１ｂと上面２０ａそれぞれに接触する導電性接着剤３０の厚さを規定するものである。本実施形態に係る凸部４０は、リード２０の上面２０ａに複数形成されており、上面２０ａから裏面１１ｂに延び、その先端部が、裏面１１ｂに接触している。複数の凸部４０それぞれのｚ方向の長さが同一となっており、裏面１１ｂと上面２０ａそれぞれはｘ−ｙ平面に沿っている。そのため、複数の凸部４０によって、ｚ方向における裏面１１ｂと上面２０ａとの対向面間距離が一定となっている。この結果、裏面１１ｂと上面２０ａとの間に設けられ、裏面１１ｂと上面２０ａとに接触する導電性接着剤３０の厚さが一定になっている。
本実施形態では、図３に破線で示すように、４つの凸部４０がリード２０に形成され、４つの凸部４０それぞれの端部が、半導体チップ１０の裏面１１ｂの隅に接触している。そして、図２に示すように、全ての凸部４０それぞれの側面が、導電性接着剤３０によって覆われている。
ちなみに、本実施形態に係る凸部４０は、硬化状態における導電性接着剤３０よりも軟らかい（ヤング率が低い）材料から成る。具体的には、紫外線の照射によって硬化するＵＶ硬化樹脂から成る。このようなＵＶ硬化樹脂としては、紫外線硬化性エポキシ樹脂、紫外線硬化性シリコーン樹脂などを採用することができる。
ハウジング５０は、半導体チップ１０を搭載するものである。ハウジング５０は、半導体チップ１０の電子素子１２から照射される光を反射する性質を有する樹脂から成る。具体的に言えば、ハウジング５０は、ポリフタルアミド（ＰＰＡ）から成り、白色である。
図１に示すように、ハウジング５０は、断面形状が長方形の台座５１と、内側空間およびその両端の開口部を有する筒部５２と、を有する。筒部５２が有する一方の開口部が閉塞される態様で、その開口部の縁部が台座５１の一面に固定されている。台座５１のうち、筒部５２の内壁面によって囲まれた領域の一面には、半導体チップ１０が設けられている。また、ｘ−ｙ平面における筒部５２の内壁面間距離が台座５１から遠ざかるほどに広がる構成となっており、台座５１によって閉塞された一方の開口部よりも、台座５１から離れた他方の開口部の方が、開口断面面積が大きくなっている。この構成により、電子素子１２から照射された光の一部が、筒部５２の内壁面によって反射され、上記開口部を介して外部に出射される。
ワイヤ６０は、リード２０と半導体チップ１０とを電気的に接続するものである。図１に示すように、ワイヤ６０の一端がリード２０に接続され、他端が半導体チップ１０のパッド１３に接続されている。
被覆樹脂７０は、半導体チップ１０、ワイヤ６０、及び、半導体チップ１０とリード２０との電気的な接続部位を被覆保護するものであって、筒部５２の内側空間内に充填されている。被覆樹脂７０は、半導体チップ１０の電子素子１２から照射される光を透過する性質を有する樹脂から成る。具体的に言えば、被覆樹脂７０は、エポキシ樹脂から成り、透明である。
次に、本実施形態に係る半導体装置１００の主要部の製造方法を説明する。図４に示すように、先ず、リード２０を用意する。そして、リード２０の上面２０ａに、凸部４０の形成材料であるＵＶ硬化樹脂を塗布する。その後、紫外線を照射することで、ＵＶ硬化樹脂を硬化して、凸部４０を形成する。以上が、形成工程である。ちなみに、ＵＶ硬化樹脂の上面２０ａへの塗布は、周知公用であるインクジェット印刷やディスペンスによって行う。
形成工程後、図５に示すように、上面２０ａに、液体状態の導電性接着剤３０、すなわち、銀ペーストを塗布する。この際、凸部４０が覆われるように、銀ペーストを上面２０ａに塗布する。以上が、塗布工程である。なお、導電性接着剤３０には、半導体チップ１０とリード２０との間の間隔を規定して、該導電性接着剤３０の厚さを規定するスペーサは含まれていない。
塗布工程後、図６に示すように、銀ペーストが半導体基板１１の裏面１１ｂに付着し、凸部４０の先端が裏面１１ｂに接触するように、半導体チップ１０を凸部４０と銀ペースト上に配置する。その後、銀ペーストに含まれる溶剤を揮発させることで、銀ペーストを硬化させ、導電性接着剤３０を形成する。これにより、導電性接着剤３０を介して、半導体チップ１０とリード２０とを機械的及び電気的に接続する。以上が、接続工程である。以上の工程を経ることで、半導体装置１００の主要部が製造される。
次に、本実施形態に係る半導体装置１００の作用効果を説明する。上記したように、リード２０に、半導体チップ１０とリード２０との間の間隔（導電性接着剤３０の厚さ）を規定する凸部４０が形成されている。これによれば、導電性接着剤に、導電性接着剤の厚さを規定するスペーサが含まれた構成とは異なり、接続工程において、液体状態の導電性接着剤３０（銀ペースト）の流動性のために、導電性接着剤３０の厚さを規定する部材（凸部４０）の分布や形状が変動することが抑制される。このため、導電性接着剤３０の厚さ（膜厚）にばらつきが生じることが抑制される。
凸部４０が、リード２０に形成されている。そのため、導電性接着剤に、導電性接着剤の厚さを規定するスペーサが含まれた構成とは異なり、導電性接着剤３０の厚さを規定する部材（凸部４０）の分布や形状を、形成工程にて視認できる。これにより、凸部４０の品質を容易に評価することができる。以上により、凸部４０の品質ばらつきのために、導電性接着剤３０の厚さにばらつきが生じることが抑制される。
以上、示したように、本実施形態に係る半導体装置１００によれば、導電性接着剤３０の厚さにばらつきが生じることが抑制される。したがって、半導体チップ１０及びリード２０それぞれと導電性接着剤３０との線膨張係数の差に起因する熱応力が発生した際に、その熱応力が局所的に強まる部位が両者の間に生じることが抑制される。換言すれば、応力集中の発生が抑制される。このため、熱応力の応力集中のために、導電性接着剤３０が半導体チップ１０やリード２０から剥離することが抑制され、半導体チップ１０とリード２０に機械的及び電気的な接続不良が生じることが抑制される。
また、リード２０に形成された凸部４０の端部が裏面１１ｂと上面２０ａそれぞれに接触している。そのため、半導体チップ１０とリード２０が対向する方向である、ｚ方向に配置される凸部４０の数が、１つとなっている。これによれば、導電性接着剤にスペーサが含まれた構成とは異なり、ｚ方向に配置されるスペーサの数を一定として、ｚ方向における半導体チップ１０とリード２０との対向間隔を一定とするために、半導体チップ１０とリード２０の少なくとも一方に、両者が近づく力を印加しなくとも良くなる。
凸部４０の側面が、導電性接着剤３０によって覆われている。これによれば、凸部の側面が導電性接着剤に接触していない構成と比べて、導電性接着剤３０の接触面積が増大される。また、凸部の側面が導電性接着剤によって覆われていない構成とは異なり、アンカー効果が生じる。そのため、半導体チップ１０とリード２０との機械的な接続強度が向上され、両者に、機械的及び電気的な接続不良が生じることが抑制される。
凸部４０は、硬化状態における導電性接着剤３０よりも、軟らかい。これによれば、凸部が、硬化状態における導電性接着剤よりも、硬い構成とは異なり、凸部４０と導電性接着剤３０との線膨張係数の差に起因する熱応力が、両者の間に発生したとしても、熱応力によって凸部４０が変形するので、導電性接着剤３０へ印加される熱応力の強さが緩和される。そのため、導電性接着剤３０が半導体チップ１０やリード２０から剥離することが抑制され、半導体チップ１０とリード２０に機械的及び電気的な接続不良が生じることが抑制される。
凸部４０は、ＵＶ硬化樹脂から成る。これによれば、凸部が熱硬化樹脂から成る構成と比べて、液体状態の樹脂を早く硬化させることができる。そのため、液体状態における樹脂の形状を反映させて、凸部４０を形成することができ、凸部４０の形状が不安定となることが抑制される。これにより、凸部４０の品質にばらつきが生じることが抑制され、導電性接着剤３０の厚さにばらつきが生じることが抑制される。したがって、熱応力の応力集中のために、導電性接着剤３０が半導体チップ１０やリード２０から剥離することが抑制され、半導体チップ１０とリード２０に機械的及び電気的な接続不良が生じることが抑制される。
本実施形態では、半導体チップ１０が、被覆樹脂７０によって被覆保護されている。したがって、半導体チップ１０と被覆樹脂７０との線膨張係数の差に起因する熱応力が、半導体チップ１０に印加される。しかしながら、上記したように、本実施形態に係る半導体装置１００では、導電性接着剤３０の厚さにばらつきが生じることが抑制され、導電性接着剤３０による半導体チップ１０とリード２０との機械的な接続強度が向上されている。そのため、上記した半導体チップ１０と被覆樹脂７０との線膨張係数の差に起因する熱応力によって、半導体チップ１０とリード２０に機械的及び電気的な接続不良が生じることが抑制される。
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
本実施形態では、半導体装置１００が、主要部である、半導体チップ１０と、リード２０と、導電性接着剤３０と、凸部４０の他に、ハウジング５０と、ワイヤ６０と、被覆樹脂７０と、を有する例を示した。しかしながら、半導体装置１００が、ハウジング５０と、ワイヤ６０と、被覆樹脂７０と、を有していなくとも良い。
本実施形態では、全ての凸部４０それぞれの側面が、導電性接着剤３０によって覆われた例を示した。しかしながら、複数の凸部４０の内の少なくとも１つの側面が、導電性接着剤３０によって覆われた構成を採用することができる。また、図７に示すように、複数の凸部４０の内の少なくとも１つの側面に、導電性接着剤３０が接触した構成を採用することができる。更に言えば、図８に示すように、全ての凸部４０の側面に、導電性接着剤３０が接触していない構成を採用することもできる。
本実施形態では、半導体チップ１０は、表面１１ａと裏面１１ｂの間を電流が流れる構成である例を示した。しかしながら、半導体チップ１０を流れる電流は、表面１１ａであったり、裏面１１ｂであったりしても良い。この場合、図９に示すように、半導体チップ１０を介して、２つの電気的に独立したリード２０が電気的に接続される構成を採用することもできる。
本実施形態では、凸部４０が、リード２０の上面２０ａに形成された例を示した。しかしながら、図１０に示すように、凸部４０が、半導体チップ１０の裏面１１ｂに形成された構成を採用することもできる。若しくは、図１１に示すように、上面２０ａと裏面１１ｂの両方に形成された構成を採用することもできる。
本実施形態では、形成工程において、リード２０の上面２０ａに、凸部４０を形成する例を示した。しかしながら、図１２に示すように、形成工程において、半導体基板１１の裏面１１ｂに、凸部４０を形成しても良い。この場合、周知の露光技術を用いて、凸部４０をレジスト膜によって形成しても良い。
ちなみに、図１２に示す形成工程実施後は、図１３に示すように、塗布工程において、液体状態の導電性接着剤３０（銀ペースト）をリード２０の上面２０ａに塗布する。そして、図１４に示すように、接続工程において、銀ペーストが裏面１１ｂに付着し、凸部４０の先端部が上面２０ａに接触するように、半導体チップ１０を銀ペースト上に設置する。この後、銀ペーストに含まれる溶剤を揮発させることで、銀ペーストを硬化させ、導電性接着剤３０を形成する。これにより、図１０に示す半導体装置１００の主要部が製造される。
本実施形態では、電子素子１２がＬＥＤである例を示した。しかしながら、電子素子１２としては、上記例に限定されず、例えば、フォトダイオードを採用することができる。
本実施形態では、導電性接着剤３０が、銀ペーストが硬化して成るものである例を示した。しかしながら、導電性接着剤３０としては、半導体チップ１０とリード２０とを機械的及び電気的に接続するものであれば良く、上記例に限定されない。例えば、導電性接着剤３０が、ＣペーストやＣｕペーストが硬化して成るものであっても良い。
本実施形態では、４つの凸部４０がリード２０に形成された例を示した。しかしながら、凸部４０の個数としては、上記例に限定されない。接続工程において、半導体チップ１０とリード２０とを安定して支持する個数であればよい。凸部４０の数としては、３つ以上が好ましい。
本実施形態では、４つの凸部４０それぞれの端部が、半導体チップ１０の裏面１１ｂの隅に接触している例を示した。しかしながら、凸部４０の配置としては、上記例に限定されない。接続工程において、半導体チップ１０とリード２０とを安定して支持する配置であればよい。例えば、半導体チップ１０の重心周りに、等間隔で３つ以上配置されることで、各凸部４０の頂点を結んだ線によって正多角形が形作られる構成を採用することもできる。
本実施形態では、凸部４０と導電性接着剤３０との線膨張係数について特に言及しなかった。しかしながら、両者の線膨張係数の関係としては、同一である関係が好ましい。これによれば、凸部と導電性接着剤とが異なる線膨張係数を有する構成とは異なり、凸部４０と導電性接着剤３０との間に、線膨張係数の差に起因する熱応力が発生することが抑制される。そのため、導電性接着剤３０が半導体チップ１０やリード２０から剥離することが抑制され、半導体チップ１０とリード２０に機械的及び電気的な接続不良が生じることが抑制される。
本実施形態では、半導体チップ１０のサイズ（ｘ−ｙ平面の大きさ）と凸部４０の高さ（ｚ方向の長さ）それぞれについて特に言及しなかった。しかしながら、例えば、半導体チップ１０のサイズとしては、２００μｍ×２００μｍ、２５０μｍ×１５０μｍ、２５０μｍ×２５０μｍを採用することができる。そして、凸部４０の高さとしては、２μｍ〜１００μｍを採用することができる。なお、凸部４０の形成材料としてＵＶ硬化樹脂を採用し、その形成方法としてインクジェット印刷を採用した場合、凸部４０の高さや幅は、ＵＶ硬化樹脂をリード２０や半導体チップ１０に印刷した後、印刷したＵＶ硬化樹脂にＵＶを照射するまでの時間（印刷されたＵＶ硬化樹脂が流動して高さが徐々に低くなる時間）を調整することで決定される。例えば、高さが２０μｍ、径が５〜１０μｍの凸部４０を形成することができる。また、凸部４０の隣接距離は、半導体チップ１０やリード２０の大きさに応じて決定される。例えば、半導体チップ１０のサイズとして２００μｍ×２００μｍを採用した場合、凸部４０の隣接距離はおよそ１５０μｍとなる。
本実施形態では、凸部４０がＵＶ硬化樹脂から成る例を示した。しかしながら、図１５及び図１６に示すように、リード２０の一部を半導体チップ１０側に突起させることで、凸部４０をリード２０の形成材料によって形成しても良い。この場合、リード２０とともに凸部４０が形成されるので、リード２０と凸部４０とが別材料から成る構成と比べて、半導体装置１００の部品点数が減少されるとともに、製造工程が簡略化される。この結果、製造コストが低減される。
なお、リード２０の一部を突起させることで凸部４０を形成するには、リードフレーム形成用のパンチ及びダイの所定位置に凹凸を設けておくことで成される。また、パンチやダイへの凹凸の形成は、凸部４０の高さが２μｍ〜１００μｍの場合、マシニングセンタやエンドミル放電加工などの既知の技術にて成される。
図１５及び図１６に示す変形例の場合、凸部４０の形成位置は、リード２０における半導体チップ１０の搭載部位だけにしても良いし、半導体チップ１０の搭載部位だけではなく、他の部位を採用しても良い。凸部４０をリード２０における半導体チップ１０の搭載部位だけに形成した場合、半導体チップ１０に形成された電子素子１２から照射された光が凸部４０によって乱反射されることが抑制される。また、凸部４０をリード２０における半導体チップ１０の搭載部位と他の部位それぞれに形成した場合、半導体チップ１０とは別の部材をリード２０に導電性接着剤３０を介して接着固定する際、その部材とリード２０との間の導電性接着剤３０の厚さにばらつきが生じることが凸部４０によって抑制される。したがって、リード２０と上記した部材それぞれと導電性接着剤３０との線膨張係数の差に起因する熱応力が発生した際に、その熱応力が局所的に強まる部位が両者の間に生じることが抑制される。換言すれば、応力集中の発生が抑制される。このため、熱応力の応力集中のために、導電性接着剤３０がリード２０や上記した部材から剥離することが抑制され、両者に機械的及び電気的な接続不良が生じることが抑制される。
１０・・・半導体チップ
１１ｂ・・・裏面
２０・・・リード
２０ａ・・・上面
３０・・・導電性接着剤
４０・・・凸部
１００・・・半導体装置

Claims (9)

  1. 半導体チップ（１０）と、リード（２０）と、前記半導体チップと前記リードとを機械的及び電気的に接続する導電性接着剤（３０）と、を有する半導体装置であって、
    前記半導体チップにおける前記リードとの対向面（１１ｂ）、及び、前記リードにおける前記半導体チップとの対向面（２０ａ）の少なくとも一方に、一方の対向面から他方の対向面に延びる凸部（４０）が複数形成され、複数の前記凸部の端部それぞれが、前記半導体チップと前記リードそれぞれの対向面に接触しており、複数の前記凸部によって、前記半導体チップと前記リードとの間の間隔が定められていることを特徴とする半導体装置。
  2. 複数の前記凸部の少なくとも１つの側面に、前記導電性接着剤が接触していることを特徴とする請求項１に記載の半導体装置。
  3. 複数の前記凸部の少なくとも１つの側面の全てが、前記導電性接着剤によって覆われていることを特徴とする請求項２に記載の半導体装置。
  4. 前記凸部は、硬化状態における前記導電性接着剤よりも、軟らかいことを特徴とする請求項１〜３いずれか１項に記載の半導体装置。
  5. 前記凸部と前記導電性接着剤とは、同一の線膨張係数を有することを特徴とする請求項１〜３いずれか１項に記載の半導体装置。
  6. 前記凸部の少なくとも１つは、前記リードの一部を前記半導体チップ側に突起させた部位であることを特徴とする請求項１〜３いずれか１項に記載の半導体装置。
  7. 前記凸部は、ＵＶ硬化樹脂から成ることを特徴とする請求項１〜４いずれか１項に記載の半導体装置。
  8. 前記半導体チップの重心周りに前記凸部が等間隔で３つ以上配置され、３つ以上の前記凸部の頂点を結んだ線によって正多角形が形作られていることを特徴とする請求項１〜７いずれか１項に記載の半導体装置。
  9. 請求項１〜８いずれかに記載に半導体装置の製造方法であって、
    前記半導体チップの対向面及び前記リードの対向面の少なくとも一方に前記凸部を形成する形成工程と、
    前記形成工程後、前記半導体チップの対向面及び前記リードの対向面の少なくとも一方に液体状態の前記導電性接着剤を塗布する塗布工程と、
    前記塗布工程後、液体状態の前記導電性接着剤が前記半導体チップの対向面及び前記リードの対向面の両方に付着し、前記凸部の先端が前記半導体チップの対向面及び前記リードの対向面の少なくとも一方に接触するように、前記半導体チップと前記リードとを対向させ、液体状態の前記導電性接着剤を硬化させることで、前記半導体チップと前記リードとを前記導電性接着剤を介して機械的及び電気的に接続する接続工程と、を有することを特徴とする半導体装置の製造方法。
JP2013098728A 2012-10-18 2013-05-08 半導体装置及びその製造方法 Pending JP2014099584A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2013098728A JP2014099584A (ja) 2012-10-18 2013-05-08 半導体装置及びその製造方法
PCT/JP2013/005665 WO2014061204A1 (ja) 2012-10-18 2013-09-25 半導体装置およびその製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012230973 2012-10-18
JP2012230973 2012-10-18
JP2013098728A JP2014099584A (ja) 2012-10-18 2013-05-08 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2014099584A true JP2014099584A (ja) 2014-05-29

Family

ID=50487784

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013098728A Pending JP2014099584A (ja) 2012-10-18 2013-05-08 半導体装置及びその製造方法

Country Status (2)

Country Link
JP (1) JP2014099584A (ja)
WO (1) WO2014061204A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150129833A1 (en) * 2013-11-08 2015-05-14 Mi Jeong Yun Light emitting device package
JP2016122791A (ja) * 2014-12-25 2016-07-07 株式会社フジクラ 半導体パッケージの製造方法
WO2018159309A1 (ja) * 2017-03-03 2018-09-07 株式会社デンソー 半導体装置およびその製造方法
EP3675190A1 (en) * 2018-12-25 2020-07-01 Nichia Corporation Method of manufacturing light source device and light source device
WO2021044703A1 (ja) * 2019-09-04 2021-03-11 ソニーセミコンダクタソリューションズ株式会社 半導体パッケージ、電子装置、および、半導体パッケージの製造方法
JPWO2020175619A1 (ja) * 2019-02-28 2021-12-16 京セラ株式会社 電子部品搭載用パッケージ、電子装置及び発光装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6481458B2 (ja) 2015-03-27 2019-03-13 日亜化学工業株式会社 発光装置の製造方法
CN111987066B (zh) * 2020-08-25 2022-08-12 维沃移动通信有限公司 芯片封装模组及电子设备

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58207645A (ja) * 1982-05-28 1983-12-03 Fujitsu Ltd 半導体装置
JPS5935434A (ja) * 1982-08-24 1984-02-27 Nec Corp 半導体装置
JPH02146757A (ja) * 1988-11-28 1990-06-05 Mitsubishi Electric Corp 半導体装置
JP2852155B2 (ja) * 1992-02-28 1999-01-27 九州日本電気株式会社 半導体装置用リードフレーム

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150129833A1 (en) * 2013-11-08 2015-05-14 Mi Jeong Yun Light emitting device package
JP2016122791A (ja) * 2014-12-25 2016-07-07 株式会社フジクラ 半導体パッケージの製造方法
WO2018159309A1 (ja) * 2017-03-03 2018-09-07 株式会社デンソー 半導体装置およびその製造方法
JP2018147995A (ja) * 2017-03-03 2018-09-20 株式会社デンソー 半導体装置およびその製造方法
US11183480B2 (en) 2017-03-03 2021-11-23 Denso Corporation Semiconductor device
DE112018001137B4 (de) 2017-03-03 2023-05-25 Denso Corporation Halbleitervorrichtung
EP3675190A1 (en) * 2018-12-25 2020-07-01 Nichia Corporation Method of manufacturing light source device and light source device
US11677062B2 (en) 2018-12-25 2023-06-13 Nichia Corporation Method of manufacturing light source device having a bonding layer with bumps and a bonding member
JPWO2020175619A1 (ja) * 2019-02-28 2021-12-16 京セラ株式会社 電子部品搭載用パッケージ、電子装置及び発光装置
WO2021044703A1 (ja) * 2019-09-04 2021-03-11 ソニーセミコンダクタソリューションズ株式会社 半導体パッケージ、電子装置、および、半導体パッケージの製造方法

Also Published As

Publication number Publication date
WO2014061204A1 (ja) 2014-04-24

Similar Documents

Publication Publication Date Title
JP2014099584A (ja) 半導体装置及びその製造方法
CN105990309B (zh) 封装基板及应用其的封装结构
JP4880006B2 (ja) 流れ防止用ダムを備えたプリント基板の製造方法
JP4686248B2 (ja) 光半導体装置、及び光半導体装置製造方法
EP2654093B1 (en) Package and method for manufacturing package
JP5802695B2 (ja) 半導体装置、半導体装置の製造方法
US20080083964A1 (en) Semiconductor image sensor die and production method thereof, semiconductor image sensor module, image sensor device, optical device element, and optical device module
JP5893736B2 (ja) サブマウントおよび封止済み半導体素子ならびにこれらの作製方法
JP7179526B2 (ja) 半導体装置および半導体装置の製造方法
JP2011119557A (ja) 発光装置及びその製造方法
CN104520987A (zh) 具有引线键合互连且基板少的堆叠封装
JP2008277325A (ja) 半導体装置及び半導体装置の製造方法
JP2009105301A (ja) 半導体パッケージ及びその製造方法、半導体パッケージを備える半導体装置
JP2010118633A (ja) 埋込み型ソルダーバンプを持つプリント基板及びその製造方法
JP2010109274A (ja) 半導体モジュールおよび半導体モジュールの製造方法
KR101147115B1 (ko) 경사진 전도성 범프를 갖는 칩 및 그 제조방법과, 칩을 구비한 전자부품의 제조방법
JP2008218932A (ja) 半導体素子搭載用基板およびその製造方法
CN104347558B (zh) 半导体封装件及其制造方法
EP3226290B1 (en) Method of manufacturing a light emitting element mounting base member, and light emitting element mounting base member
JPWO2009113262A1 (ja) 半導体デバイスおよび半導体デバイスの製造方法
KR20130023432A (ko) 반도체 패키지용 리드 프레임 구조, 이의 제조방법 및 이를 이용한 반도체 패키지 제조방법
JP2005109377A (ja) 半導体装置およびその製造方法
WO2023032555A1 (ja) 半導体装置、および、半導体装置の製造方法
WO2013046874A1 (ja) 線状光源モジュール、実装基板および線状光源モジュールの製造方法
US20220278501A1 (en) Optoelectronic component