JP2014072504A - プラズマドーピング装置、プラズマドーピング方法、および半導体素子の製造方法 - Google Patents

プラズマドーピング装置、プラズマドーピング方法、および半導体素子の製造方法 Download PDF

Info

Publication number
JP2014072504A
JP2014072504A JP2012220101A JP2012220101A JP2014072504A JP 2014072504 A JP2014072504 A JP 2014072504A JP 2012220101 A JP2012220101 A JP 2012220101A JP 2012220101 A JP2012220101 A JP 2012220101A JP 2014072504 A JP2014072504 A JP 2014072504A
Authority
JP
Japan
Prior art keywords
plasma
bias power
pressure
doping
processing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012220101A
Other languages
English (en)
Other versions
JP5742810B2 (ja
Inventor
Masahiro Oka
正浩 岡
Yuuki Kobayashi
勇気 小林
Hiroichi Ueda
博一 上田
Masahiro Horigome
正弘 堀込
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2012220101A priority Critical patent/JP5742810B2/ja
Priority to KR1020130115028A priority patent/KR20140043677A/ko
Priority to US14/039,761 priority patent/US20140094024A1/en
Priority to TW102135469A priority patent/TW201419386A/zh
Publication of JP2014072504A publication Critical patent/JP2014072504A/ja
Application granted granted Critical
Publication of JP5742810B2 publication Critical patent/JP5742810B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/223—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
    • H01L21/2236—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase from or into a plasma phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/30—Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/317—Electron-beam or ion-beam tubes for localised treatment of objects for changing properties of the objects or for applying thin layers thereon, e.g. for ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67109—Apparatus for thermal treatment mainly by convection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6831—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Plasma Technology (AREA)

Abstract

【課題】良好なコンフォーマリティを有し、後の洗浄工程においても、ドーパントがほとんど脱離することはないプラズマドーピング装置を提供する。
【解決手段】プラズマドーピング装置３１に備えられる制御部２８は、処理容器３２内の圧力を第一の圧力となるよう圧力調整機構を制御し、保持台３４に供給するバイアス電力を第一のバイアス電力となるようバイアス電力供給機構を制御して、プラズマ発生機構３９により発生させたプラズマにより被処理基板Ｗに第一のプラズマ処理を行い、第一のプラズマ処理の後に、処理容器３２内の圧力を第一の圧力より高い第二の圧力となるよう圧力調整機構を制御し、保持台３４に供給するバイアス電力を第一のバイアス電力より低い第二のバイアス電力となるようバイアス電力供給機構を制御して、プラズマ発生機構３９により発生させたプラズマにより被処理基板Ｗに第二のプラズマ処理を行う。
【選択図】図２

Description

この発明は、プラズマドーピング装置、プラズマドーピング方法、および半導体素子の製造方法に関するものである。
ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）やＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ等の半導体素子は、被処理基板となる半導体基板（ウェハ）に対して、ドーピング、エッチング、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、スパッタリング等の処理を施して製造される。
ここで、被処理基板へのドーパント注入に関する技術が、特表２０１０−５１９７３５号公報（特許文献１）に開示されている。特許文献１によると、処理容器内の圧力を１０ｍＴｏｒｒ〜９５ｍＴｏｒｒの範囲内に調整してドーピングを行っている。
特表２０１０−５１９７３５号公報
３次元構造（３Ｄ構造）を有するＦｉｎＦＥＴ（Ｆｉｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｅｒ）型半導体素子のようなドーピング被対象物に対してドーピングを行う場合には、ドーピング被対象物の各箇所において、各箇所の表面からのドーピングの深さやドーパントの濃度を等しくする高い被覆性、すなわち、ドーピングにおける高いコンフォーマリティ（均一性）が要求される。具体的には、シリコン基板の主表面から上方向に突出するフィンの形状において、頂部（トップ）の位置において注入されるドーパントの濃度およびドーピングの深さと、側部（サイド）の位置において注入されるドーパントの濃度およびドーピングの深さとがそれぞれできるだけ等しくなることが望まれる。もちろん、フィンの側部においても、頂部に近い領域と、隣り合うフィンの間に形成される底部（ボトム）に近い領域との間において、ドーパントの濃度およびドーピングの深さがそれぞれできるだけ等しくなることが望まれる。
この場合、ドーピングを行うに際し、例えば、エロージョンが発生する等により、ドーピングを行う前の形状に対してドーピングを行った後の形状が大きく変化することは好ましくない。さらには、このようなドーピングを行った被処理基板に対して、ドーピングの後においてウェットクリーニング等の薬液による洗浄が行われる。この洗浄工程においても、ドーピングにより注入したドーパントが溶出等により脱離しないことが望ましい。
この発明の一つの局面においては、プラズマドーピング装置は、被処理基板にドーパントを注入してドーピングを行うプラズマドーピング装置であって、その内部で被処理基板にドーパントを注入させる処理容器と、処理容器内にドーピングガスおよびプラズマ励起用の不活性ガスを供給するガス供給部と、処理容器内に配置され、その上で被処理基板を保持する保持台と、マイクロ波を用いて処理容器内にプラズマを発生させるプラズマ発生機構と、処理容器内の圧力を調整する圧力調整機構と、保持台に交流のバイアス電力を供給するバイアス電力供給機構と、プラズマドーピング装置を制御する制御部とを備える。ここで、制御部は、処理容器内の圧力を第一の圧力となるよう圧力調整機構を制御し、保持台に供給するバイアス電力を第一のバイアス電力となるようバイアス電力供給機構を制御して、プラズマ発生機構により発生させたプラズマにより被処理基板に第一のプラズマ処理を行い、第一のプラズマ処理の後に、処理容器内の圧力を第一の圧力より高い第二の圧力となるよう圧力調整機構を制御し、保持台に供給するバイアス電力を第一のバイアス電力より低い第二のバイアス電力となるようバイアス電力供給機構を制御して、プラズマ発生機構により発生させたプラズマにより被処理基板に第二のプラズマ処理を行う。
このような構成によると、プラズマドーピングにおいて、処理容器内の圧力を第一の圧力となるよう圧力調整機構を制御し、保持台に供給するバイアス電力を第一のバイアス電力となるようバイアス電力供給機構を制御して、プラズマ発生機構により発生させたプラズマにより被処理基板に第一のプラズマ処理を行い、第一のプラズマ処理の後に、処理容器内の圧力を第一の圧力より高い第二の圧力となるよう圧力調整機構を制御し、保持台に供給するバイアス電力を第一のバイアス電力より低い第二のバイアス電力となるようバイアス電力供給機構を制御して、プラズマ発生機構により発生させたプラズマにより被処理基板に第二のプラズマ処理を行っているため、ドーピングを行う前の形状に対し、ドーピングを行った後の形状が大きく変化することはなく、かつ、良好なコンフォーマリティを有するプラズマドーピングを行うことができる。また、後の洗浄工程においても、ドーピングにより注入したドーパントが、ほとんど脱離することはない。
また、制御部は、第二の圧力を１００ｍＴｏｒｒ以上２５０ｍＴｏｒｒ以下とするよう圧力調整機構を制御するよう構成してもよい。
また、制御部は、第一の圧力を５ｍＴｏｒｒ以上１００ｍＴｏｒｒ未満とするよう圧力調整機構を制御するよう構成してもよい。
また、制御部は、第二のバイアス電力を４５０Ｗ以上７５０Ｗ未満とするようバイアス電力供給機構を制御するよう構成してもよい。
また、制御部は、第一のバイアス電力を７５０Ｗ以上１１００Ｗ以下とするようバイアス電力供給機構を制御するよう構成してもよい。
また、プラズマ発生機構は、プラズマ励起用のマイクロ波を発生させるマイクロ波発生器と、マイクロ波発生器により発生させたマイクロ波を処理容器内へ透過させる誘電体窓と、複数のスロット孔が設けられており、マイクロ波を誘電体窓に放射するスロットアンテナ板とを含むよう構成してもよい。
また、プラズマ発生機構により発生させるプラズマは、ラジアルラインスロットアンテナ（Ｒａｄｉａｌ Ｌｉｎｅ Ｓｌｏｔ Ａｎｔｅｎｎａ）により生成されるよう構成してもよい。
この発明の他の局面においては、プラズマドーピング方法は、被処理基板にドーパントを注入してドーピングを行うプラズマドーピング方法である。プラズマドーピング方法は、処理容器内に配置された保持台上に被処理基板を保持し、処理容器内の圧力を第一の圧力となるように制御し、保持台に供給するバイアス電力を第一のバイアス電力となるよう制御して、マイクロ波を用いて処理容器内にプラズマを発生させ、被処理基板にプラズマ処理を行う第一のプラズマ処理工程と、第一のプラズマ処理工程の後に、処理容器内の圧力を第一の圧力より高い第二の圧力となるよう制御し、保持台に供給するバイアス電力を第一のバイアス電力より低い第二のバイアス電力となるよう制御して、被処理基板にプラズマ処理を行う第二のプラズマ処理工程とを含む。
また、第二のプラズマ処理工程は、第二の圧力を１００ｍＴｏｒｒ以上２５０ｍＴｏｒｒ以下とするよう制御してプラズマ処理を行うよう構成してもよい。
また、第一のプラズマ処理工程は、第一の圧力を５ｍＴｏｒｒ以上１００ｍＴｏｒｒ未満とするよう制御してプラズマ処理を行うよう構成してもよい。
また、第二のプラズマ処理工程は、第二のバイアス電力を４５０Ｗ以上７５０Ｗ未満とするよう制御してプラズマ処理を行うよう構成してもよい。
また、第一のプラズマ処理工程は、第一のバイアス電力を７５０Ｗ以上１１００Ｗ以下とするよう制御してプラズマ処理を行うよう構成してもよい。
また、マイクロ波を用いて発生させるプラズマは、ラジアルラインスロットアンテナにより生成されるよう構成してもよい。
この発明のさらに他の局面においては、半導体素子の製造方法は、被処理基板にドーパントを注入して製造される半導体素子の製造方法である。半導体素子の製造方法は、処理容器内に配置された保持台上に被処理基板を保持し、処理容器内の圧力を第一の圧力となるように制御し、保持台に供給するバイアス電力を第一のバイアス電力となるよう制御して、マイクロ波を用いて処理容器内にプラズマを発生させ、被処理基板にプラズマ処理を行う第一のプラズマ処理工程と、第一のプラズマ処理工程の後に、処理容器内の圧力を第一の圧力より高い第二の圧力となるよう制御し、保持台に供給するバイアス電力を第一のバイアス電力より低い第二のバイアス電力となるよう制御して、被処理基板にプラズマ処理を行う第二のプラズマ処理工程とを含む。
また、第二のプラズマ処理工程は、第二の圧力を１００ｍＴｏｒｒ以上２５０ｍＴｏｒｒ以下とするよう制御してプラズマ処理を行うよう構成してもよい。
また、第一のプラズマ処理工程は、第一の圧力を５ｍＴｏｒｒ以上１００ｍＴｏｒｒ未満とするよう制御してプラズマ処理を行うよう構成してもよい。
また、第二のプラズマ処理工程は、第二のバイアス電力を４５０Ｗ以上７５０Ｗ未満とするよう制御してプラズマ処理を行うよう構成してもよい。
また、第一のプラズマ処理工程は、第一のバイアス電力を７５０Ｗ以上１１００Ｗ以下とするよう制御してプラズマ処理を行うよう構成してもよい。
また、マイクロ波を用いて発生させるプラズマは、ラジアルラインスロットアンテナにより生成されるよう構成してもよい。
このような構成によると、ドーピングを行う前の形状に対し、ドーピングを行った後の形状が大きく変化することはなく、かつ、良好なコンフォーマリティを有するプラズマドーピングを行うことができる。また、後の洗浄工程においても、ドーピングにより注入したドーパントが、ほとんど脱離することはない。
この発明の一実施形態に係るプラズマドーピング方法およびプラズマドーピング装置によって製造される半導体素子であるＦｉｎＦＥＴ型半導体素子の一部を示す概略斜視図である。 この発明の一実施形態に係るプラズマドーピング装置の要部を示す概略断面図である。 図２に示すプラズマドーピング装置に含まれるスロットアンテナ板を、図２中の矢印ＩＩＩの方向から見た概略図である。 この発明の一実施形態に係るプラズマドーピング方法の概略的な工程を示すフローチャートである。 種々の方法でドーピングを行った場合のＦｉｎＦＥＴ型半導体素子の各測定位置におけるドーパントの濃度を示すグラフである。 ＦｉｎＦＥＴ型半導体素子の断面の一部を拡大して示す電子顕微鏡写真である。 第一のプラズマ処理工程を行っている場合のＦｉｎＦＥＴ型半導体素子の断面の一部を概略的に示す断面図である。 第二のプラズマ処理工程を行っている場合のＦｉｎＦＥＴ型半導体素子の断面の一部を概略的に示す断面図である。 この発明の一実施形態に係るプラズマドーピング方法およびプラズマドーピング装置によるドーピングを行ったＦｉｎＦＥＴ型半導体素子の断面の一部を拡大して示す電子顕微鏡写真である。左図は、ドーピングを行う前の場合を示し、右図は、ドーピングを行った後の場合を示す。 図９の右図におけるフィンの角部を含んだ頂部および側部の一部の拡大図である。 従来のイオン注入装置を用いてドーピングを行った場合のＦｉｎＦＥＴ型半導体素子の断面の一部を拡大して示す電子顕微鏡写真である。左図は、ドーピングを行う前の場合を示し、右図は、ドーピングを行った後の場合を示す。 図１１の右図におけるフィンの角部を含んだ頂部および側部の拡大図である。 この発明の一実施形態に係るプラズマドーピング方法およびプラズマドーピング装置によってドーピングを行った被処理基板に対してＤＨＦ（希フッ酸）による洗浄処理を行う前後のＦｉｎＦＥＴ型半導体素子の各測定位置におけるドーパントの濃度を示すグラフである。
以下、この発明の実施の形態を、図面を参照して説明する。まず、この発明の一実施形態に係るプラズマドーピング方法およびプラズマドーピング装置によって製造される半導体素子の構成について簡単に説明する。
図１は、この発明の一実施形態に係るプラズマドーピング方法およびプラズマドーピング装置によって製造される半導体素子であるＦｉｎＦＥＴ型半導体素子の一部を示す概略斜視図である。図１を参照して、この発明の一実施形態に係るプラズマドーピング方法およびプラズマドーピング装置によって製造されるＦｉｎＦＥＴ型半導体素子１１には、シリコン基板１２の主表面１３から上方向に長く突出したフィン１４が形成されている。フィン１４の延びる方向は、図１中の矢印Ｉで示す方向である。フィン１４の部分は、ＦｉｎＦＥＴ型半導体素子１１の横方向である矢印Ｉの方向から見ると、略矩形状である。フィン１４の一部を覆うようにして、フィン１４の延びる方向と直交する方向に延びるゲート１５が形成されている。フィン１４のうち、形成されたゲート１５の手前側にソース１６が形成されることになり、奥側にドレイン１７が形成されることになる。このようなフィン１４の形状、すなわち、シリコン基板１２の主表面１３から上方向に突出した部分の表面に対して、マイクロ波を用いて発生させたプラズマによるドーピングが行われる。
なお、図１において図示はしないが、半導体素子の製造工程によっては、プラズマドーピングが行われる前の段階で、フォトレジスト層が形成される場合もある。フォトレジスト層は、所定の間隔を開けてフィン１４の側方側、例えば、図１中の紙面左右方向に位置する部分に形成される。フォトレジスト層は、フィン１４と同じ方向に延び、シリコン基板１２の主表面１３から上方向に長く突出するようにして形成される。
図２は、この発明の一実施形態に係るプラズマドーピング装置の要部を示す概略断面図である。また、図３は、図２に示すプラズマドーピング装置に含まれるスロットアンテナ板を下方側、すなわち、図２中の矢印ＩＩＩの方向から見た図である。なお、図２において、理解の容易の観点から、部材の一部のハッチングを省略している。また、この実施形態においては、図２における紙面上下方向を、プラズマドーピング装置における上下方向としている。
図２および図３を参照して、プラズマドーピング装置３１は、その内部で被処理基板Ｗにプラズマドーピングを行う処理容器３２と、処理容器３２内にプラズマ励起用のガスや、ドーピングガスを供給するガス供給部３３と、その上で被処理基板Ｗを保持する円板状の保持台３４と、マイクロ波を用いて処理容器３２内にプラズマを発生させるプラズマ発生機構３９と、処理容器３２内の圧力を調整する圧力調整機構と、保持台３４に交流のバイアス電力を供給するバイアス電力供給機構と、プラズマドーピング装置３１全体の動作を制御する制御部２８とを備える。制御部２８は、ガス供給部３３におけるガス流量、処理容器３２内の圧力、保持台３４に供給されるバイアス電力等、プラズマドーピング装置３１全体の制御を行う。
処理容器３２は、保持台３４の下方側に位置する底部４１と、底部４１の外周から上方向に延びる側壁４２とを含む。側壁４２は、略円筒状である。処理容器３２の底部４１には、その一部を貫通するように排気用の排気孔４３が設けられている。処理容器３２の上部側は開口しており、処理容器３２の上部側に配置される蓋部４４、後述する誘電体窓３６、および誘電体窓３６と蓋部４４との間に介在するシール部材としてのＯリング４５によって、処理容器３２は密封可能に構成されている。
ガス供給部３３は、被処理基板Ｗの中央に向かってガスを吹付ける第一のガス供給部４６と、被処理基板Ｗの外側からガスを吹付ける第二のガス供給部４７とを含む。第一のガス供給部４６においてガスを供給するガス供給孔３０は、誘電体窓３６の径方向中央であって、保持台３４と対向する対向面となる誘電体窓３６の下面４８よりも誘電体窓３６の内方側に後退した位置に設けられている。第一のガス供給部４６は、第一のガス供給部４６に接続されたガス供給系４９により流量等を調整しながらプラズマ励起用の不活性ガスやドーピングガスを供給する。第二のガス供給部４７は、側壁４２の上部側の一部において、処理容器３２内にプラズマ励起用の不活性ガスやドーピングガスを供給する複数のガス供給孔５０を設けることにより形成されている。複数のガス供給孔５０は、周方向に等しい間隔を開けて設けられている。第一のガス供給部４６および第二のガス供給部４７には、同じガス供給源から同じ種類のプラズマ励起用の不活性ガスやドーピングガスが供給される。なお、要求や制御内容等に応じて、第一のガス供給部４６および第二のガス供給部４７から別のガスを供給することもでき、それらの流量比等を調整することもできる。
保持台３４には、ＲＦ（ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ）バイアス用の高周波電源５８がマッチングユニット５９を介して保持台３４内の電極に電気的に接続されている。この高周波電源５８は、例えば、１３．５６ＭＨｚの高周波を所定の電力（バイアスパワー）で出力可能である。マッチングユニット５９は、高周波電源５８側のインピーダンスと、主に電極、プラズマ、処理容器３２といった負荷側のインピーダンスとの間で整合をとるための整合器を収容しており、この整合器の中に自己バイアス生成用のブロッキングコンデンサが含まれている。なお、プラズマドーピング時において、この保持台３４へのバイアス電圧の供給は、必要に応じて適宜変更される。制御部２８は、バイアス電力供給機構として、保持台３４に供給される交流のバイアス電力を制御する。
保持台３４は、静電チャック（図示せず）によりその上に被処理基板Ｗを保持可能である。また、保持台３４は、加熱のためのヒータ（図示せず）等を備え、保持台３４の内部に設けられた温度調整機構２９により所望の温度に設定可能である。保持台３４は、底部４１の下方側から垂直上方に延びる絶縁性の筒状支持部５１に支持されている。上記した排気孔４３は、筒状支持部５１の外周に沿って処理容器３２の底部４１の一部を貫通するように設けられている。環状の排気孔４３の下方側には排気管（図示せず）を介して排気装置（図示せず）が接続されている。排気装置は、ターボ分子ポンプなどの真空ポンプを有している。排気装置により、処理容器３２内を所定の圧力まで減圧することができる。制御部２８は、圧力調整機構として、排気装置による排気の制御等により、処理容器３２内の圧力を調整する。
プラズマ発生機構３９は処理容器３２外に設けられており、プラズマ励起用のマイクロ波を発生させるマイクロ波発生器３５を含む。また、プラズマ発生機構３９は、保持台３４と対向する位置に配置され、マイクロ波発生器３５により発生させたマイクロ波を処理容器３２内に導入する誘電体窓３６を含む。また、プラズマ発生機構３９は、複数のスロット孔４０が設けられており、誘電体窓３６の上方側に配置され、マイクロ波を誘電体窓３６に放射するスロットアンテナ板３７を含む。また、プラズマ発生機構３９は、スロットアンテナ板３７の上方側に配置され、後述する同軸導波管５６から導入されたマイクロ波を径方向に伝播する誘電体部材３８を含む。
マッチング５３を有するマイクロ波発生器３５は、モード変換器５４および導波管５５を介して、マイクロ波を導入する同軸導波管５６の上部に接続されている。例えば、マイクロ波発生器３５で発生させたＴＥモードのマイクロ波は、導波管５５を通り、モード変換器５４によりＴＥＭモードへ変換され、同軸導波管５６を伝播する。マイクロ波発生器３５において発生させるマイクロ波の周波数としては、例えば、２．４５ＧＨｚが選択される。
誘電体窓３６は、略円板状であって、誘電体で構成されている。誘電体窓３６の下面４８の一部には、導入されたマイクロ波による定在波の発生を容易にするためのテーパ状に凹んだ環状の凹部５７が設けられている。この凹部５７により、誘電体窓３６の下部側にマイクロ波によるプラズマを効率的に生成することができる。なお、誘電体窓３６の具体的な材質としては、石英やアルミナ等が挙げられる。
スロットアンテナ板３７は、薄板状であって、円板状である。複数のスロット孔４０については、図３に示すように、それぞれ所定の間隔を開けて直交するように２つのスロット孔４０が一対となるように設けられており、一対をなしたスロット孔４０が周方向に所定の間隔を開けて設けられている。また、径方向においても、複数の一対のスロット孔４０が所定の間隔を開けて設けられている。
マイクロ波発生器３５により発生させたマイクロ波は、同軸導波管５６を通って伝播される。マイクロ波は、内部に冷媒を循環させる循環路６０を有し誘電体部材３８等の温度調整を行う冷却ジャケット５２とスロットアンテナ板３７との間に挟まれた領域を径方向外側に向かって放射状に広がり、スロットアンテナ板３７に設けられた複数のスロット孔４０から誘電体窓３６に放射される。誘電体窓３６を透過したマイクロ波は、誘電体窓３６の直下に電界を生じさせ、処理容器３２内にプラズマを生成させる。
プラズマドーピング装置３１においてマイクロ波プラズマを発生させた場合、誘電体窓３６の下面４８の直下、具体的には、誘電体窓３６の下面４８の数ｃｍ程度下に位置する領域においては、プラズマの電子温度が比較的高いいわゆるプラズマ生成領域が形成される。そして、その鉛直方向下側に位置する領域には、プラズマ生成領域で生成されたプラズマが拡散するいわゆるプラズマ拡散領域が形成される。このプラズマ拡散領域は、プラズマの電子温度が比較的低い領域であり、この領域でプラズマ処理、すなわち、プラズマドーピングを行う。なお、プラズマドーピング装置３１においてマイクロ波プラズマを発生させた場合、相対的にプラズマの電子密度が高くなる。そうすると、プラズマドーピング時における被処理基板Ｗに対するいわゆるプラズマダメージを与えず、かつ、プラズマの電子密度が高いので、効率的なプラズマドーピング、具体的には例えば、ドーピング時間の短縮を図ることができる。
次に、このようなプラズマドーピング装置を用いて、被処理基板Ｗに対してプラズマドーピングを行う方法について説明する。図４は、この発明の一実施形態に係るプラズマドーピング方法の概略的な工程を示すフローチャートである。
図４を参照して、まず、被処理基板Ｗを処理容器３２内に搬入（図４（Ａ））し、保持台３４の上に保持させる。次に、処理容器３２内にドーピングガスを供給し、第一のプラズマ処理を行う（図４（Ｂ））。この場合、制御部２８による圧力調整機構の調整により処理容器３２内の圧力を第一の圧力、ここでは、５ｍＴｏｒｒ以上１００ｍＴｏｒｒ未満の圧力とし、制御部２８によるバイアス電力供給機構の調整により供給されるバイアス電力を第一のバイアス電力、ここでは、７５０Ｗ以上１１００Ｗ以下とする。
所定の時間が経過し、第一のプラズマ処理を終了した後、引き続き第二のプラズマ処理を行う。すなわち、引き続き処理容器３２内にドーピングガスを供給し、第二のプラズマ処理を行う（図４（Ｃ））。この場合、制御部２８による圧力調整機構の調整により処理容器３２内の圧力を第一の圧力より高い第二の圧力、ここでは、１００ｍＴｏｒｒ以上２５０ｍＴｏｒｒ以下の圧力とし、制御部２８によるバイアス電力供給機構の調整により供給されるバイアス電力を第一のバイアス電力より低い第二のバイアス電力、ここでは、４５０Ｗ以上７５０Ｗ未満とする。所定の時間が経過し、第二のプラズマ処理工程を終了した後、被処理基板Ｗを保持台３４から外し、処理容器３２外に搬出する（図４（Ｄ））。
このようにして、被処理基板Ｗに対して、プラズマドーピングを行う。すなわち、この発明の一実施形態に係るプラズマドーピング装置３１は、被処理基板Ｗにドーパントを注入してドーピングを行うプラズマドーピング装置３１であって、その内部で被処理基板Ｗにドーパントを注入させる処理容器３２と、処理容器３２内にドーピングガスおよびプラズマ励起用の不活性ガスを供給するガス供給部３３と、処理容器３２内に配置され、その上で被処理基板Ｗを保持する保持台３４と、マイクロ波を用いて処理容器３２内にプラズマを発生させるプラズマ発生機構３９と、処理容器３２内の圧力を調整する圧力調整機構と、保持台３４に交流のバイアス電力を供給するバイアス電力供給機構と、プラズマドーピング装置３１を制御する制御部２８とを備える。ここで、制御部２８は、処理容器３２内の圧力を第一の圧力となるよう圧力調整機構を制御し、保持台３４に供給するバイアス電力を第一のバイアス電力となるようバイアス電力供給機構を制御して、プラズマ発生機構３９により発生させたプラズマにより被処理基板Ｗに第一のプラズマ処理を行う。第一のプラズマ処理の後に、処理容器３２内の圧力を第一の圧力よりも高い第二の圧力となるよう圧力調整機構を制御し、保持台３４に供給するバイアス電力を第一のバイアス電力よりも低い第二のバイアス電力となるようバイアス電力供給機構を制御して、プラズマ発生機構３９により発生させたプラズマにより被処理基板Ｗに第二のプラズマ処理を行う。
また、この発明の一実施形態に係るプラズマドーピング方法は、被処理基板Ｗにドーパントを注入してドーピングを行うプラズマドーピング方法であって、処理容器３２内に配置された保持台３４上に被処理基板Ｗを保持し、処理容器３２内の圧力を第一の圧力となるように制御し、保持台３４に供給するバイアス電力を第一のバイアス電力となるよう制御して、マイクロ波を用いて処理容器３２内にプラズマを発生させ、被処理基板Ｗにプラズマ処理を行う第一のプラズマ処理工程と、第一のプラズマ処理工程の後に、処理容器３２内の圧力を第一の圧力よりも高い第二の圧力となるよう制御し、保持台３４に供給するバイアス電力を第一のバイアス電力よりも低い第二のバイアス電力となるよう制御して、被処理基板Ｗにプラズマ処理を行う第二のプラズマ処理工程とを含む。
また、この発明の一実施形態に係る半導体素子の製造方法は、被処理基板Ｗにドーパントを注入して製造される半導体素子の製造方法であって、処理容器３２内に配置された保持台３４上に被処理基板Ｗを保持し、処理容器３２内の圧力を第一の圧力となるように制御し、保持台３４に供給するバイアス電力を第一のバイアス電力となるよう制御して、マイクロ波を用いて処理容器３２内にプラズマを発生させ、被処理基板Ｗにプラズマ処理を行う第一のプラズマ処理工程と、第一のプラズマ処理工程の後に、処理容器３２内の圧力を第一の圧力よりも高い第二の圧力となるよう制御し、保持台３４に供給するバイアス電力を第一のバイアス電力よりも低い第二のバイアス電力となるよう制御して、被処理基板Ｗにプラズマ処理を行う第二のプラズマ処理工程とを含む。
このような構成によると、ドーピングを行う前の形状に対し、ドーピングを行った後の形状が大きく変化することはなく、かつ、良好なコンフォーマリティを有するプラズマドーピングを行うことができる。また、後の洗浄工程においても、ドーピングにより注入したドーパントが、ほとんど脱離することはない。
これについて、説明する。図５は、種々の方法でドーピングを行った場合のＦｉｎＦＥＴ型半導体素子の各測定位置におけるドーパントの濃度を示すグラフである。図６は、ＦｉｎＦＥＴ型半導体素子の断面の一部を拡大して示す電子顕微鏡写真である。図５に示す各測定位置については、図６中に示している。図５中の折れ線グラフにおいて、横軸は、図６に表した測定位置を示し、縦軸は、ドーパントの濃度（ａｔ（ａｔｏｍｉｃ：原子）％）を示す。各測定位置については、最も近い表面からの深さをほとんど同じとしている。図５に示すドーパントの濃度については、Ａｓ（ヒ素）をシリコン基板に注入した場合を示している。
ここで、測定したドーパントの濃度について、簡単に説明する。ドーピングしたＡｓのドーパントの濃度については、ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）−ＥＤＸ（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ）による定量分析を行った。これは、電子線照射により発生する特性Ｘ線を検出し、エネルギーで分光することにより元素分析や組成文政を行う手法である。測定器としては、ＢＲＵＫＥＲ社のＸＦＬＡＳＨ シリコンドリフト検出器 ＱＵＡＮＴＡＸを用いた。測定条件については、加速電圧を８ｋＶ、倍率を５００ｋ、照射時間を１０秒とした。そして、図６に示すＦｉｎＦＥＴ構造の各サンプルに対し、図６中の各測定位置における領域内の測定点について、点分析による定量分析を行った。定量分析については、シリコン（Ｓｉ）、酸素（Ｏ）、ヒ素（Ａｓ）等の各元素について、まず重量％を求め、各元素の原子量を基に、ドーパントの濃度（ａｔ（ａｔｏｍｉｃ：原子）％）を算出した。
なお、図５中の黒三角印および実線６１ａは、従来のイオン注入装置でドーピングを行った場合を示す。図５中の黒四角印および実線６１ｂは、プラズマ処理中において最初から最後まで圧力およびバイアス電力を変更しないでドーピングを行った場合を示す。図５中の黒菱形印および実線６１ｃは、この発明の一実施形態に係るプラズマドーピング方法およびプラズマドーピング装置でドーピングを行った場合を示す。
ここで、図５中の黒菱形印および実線６１ｃで示すドーピングを行った場合の条件について説明すると、第一のプラズマ処理工程においては、ドーピングガスとして、ＡｓＨ３ガスを用い、希釈ガスとしてＨｅガスを用いた。この場合のガス流量比としては、ＡｓＨ３／Ｈｅ＝２８ｓｃｃｍ／９７２ｓｃｃｍとした。第一の圧力として、５０ｍＴｏｒｒを採用し、第一のバイアス電力として、７５０Ｗを採用した。なお、第一のプラズマ処理の処理時間については、４０秒とした。また、第二のプラズマ処理工程において、ドーピングガス、希釈ガスとしてそれぞれ第一のプラズマ処理工程と同様、ＡｓＨ３ガス、Ｈｅガスを用いた。この場合のガス流量比としては、ＡｓＨ３／Ｈｅ＝９８ｓｃｃｍ／９０２ｓｃｃｍとした。第二の圧力として、１５０ｍＴｏｒｒを採用し、第二のバイアス電力として、４５０Ｗを採用した。なお、第二のプラズマ処理の処理時間については、８０秒とした。いずれのプラズマ処理においても、マイクロ波電力は、３ｋＷとした。また、被処理基板Ｗとして直径が３００ｍｍのシリコン基板を用いた。なお、図５中の黒四角印および実線６１ｂで示すドーピングを行った場合の条件については、第二のプラズマ処理工程における条件のみを用いたものである。また、図５中の黒三角印および実線６１ａで示すドーピングを行った場合の条件については、ドーズ量が２×１０Ｅ１５（ａｔｏｍｓ／ｃｍ２）であって３．５ｋｅＶのイオンビームを、４５°の角度で照射したものである。
なお、図６における領域６２ａ（Ｔ１）が、フィン６４の頂部６３ａの測定位置を示す。図６における領域６２ｂ（Ｓ１）が、側部６３ｂのうち、フィン６４の高さ方向における頂部６３ａに近い側の測定位置を示す。図６における領域６２ｃ（Ｓ２）が、側部６３ｂのうち、フィン６４の高さ方向における頂部６３ａと底部６３ｃとの中間領域の測定位置を示す。図６における領域６２ｄ（Ｓ３）が、側部６３ｂのうち、フィン６４の高さ方向における底部６３ｃに近い側の測定位置を示す。図６における領域６２ｅ（Ｂ１）が、底部６３ｃの測定位置を示す。領域６２ｂは、底部６３ｃからフィン６４の高さ方向に１５０ｎｍの位置である。領域６２ｃは、底部６３ｃからフィン６４の高さ方向に１００ｎｍの位置である。領域６２ｄは、底部６３ｃからフィン６４の高さ方向に５０ｎｍの位置である。なお、各測定位置については、最も近い表面から数ｎｍ内側に入った箇所である。また、頂部６３ａの領域６２ａおよび底部６３ｃの領域６２ｅについては、フィン６４の幅方向において、いずれも頂部６３ａおよび底部６３ｃのほぼ中央の位置を示す。なお、図６中の長さＬ１で示すフィン６４の高さは、約２００ｎｍであり、図６中の長さＬ２で示すフィン６４の幅は、約９０ｎｍである。
ここで、このようなフィン６４を含むＦｉｎＦＥＴ型半導体素子において、フィン６４の頂部６３ａおよび側部６３ｂが後にドレインまたはソースを形成する領域となるため、理想的なドーピングとしては、頂部６３ａおよび側部６３ｂのいずれの位置においても、ドーパントの濃度ができるだけ均一であることである。なお、底部６３ｃについては、フィン６４の頂部６３ａおよび側部６３ｂと異なり、後にドレインまたはソースを形成する領域とはならない。したがって、頂部６３ａおよび側部６３ｂの均一性と比較した場合、ドーパントの濃度が高くても低くても、さほど影響を与えない。すなわち、このようなフィン６４を含むＦｉｎＦＥＴ型半導体素子におけるコンフォーマリティについて、フィン６４の頂部６３ａおよび側部６３ｂのドーパントの濃度の均一性が重要である。
図５および図６を参照して、従来のイオン注入装置においてドーピングを行った場合については、頂部６３ａの領域６２ａにおいて、最もドーパントの濃度が高い。そして、側部６３ｂについて、頂部６３ａに近い側の領域６２ｂおよび中間位置の領域６２ｃについては、領域６２ａよりも低いドーパントの濃度であり、底部６３ｃに近い側の領域６２ｄおよび底部６３ｃの領域６２ｅにおいては、ドーパントの濃度は、０（ゼロ）に近い。すなわち、底部６３ｃに近い側の領域６２ｄおよび底部６３ｃの領域６２ｅにおいては、ほとんどドーピングされていないことが把握できる。このようなドーピングは、コンフォーマリティの観点から不十分である。
なお、イオン注入装置におけるこのような現象については、以下のことが考えられる。ある程度の角度をもってドーパント被対象物にドーパントが照射されるイオン注入においては、フィン６４のある程度の高さがあるため、側部６３ｂのうちのフィン６４の高さ方向における底部６３ｃに近い領域６２ｄや底部６３ｃの領域６２ｅについては、照射したイオンが届かない。その結果として、ドーパントの濃度が０に近くなると考えられる。このような傾向は、ドーピングが行われる前の段階でフォトレジスト層が形成される場合、より顕著となる。
また、マイクロ波プラズマを用いて一回のプラズマ処理でドーピングを行った場合については、側部６３ｂのうち、頂部６３ａに近い側の領域６２ｂ、中間位置の領域６２ｃ、および底部６３ｃに近い側の領域６２ｄについては、ドーパントの濃度が大きく相違することはない。しかし、頂部６３ａの領域６２ａについては、側部６３ｂの領域６２ｂ、６２ｃ、６２ｄと比較して、ドーパントの濃度が高くなっている。すなわち、側部６３ｂよりも頂部６３ａの方が多くドーピングされていることが把握できる。このようなドーピングも、コンフォーマリティの観点から好ましくない。
これらに対し、この発明の一実施形態に係るプラズマドーピング方法およびプラズマドーピング装置でドーピングを行った場合には、底部６３ｃの領域６２ｅのドーパントの濃度は比較的高いものの、頂部６３ａの領域６２ａ、および側部６３ｂの領域６２ｂ、６２ｃ、６２ｄについて、ほとんど等しいドーパントの濃度となる。このようなドーピングは、良好なコンフォーマリティを有するものである。
なお、図５におけるそれぞれのドーパントの濃度の具体的な値としては、図５中の黒三角印および実線６１ａで示す従来のイオン注入装置においてドーピングを行った場合について、Ｔ１＝０．６３、Ｓ１＝０．２７、Ｓ２＝０．２６、Ｓ３＝０．０２、Ｓ３＝０．０３である。また、図５中の黒四角印および実線６１ｂで示すマイクロ波プラズマを用いて一回のプラズマ処理でドーピングを行った場合について、Ｔ１＝１．２７、Ｓ１＝０．３０、Ｓ２＝０．１４、Ｓ３＝０．１９、Ｓ３＝０．５９である。また、図５中の黒菱形印および実線６１ｃで示すマイクロ波プラズマを用いて二回のプラズマ処理でドーピングを行った場合について、Ｔ１＝０．４４、Ｓ１＝０．２９、Ｓ２＝０．３２、Ｓ３＝０．３７、Ｓ３＝１．０４である。いずれも単位は、上記したａｔ％である。
このような結果について、以下に考察する。図７および図８は、ＦｉｎＦＥＴ型半導体素子の断面の一部を概略的に示す断面図である。図７および図８に示す断面は、被処理基板Ｗの板厚方向に延びる平面で切断した断面であり、図１中の矢印Ｉの方向から見た図、および上記した図６に示す電子顕微鏡写真で撮影した部分に相当する。また、フィンの突出する方向は、図１、図７および図８において、矢印ＶＩＩで示される。図７は、第一のプラズマ処理工程を行っている場合を示す。図８は、第二のプラズマ処理工程を行っている場合を示す。
図７および図８を参照して、まず、第一のプラズマ処理工程においては、第一のバイアス電力が保持台に供給される。この場合、相対的に高い７５０Ｗ以上１１００Ｗ以下のバイアス電力が供給される。また、処理容器内の圧力は第一の圧力に設定される。この場合、相対的に低い５ｍＴｏｒｒ以上１００ｍＴｏｒｒ未満の圧力に設定される。そうすると、処理容器内に供給されたドーパントが、図７中の矢印Ａ１で示すように、被処理基板Ｗに垂直な方向に指向する傾向が強くなる。このような状態でプラズマ処理を行うと、上側に露出している頂部６３ａにおいて、指向性の高いドーパントにより、側部６３ｂと比較してより多くのドーピングがなされると共に、薄いプリアモルファス層が形成される。プリアモルファス層とは、アモルファス状態、すなわち非晶質状態には至っていないがアモルファスに近い状態となっている層をいう。この場合、矢印Ａ１で示すように、上から下に向かってのドーパントの指向性が高くなっているため、側部６３ｂにはプリアモルファス層はあまり形成されない。このようにして、頂部６３ａにより多くのプリアモルファス層が形成される。なお、この場合、上側に露出している底部６３ｃについても、プリアモルファス層が多く形成されていると考えられる。
その後、第二のプラズマ処理工程を行う。ここで、第一のバイアス電力よりも低い第二のバイアス電力が保持台に供給される。この場合、相対的に低い４５０Ｗ以上７５０Ｗ未満のバイアス電力が供給される。また、処理容器内の圧力は、第一の圧力よりも高い第二の圧力に設定される。この場合、処理容器内の圧力を相対的に高い１００ｍＴｏｒｒ以上２５０ｍＴｏｒｒ以下の圧力に設定される。そうすると、上記した指向性が低くなる。すなわち、等方性が高いドーピングが行われる。その結果、側部６３ｂについては、その表面から適度な深さまでドーピングが行われる。この場合、指向性が低くなり、等方性が高くなっているため、側部６３ｂのうち、頂部６３ａに近い側も底部６３ｃに近い側も、等しくドーピングされることになる。すなわち、ドーピングの深さおよびドーパントの濃度については、頂部６３ａに近い側も底部６３ｃに近い側も、ほとんど変わらないものとなる。
なお、頂部６３ａについては、第一のプラズマ処理工程において、比較的多くのドーピングがなされている。すなわち、側部６３ｂに比べて、より深くまでドーピングがなされていることとなる。
ここで、頂部６３ａについては、プリアモルファス層が形成されているため、このプリアモルファス層が形成された部分が、第二のプラズマ処理工程において、若干削られることとなる。この場合、頂部６３ａにおいて比較的均等に削れられる。なお、削られる前のフィン６４の外形形状については、図８中の点線で示している。そして、第一のプラズマ処理工程により深くまでドーピングされた頂部６３ａにおいて、プリアモルファス層が適度に除去されて、結果として新たな表面が露出した頂部６３ａとなる。これらにより、側部６３ｂにおけるドーピングの深さおよびドーパントの濃度と頂部６３ａにおけるドーピングの深さおよびドーパントの濃度とがそれぞれほぼ等しくなる。このような機構で良好なコンフォーマリティを確立できると考えられる。
なお、底部６３ｃについては、デポ（反応副生成物の堆積等）も相まって、ドーパントの濃度が頂部６３ａおよび側部６３ｂよりもやや高くなることとなる。しかし、上記したように半導体素子として製造される上において、大きな問題はない。
また、頂部６３ａと側部６３ｂとによって形成される角部６５について、プリアモルファス層の削れに起因して若干の丸みを帯びることとなる。しかし、この形状の変化についても、角部６５の削れが数ｎｍ程度であり、側部６３ｂがほとんど削れることはなく、ほとんど実使用上問題のないレベルである。すなわち、ドーピングを行う前の形状に対し、ドーピングを行った後の形状が大きく変化していない。
このようにして、この発明の一実施形態に係るプラズマドーピング装置およびプラズマドーピング方法を用いたプラズマドーピングが行われていると考えられる。
図９および図１０は、ＦｉｎＦＥＴ型半導体素子の断面の一部を拡大して示す電子顕微鏡写真である。図９の左図は、この発明の一実施形態に係るプラズマドーピング方法およびプラズマドーピング装置によるドーピングを行う前の場合を示す。図９の右図および図１０は、この発明の一実施形態に係るプラズマドーピング方法およびプラズマドーピング装置によってドーピングを行った後の場合を示す。図１０は、図９の右図におけるフィン６６の角部６７を含んだ頂部６８ａおよび側部６８ｂの一部の拡大図である。なお、図９の左図と右図については、ドーピングを行う前のフィン６６の頂部６８ａを基準とした線６９ａおよび底部６８ｃを基準とした線６９ｂで繋いでいる。また、図１０において、ドーピング前の角部６７の外形形状について、点線で示している。図９および図１０を参照して、ドーピングを行う前に比べてドーピングを行った後については、頂部６３ａの位置がやや低くなっているが、数ｎｍ程度であり、特に問題のないレベルである。すなわち、ドーピングを行う前の形状に対し、ドーピングを行った後の形状が大きく変化していない。また、角部６７については、元の形状と比較して図１０中の長さＬ３で示す４ｎｍ程度の丸みを帯びた削れが生じているが、これも特に問題のないレベルである。
なお、従来のイオン注入装置を用いてドーピングを行った場合について説明する。図１１および図１２は、ＦｉｎＦＥＴ型半導体素子の断面の一部を拡大して示す電子顕微鏡写真である。図１１の左図は、ドーピングを行う前の場合を示す。図１１の右図および図１２は、ドーピングを行った後の場合を示す。図１２は、図１１の右図におけるフィン７１の角部７２を含んだ頂部７３ａおよび側部７３ｂの拡大図である。なお、図１１の左図と右図については、ドーピングを行う前のフィン７１の頂部７３ａを基準とした線７４ａおよび底部７３ｃを基準とした線７４ｂで繋いでいる。また、図１２において、ドーピング前の側部７３ｂの外形形状について、点線で示している。図１１および図１２を参照して、ドーピングを行う前に比べてドーピングを行った後については、特に、頂部７３ａの高さに変化は見られないものの、側部７３ｂ、具体的には、側部７３ｂのうちの頂部７３ａに近い上部側が著しく削れていることが把握できる。すなわち、このようなイオン注入装置によるドーピングによると、大きくエロージョンを引き起こすことになる。したがって、ドーピングを行う前の形状に対し、ドーピングを行った後の形状が大きく変化することになる。このような状況は、ドーピング後のフィンの形状として、好ましくないものである。
なお、イオン注入装置におけるこのような現象については、以下のことが考えられる。すなわち、ある程度の角度をもってドーパント被対象物にドーパントが照射されるイオン注入においては、フィンのある程度の高さがあるため、側部のうちのフィンの高さ方向における頂部に近い領域に積極的に照射されたイオンが打ち込まれる。結果として、側部の上部側における大きなエロージョンを引き起こすと考えられる。
次に、洗浄工程の前後におけるドーピングの濃度の変化について、説明する。図１３は、この発明の一実施形態に係るプラズマドーピング方法およびプラズマドーピング装置によってドーピングを行った被処理基板に対してＤＨＦ（希フッ酸）による洗浄処理を行う前後のＦｉｎＦＥＴ型半導体素子の各測定位置におけるドーパントの濃度を示すグラフである。図１３中において、黒四角印および実線７５ａで、洗浄を行う前の場合を示し、黒菱形印および実線７５ｂで、洗浄を行った後の場合を示す。図１３における縦軸および横軸は、図５に示す場合と同じである。すなわち、横軸は、図６に表した測定位置を示し、縦軸は、ドーパントの濃度（ａｔ％）を示す。図１３に示すドーパントの濃度についても、Ａｓ（ヒ素）をシリコン基板に注入した場合を示している。ＤＨＦ（希フッ酸）による洗浄処理については、０．５重量％のＤＨＦに２０秒間浸漬する処理としている。
図１３を参照して、領域６２ｂ（Ｓ１）において洗浄前と洗浄後とがほぼ同等であるのを除いては、洗浄前と比較して洗浄後においても、それぞれの測定位置において、ややドーパントの濃度が低下している程度である。すなわち、全ての箇所において、ドーパントの濃度が大きく低下しておらず、洗浄後においても、ドーピングされた原子がほとんど脱離していないことが把握でき、いわゆるドーピングロスの抑制を図ることができている。なお、図１３におけるそれぞれのドーパントの濃度の具体的な値としては、図１３中の黒四角印および実線７５ａで示す洗浄前の場合について、Ｔ１＝０．６１、Ｓ１＝０．４０、Ｓ２＝０．４１、Ｓ３＝０．６９、Ｓ３＝１．４１である。また、図１３中の黒菱形印および実線７５ｂで示す洗浄後の場合について、Ｔ１＝０．１９、Ｓ１＝０．３９、Ｓ２＝０．３０、Ｓ３＝０．２８、Ｓ３＝０．８４である。なお、図１３に示す例は、新たに実験を行なって得られたものであり、図５中の黒菱形印および実線６１ｃで示すこの発明の一実施形態に係るプラズマドーピング方法およびプラズマドーピング装置でドーピングを行った場合とややその値が異なるものである。
以上より、このような構成によると、ドーピングを行う前の形状に対し、ドーピングを行った後の形状が大きく変化することはなく、かつ、良好なコンフォーマリティを有するプラズマドーピングを行うことができる。また、後の洗浄工程においても、ドーピングにより注入したドーパントが、ほとんど脱離することはない。
ここで、第一のプラズマ処理工程における第一の圧力については、５ｍＴｏｒｒ以上１００ｍＴｏｒｒ未満以外の値でもよい。第一の圧力としては、好適には４０〜７５ｍＴｏｒｒが選択される。また、第一のプラズマ処理工程における第一のバイアス電力については、７５０Ｗ以上１１００Ｗ以下以外の値でもよい。なお、バイアス電力については、直径が３００ｍｍ（３０ｃｍ）の被処理基板Ｗの面積が、約７０６．５ｃｍ２であるため、７５０Ｗの場合、被処理基板Ｗに対して、１．０６Ｗ／ｃｍ２負荷されることになり、１１００Ｗの場合、被処理基板Ｗに対して、１．５６Ｗ／ｃｍ２負荷されることになる。
また、第二のプラズマ処理工程における第二の圧力については、１００ｍＴｏｒｒ以上２５０ｍＴｏｒｒ以下の値以外でもよい。第二の圧力としては、好適には、１５０〜２５０ｍＴｏｒｒが選択される。また、第二のプラズマ処理工程における第二のバイアス電力については、４５０Ｗ以上７５０Ｗ未満以外の値でもよい。第二のバイアス電力としては、好適には、２００Ｗ以上の値が選択される。なお、バイアス電力については、４５０Ｗの場合、被処理基板Ｗに対して、０．６４Ｗ／ｃｍ２負荷されることになり、２００Ｗの場合、被処理基板Ｗに対して、０．２８Ｗ／ｃｍ２負荷されることになる。
なお、上記の実施の形態においては、ドーピングガスとして、ＡｓＨ３ガスを用いることとしたが、これに限らず、ドーピングガスは、Ｂ２Ｈ６、ＰＨ３、ＡｓＨ３、ＧｅＨ４、ＣＨ４、ＮＨ３、ＮＦ３、Ｎ２、ＨＦ、およびＳｉＨ４からなる群から選択される少なくとも一種のガスを含むよう構成してもよい。
また、上記の実施の形態においては、プラズマ励起用の不活性ガスは、Ｈｅを用いることとしたが、これに限らず、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅからなる群から選択される少なくとも一種のガスを含むよう構成してもよい。
なお、上記の実施の形態においては、被処理基板としてシリコン基板を用いることとしたが、これに限らず、例えば、層間膜におけるドーピングを行う際にも、十分に適用できるものである。
なお、上記の実施の形態において、プラズマドーピング装置は、誘電体部材を含む構成としたが、これに限らず、誘電体部材を含まない構成としてもよい。
また、上記の実施の形態においては、スロットアンテナ板を用いたラジアルラインスロットアンテナを用いたマイクロ波によりプラズマ処理を行うこととしたが、これに限らず、くし型のアンテナ部を有し、マイクロ波によりプラズマを生成するプラズマドーピング装置やスロットからマイクロ波を放射しプラズマ生成するプラズマドーピング装置を用いてもよい。
以上、図面を参照してこの発明の実施形態を説明したが、この発明は、図示した実施形態のものに限定されない。図示した実施形態に対して、この発明と同一の範囲内において、あるいは均等の範囲内において、種々の修正や変形を加えることが可能である。
１１ ＦｉｎＦＥＴ型半導体素子、１２ シリコン基板、１３ 主表面、１４，６４，６６，７１ フィン、１５ ゲート、１６ ソース、１７ ドレイン、２８ 制御部、２９ 温度調整機構、３１ プラズマドーピング装置、３２ 処理容器、３３，４６，４７ ガス供給部、３４ 保持台、３５ マイクロ波発生器、３６ 誘電体窓、３７ スロットアンテナ板、３８ 誘電体部材、３９ プラズマ発生機構、４０ スロット孔、４１，６３ｃ，６８ｃ，７３ｃ 底部、４２ 側壁、４３ 排気孔、４４ 蓋部、４５ Ｏリング、４８ 下面、４９ ガス供給系、３０，５０ ガス供給孔、５１ 筒状支持部、５２ 冷却ジャケット、５３ マッチング、５４ モード変換器、５５ 導波管、５６ 同軸導波管、５７ 凹部、５８ 高周波電源、５９ マッチングユニット、６０ 循環路、６１ａ，６１ｂ，６１ｃ，６９ａ，６９ｂ，７４ａ，７４ｂ，７５ａ，７５ｂ 線、６２ａ，６２ｂ，６２ｃ，６２ｄ，６２ｅ 領域、６３ａ，６８ａ，７３ａ 頂部、６３ｂ，６８ｂ，７３ｂ 側部、６５，６７，７２ 角部。

Claims (19)

  1. 被処理基板にドーパントを注入してドーピングを行うプラズマドーピング装置であって、
    その内部で被処理基板にドーパントを注入させる処理容器と、
    前記処理容器内にドーピングガスおよびプラズマ励起用の不活性ガスを供給するガス供給部と、
    前記処理容器内に配置され、その上で前記被処理基板を保持する保持台と、
    マイクロ波を用いて前記処理容器内にプラズマを発生させるプラズマ発生機構と、
    前記処理容器内の圧力を調整する圧力調整機構と、
    前記保持台に交流のバイアス電力を供給するバイアス電力供給機構と、
    前記プラズマドーピング装置を制御する制御部とを備え、
    前記制御部は、前記処理容器内の圧力を第一の圧力となるよう前記圧力調整機構を制御し、前記保持台に供給するバイアス電力を第一のバイアス電力となるよう前記バイアス電力供給機構を制御して、前記プラズマ発生機構により発生させたプラズマにより前記被処理基板に第一のプラズマ処理を行い、前記第一のプラズマ処理の後に、前記処理容器内の圧力を前記第一の圧力より高い第二の圧力となるよう前記圧力調整機構を制御し、前記保持台に供給するバイアス電力を前記第一のバイアス電力より低い第二のバイアス電力となるよう前記バイアス電力供給機構を制御して、前記プラズマ発生機構により発生させたプラズマにより前記被処理基板に第二のプラズマ処理を行う、プラズマドーピング装置。
  2. 前記制御部は、前記第二の圧力を１００ｍＴｏｒｒ以上２５０ｍＴｏｒｒ以下とするよう前記圧力調整機構を制御する、請求項１に記載のプラズマドーピング装置。
  3. 前記制御部は、前記第一の圧力を５ｍＴｏｒｒ以上１００ｍＴｏｒｒ未満とするよう前記圧力調整機構を制御する、請求項１または２に記載のプラズマドーピング装置。
  4. 前記制御部は、前記第二のバイアス電力を４５０Ｗ以上７５０Ｗ未満とするよう前記バイアス電力供給機構を制御する、請求項１〜３のいずれかに記載のプラズマドーピング装置。
  5. 前記制御部は、前記第一のバイアス電力を７５０Ｗ以上１１００Ｗ以下とするよう前記バイアス電力供給機構を制御する、請求項１〜４のいずれかに記載のプラズマドーピング装置。
  6. 前記プラズマ発生機構は、プラズマ励起用のマイクロ波を発生させるマイクロ波発生器と、前記マイクロ波発生器により発生させたマイクロ波を前記処理容器内へ透過させる誘電体窓と、複数のスロット孔が設けられており、前記マイクロ波を前記誘電体窓に放射するスロットアンテナ板とを含む、請求項１〜５のいずれかに記載のプラズマドーピング装置。
  7. 前記プラズマ発生機構により発生させるプラズマは、ラジアルラインスロットアンテナにより生成される、請求項６に記載のプラズマドーピング装置。
  8. 被処理基板にドーパントを注入してドーピングを行うプラズマドーピング方法であって、
    処理容器内に配置された保持台上に被処理基板を保持し、前記処理容器内の圧力を第一の圧力となるように制御し、前記保持台に供給するバイアス電力を第一のバイアス電力となるよう制御して、マイクロ波を用いて前記処理容器内にプラズマを発生させ、前記被処理基板にプラズマ処理を行う第一のプラズマ処理工程と、
    前記第一のプラズマ処理工程の後に、前記処理容器内の圧力を前記第一の圧力より高い第二の圧力となるよう制御し、前記保持台に供給するバイアス電力を前記第一のバイアス電力より低い第二のバイアス電力となるよう制御して、前記被処理基板にプラズマ処理を行う第二のプラズマ処理工程とを含む、プラズマドーピング方法。
  9. 前記第二のプラズマ処理工程は、前記第二の圧力を１００ｍＴｏｒｒ以上２５０ｍＴｏｒｒ以下とするよう制御してプラズマ処理を行う、請求項８に記載のプラズマドーピング方法。
  10. 前記第一のプラズマ処理工程は、前記第一の圧力を５ｍＴｏｒｒ以上１００ｍＴｏｒｒ未満とするよう制御してプラズマ処理を行う、請求項８または９に記載のプラズマドーピング方法。
  11. 前記第二のプラズマ処理工程は、前記第二のバイアス電力を４５０Ｗ以上７５０Ｗ未満とするよう制御してプラズマ処理を行う、請求項８〜１０のいずれかに記載のプラズマドーピング方法。
  12. 前記第一のプラズマ処理工程は、前記第一のバイアス電力を７５０Ｗ以上１１００Ｗ以下とするよう制御してプラズマ処理を行う、請求項８〜１１のいずれかに記載のプラズマドーピング方法。
  13. マイクロ波を用いて発生させるプラズマは、ラジアルラインスロットアンテナにより生成される、請求項８〜１２のいずれかに記載のプラズマドーピング方法。
  14. 被処理基板にドーパントを注入して製造される半導体素子の製造方法であって、
    処理容器内に配置された保持台上に被処理基板を保持し、前記処理容器内の圧力を第一の圧力となるように制御し、前記保持台に供給するバイアス電力を第一のバイアス電力となるよう制御して、マイクロ波を用いて前記処理容器内にプラズマを発生させ、前記被処理基板にプラズマ処理を行う第一のプラズマ処理工程と、
    前記第一のプラズマ処理工程の後に、前記処理容器内の圧力を前記第一の圧力より高い第二の圧力となるよう制御し、前記保持台に供給するバイアス電力を前記第一のバイアス電力より低い第二のバイアス電力となるよう制御して、前記被処理基板にプラズマ処理を行う第二のプラズマ処理工程とを含む、半導体素子の製造方法。
  15. 前記第二のプラズマ処理工程は、前記第二の圧力を１００ｍＴｏｒｒ以上２５０ｍＴｏｒｒ以下とするよう制御してプラズマ処理を行う、請求項１４に記載の半導体素子の製造方法。
  16. 前記第一のプラズマ処理工程は、前記第一の圧力を５ｍＴｏｒｒ以上１００ｍＴｏｒｒ未満とするよう制御してプラズマ処理を行う、請求項１４または１５に記載の半導体素子の製造方法。
  17. 前記第二のプラズマ処理工程は、前記第二のバイアス電力を４５０Ｗ以上７５０Ｗ未満とするよう制御してプラズマ処理を行う、請求項１４〜１６のいずれかに記載の半導体素子の製造方法。
  18. 前記第一のプラズマ処理工程は、前記第一のバイアス電力を７５０Ｗ以上１１００Ｗ以下とするよう制御してプラズマ処理を行う、請求項１４〜１７のいずれかに記載の半導体素子の製造方法。
  19. マイクロ波を用いて発生させるプラズマは、ラジアルラインスロットアンテナにより生成される、請求項１４〜１８のいずれかに記載の半導体素子の製造方法。
JP2012220101A 2012-10-02 2012-10-02 プラズマドーピング装置、プラズマドーピング方法、および半導体素子の製造方法 Expired - Fee Related JP5742810B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2012220101A JP5742810B2 (ja) 2012-10-02 2012-10-02 プラズマドーピング装置、プラズマドーピング方法、および半導体素子の製造方法
KR1020130115028A KR20140043677A (ko) 2012-10-02 2013-09-27 플라즈마 도핑 장치, 플라즈마 도핑 방법, 및 반도체 소자의 제조 방법
US14/039,761 US20140094024A1 (en) 2012-10-02 2013-09-27 Plasma doping apparatus, plasma doping method, and method for manufacturing semiconductor device
TW102135469A TW201419386A (zh) 2012-10-02 2013-10-01 電漿摻雜裝置、電漿摻雜方法及半導體元件之製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012220101A JP5742810B2 (ja) 2012-10-02 2012-10-02 プラズマドーピング装置、プラズマドーピング方法、および半導体素子の製造方法

Publications (2)

Publication Number Publication Date
JP2014072504A true JP2014072504A (ja) 2014-04-21
JP5742810B2 JP5742810B2 (ja) 2015-07-01

Family

ID=50385600

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012220101A Expired - Fee Related JP5742810B2 (ja) 2012-10-02 2012-10-02 プラズマドーピング装置、プラズマドーピング方法、および半導体素子の製造方法

Country Status (4)

Country Link
US (1) US20140094024A1 (ja)
JP (1) JP5742810B2 (ja)
KR (1) KR20140043677A (ja)
TW (1) TW201419386A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016104206A1 (ja) * 2014-12-24 2016-06-30 東京エレクトロン株式会社 ドーピング方法、ドーピング装置および半導体素子の製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9299564B2 (en) * 2012-12-12 2016-03-29 Varian Semiconductor Equipment Associates, Inc. Ion implant for defect control

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005076328A1 (ja) * 2004-02-06 2005-08-18 Matsushita Electric Industrial Co., Ltd. 不純物導入方法
WO2005119745A1 (ja) * 2004-06-04 2005-12-15 Matsushita Electric Industrial Co., Ltd. 不純物導入方法
JP2010519735A (ja) * 2007-02-16 2010-06-03 ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド 改良型ドーズ量制御付きマルチステップ・プラズマドーピング方法
JP2011198983A (ja) * 2010-03-19 2011-10-06 Panasonic Corp プラズマドーピング方法
WO2011161965A1 (en) * 2010-06-23 2011-12-29 Tokyo Electron Limited Plasma doping device, plasma doping method, method for manufacturing semiconductor element, and semiconductor element

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070069157A1 (en) * 2005-09-28 2007-03-29 Varian Semiconductor Equipment Associates, Inc. Methods and apparatus for plasma implantation with improved dopant profile
JP2008300687A (ja) * 2007-05-31 2008-12-11 Tokyo Electron Ltd プラズマドーピング方法及びその装置
US8742373B2 (en) * 2010-12-10 2014-06-03 Varian Semiconductor Equipment Associates, Inc. Method of ionization

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005076328A1 (ja) * 2004-02-06 2005-08-18 Matsushita Electric Industrial Co., Ltd. 不純物導入方法
WO2005119745A1 (ja) * 2004-06-04 2005-12-15 Matsushita Electric Industrial Co., Ltd. 不純物導入方法
JP2010519735A (ja) * 2007-02-16 2010-06-03 ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド 改良型ドーズ量制御付きマルチステップ・プラズマドーピング方法
JP2011198983A (ja) * 2010-03-19 2011-10-06 Panasonic Corp プラズマドーピング方法
WO2011161965A1 (en) * 2010-06-23 2011-12-29 Tokyo Electron Limited Plasma doping device, plasma doping method, method for manufacturing semiconductor element, and semiconductor element

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016104206A1 (ja) * 2014-12-24 2016-06-30 東京エレクトロン株式会社 ドーピング方法、ドーピング装置および半導体素子の製造方法
JPWO2016104206A1 (ja) * 2014-12-24 2017-10-05 東京エレクトロン株式会社 ドーピング方法、ドーピング装置および半導体素子の製造方法

Also Published As

Publication number Publication date
US20140094024A1 (en) 2014-04-03
TW201419386A (zh) 2014-05-16
KR20140043677A (ko) 2014-04-10
JP5742810B2 (ja) 2015-07-01

Similar Documents

Publication Publication Date Title
TWI453793B (zh) A pattern forming method and a method of manufacturing the semiconductor device
US9472404B2 (en) Doping method, doping apparatus and method of manufacturing semiconductor device
TWI510669B (zh) 於裸露矽表面而非氧化物表面之聚合物膜選擇性沉積
US10017853B2 (en) Processing method of silicon nitride film and forming method of silicon nitride film
WO2013105324A1 (ja) プラズマドーピング装置、プラズマドーピング方法、半導体素子の製造方法、および半導体素子
JP2005150637A (ja) 処理方法及び装置
TWI416627B (zh) A plasma oxidation treatment method and a plasma processing apparatus
JP2012015149A (ja) エッチング方法及び装置
JPWO2006132262A1 (ja) プラズマ窒化処理方法、半導体装置の製造方法およびプラズマ処理装置
JP2013534712A (ja) プラズマドーピング装置、プラズマドーピング方法、半導体素子の製造方法、および半導体素子
US9252011B2 (en) Method for forming a layer on a substrate at low temperatures
US9029249B2 (en) Plasma doping apparatus and plasma doping method
JP5742810B2 (ja) プラズマドーピング装置、プラズマドーピング方法、および半導体素子の製造方法
KR20110052637A (ko) 무거운 할로겐화물 화합물들에 의한 이온 주입
JP5097538B2 (ja) プラズマドーピング方法およびこれに用いられる装置
TWI597774B (zh) 被處理體之處理方法
WO2016104206A1 (ja) ドーピング方法、ドーピング装置および半導体素子の製造方法
JP2016122769A (ja) ドーピング方法および半導体素子の製造方法
WO2011040047A1 (en) Semiconductor device, method for fabricating the same and apparatus for fabricating the same
JP2005260091A (ja) 半導体装置およびその製造方法
JP2016225356A (ja) 半導体素子の製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140819

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141015

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150310

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150319

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150407

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150420

R150 Certificate of patent or registration of utility model

Ref document number: 5742810

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees