JP2014056369A

JP2014056369A - 多重化制御システム

Info

Publication number: JP2014056369A
Application number: JP2012200116A
Authority: JP
Inventors: Shinya Ueda; 真也上田; Eiji Kobayashi; 英二小林; Akihiro Onozuka; 明弘小野塚
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2012-09-12
Filing date: 2012-09-12
Publication date: 2014-03-27
Anticipated expiration: 2032-09-12
Also published as: JP5839708B2

Abstract

【課題】多重構成された制御システムにおいて回線切り替えを遅滞なく、円滑に行うことができる多重化制御システムを提供する。
【解決手段】演算装置と入出力装置が、多重化された中継装置を介して接続され、演算装置から入出力装置に制御信号を伝送し、制御信号に応じて入出力装置から演算装置に応答信号を伝送するとともに、入出力装置は多重化された中継装置の双方から制御信号を受けて応答信号を伝送するようにされた多重化制御システムであって、演算装置は、多重化された中継装置の双方に制御信号を伝送する両系モードと、多重化された中継装置の一方に制御信号を伝送する片系モードを指定し、入出力装置は多重化された中継装置の一方から制御信号を受信するときに所定の確認時間後に応答信号を返送するとともに、片系モードを判定して所定の確認時間を待たずに応答信号を返送する。
【選択図】図１

Description

本発明は、多重化制御システムに係り、特に回線を切り替えて通信を行うに好適な多重化制御システムに関する。

プラント制御等に用いる制御システムにおいては、制御装置間で制御に関する通信（以降、制御通信と呼ぶ。）を行う。具体的には例えば、各種データ演算を主に実行する制御装置である演算装置と、プラントへの信号受け渡しによる入出力を実行する制御装置である入出力装置からなる制御システムにおいて、各制御装置間を通信接続手段により接続して制御通信を実行する。

この場合の通信接続手段としては、パラレル信号ケーブルやシリアル信号ケーブルで伝達する方法が主流である。但し現在は、シリアル信号の高速化、長距離化を実現するリモート配線の要求に伴い、市場のフィールドバスの多くは各種媒体を用いたシリアルケーブルにて構成されている。

一方、信頼性の高い多重化から成る制御システムを構築する場合、演算装置や入出力装置を多重化構成とするが、これらを接続する通信接続手段についても、例えば通信ケーブルを冗長化するため二重で布線することもある。

また通信接続手段には通信ケーブル以外に中継装置も含むことがあるので、これらの通信ケーブルを用いる場合、演算装置と入出力装置の間に接続される中継装置を、単一とするか二重化することにより、通信ケーブルの回線二重化を実現する手法が多くとられてきた。

その応用として、比較的多くの枚数が実装される入出力装置においては、回線二重化であるが装置は共通部を多くする形態として扱うケースも多く、このケースにおいては、回線シングルと回線二重化の構成がひとつの制御システム上、混在することになる。

なお回線シングルと回線二重化の構成がひとつの制御システム上に混在する具体的事例としては以下のような場合がある。

例えば制御システムでは、制御とともに監視も実施している。制御の場合には、現場で検出した信号を入出力装置から演算装置に伝送し、また演算装置から入出力装置に制御信号を送るので、この部分は検出器、操作端を含めて多重化構成とする。これに対し監視目的のために現場で検出した信号を入出力装置から演算装置に伝送する部分は、制御系部分ほどの高い信頼性を要求されないことがあるので、単重化構成とすることが多い。

特許文献１は、回線シングルと回線二重化の構成がひとつの制御システム上に混在する具体的事例を示したものである。

特開平４−２８９９５６号公報

演算装置、および入出力装置の間に中継装置を有し、それらが１本の回線、又は２本以上の回線から接続される混在システムにおいては、回線を切り替えて運用することがある。この処理として、各装置にノードアドレスを設定し、通信を実行する方式が知られている。

例えば装置毎に実装されるスイッチ等によりノードアドレスを設定し、アクセス対象の装置へ通信することで得られる構成情報をもとにメモリマップを作成し、装置対象毎に割り振られるエリアへマイコン、およびソフトウェアが判断し、アクセスする方式が採られている。

この方式によれば大きく２つの課題が発生する。１つ目は、ソフトによる判断処理が介在することにより、処理のオーバーヘッドが加算されることである。

２つ目は、入出力装置における共通部が回線二重化で構成されている場合、回線シングルから構成される中継装置へアクセスした時の通信データが入出力装置に到達したタイミングにおいて、入出力装置の受信回路が、データ待ち状態が発生し、オンライン動作中に大量のタイムアウトする事により、性能の遅延や、制御の定刻性確保の面で問題が発生することである。

以上のことから本発明においては、多重構成された制御システムにおいて回線切り替えを遅滞なく、円滑に行うことができる多重化制御システムを提供することを目的とする。

以上のことから本発明においては、演算装置と入出力装置が、多重化された中継装置を介して接続され、演算装置から入出力装置に制御信号を伝送し、制御信号に応じて入出力装置から演算装置に応答信号を伝送するとともに、入出力装置は多重化された中継装置の双方から制御信号を受けて応答信号を伝送するようにされた多重化制御システムであって、演算装置は、多重化された中継装置の双方に制御信号を伝送する両系モードと、多重化された中継装置の一方に制御信号を伝送する片系モードを指定し、入出力装置は多重化された中継装置の一方から制御信号を受信するときに所定の確認時間後に応答信号を返送するとともに、片系モードを判定して所定の確認時間を待たずに応答信号を返送することを特徴とする。

本発明の制御システムによれば、多重構成された制御システムにおいて回線切り替えを遅滞なく、円滑に行うことができる。

二重化制御システムの典型的な基本構成を示す図。演算装置の動作を表す従来の処理フローを示す図。従来方式によるシステム各部の処理を示すタイムチャート。演算装置の動作を表す本発明の処理フローを示す図。演算装置のアドレスマップを示す図。送信フレームのデータフォーマットの構成を示す図。送信フレームと応答フレームの動作について説明する図。演算装置内の送信制御部の構成を示す図。入出力装置内の構成を示す図。入出力制御回路の構成入出力制御回路８２の構成を示す図。データ受信後の入出力制御回路の動作を示すフローチャート。本発明方式によるシステム各部の処理を示すタイムチャート。入出力装置から中継装置に移行時の従来の一連の各部処理を示す図。入出力装置から中継装置に移行時の本発明の一連の各部処理を示す図。

本発明を実施するための形態を、図面を参照して説明する。

本発明は、情報機器および情報通信分野のみならず、大規模な発電所等プラントにおいてセンサなどから信号を入力し、演算を実行、再びバルブ等に指令値を出力し、リアルタイム処理をオンライン状態で制御周期を守りながら定期的に実行する制御システムの、制御方式、運用方式に適用するものである。本実施例では、演算装置の二重化構成による冗長化、フィールドバスの回線二重化適用を行い、信頼性、可用性を向上させるシステム構成の導入し、それらシステム構成を適用した場合の要求性能を満足させるための方式を提案するものである。

図１は、本発明が適用される典型的な二重化制御システムの基本構成図である。

図１の二重化制御システムは、制御対象３０からのデータを入力し、制御対象に信号を与える入出力装置２２、２３、２４と、所定の演算を実行する演算装置１０、１１と、これらの間を接続する中継装置１６、１８によって構成されている。またこのシステムは、信頼性を向上させるために、演算装置１０、１１、中継装置１６、１８を複数台設置し、結合させる二重化構成により実現されている。

図１において演算装置は、主系演算装置１０、従系演算装置１１の二重化構成とされている。主系演算装置１０から、Ａ系通信回線１２Ａ、Ｂ系通信回線１２Ｂが、それぞれ中継装置１６Ａ、中継装置１６Ｂへ接続される。同様に、従系演算装置１１からＡ系通信回線１４Ａ、Ｂ系通信回線１４Ｂが、それぞれ中継装置１６Ａ、中継装置１６Ｂへ接続される。

中継装置１６Ａ、中継装置１６Ｂは、それぞれ次段の中継装置と信号の送受を行っており、図示の中継装置１８Ａ、中継装置１８Ｂが、制御対象３０側の最終段中継装置であるとする。なお図示から明らかなように、Ａ系の中継装置１６Ａ、１８Ａと、Ｂ系の中継装置１６Ｂ、１８Ｂとは互いに独立である。

制御対象３０とのインターフェースとなる入出力装置２２、２３、２４は、適宜の筐体に複数台数実装され、中継装置１６、１８を経由して上位の演算装置１０、１１と接続され、通信が行われる。

入出力装置２２、２３、２４は、制御対象３０であるバルブ、センサ等の制御機器２７と接続され、入出力装置２２、２３、２４内部では、アナログ信号とデジタル信号の変換や、ノイズへの耐性向上を目的として内部、外部との信号、電源絶縁などを行う。

入出力装置２２、２３は、Ａ系通信回線２０Ａによって中継装置１８Ａと接続され、入出力装置２２、２３、２４は、Ｂ系通信回線２０Ｂによって中継装置１８Ｂと接続されている。

この結果、入出力装置２２、２３は、回線二重化された通信路２０Ａ、２０Ｂにより、上位中継装置１８Ａ、１８Ｂと接続されており、中継装置１６、１８は、装置単位に分離される配置となっている。これに対し、Ｂ系通信回線２０Ｂによって中継装置１８Ｂと接続されている入出力装置２４は、回線シングルの通信とされている。

なお、中継装置１６Ａと中継装置１８Ａの間、中継装置１６Ｂと中継装置１８Ｂ間は、通信ケーブル等により各々接続されており、片系の異常が他系路へ伝播しないような独立形態をとる。なおＡ系通信回線２０Ａ、Ｂ系通信回線２０Ｂは、ケーブル又は配線基板による接続形態をとる。伝送路のインピーダンスを整合させるため、終端装置２５を中継装置１８の末端へ実装する。

なお、図示の中継装置１６、１８、及び入出力装置２２、２３、２４に対して電源装置２６から電力供給されている。

次に図１システムにおいて、演算装置の演算結果を制御対象３０へ出力する場合の動作について説明する。主系演算装置１０は、Ａ系通信回線１２Ａ、Ｂ系通信回線１２Ｂを経由して、データを中継装置１６Ａ、１６Ｂに送信する。データには、アクセス対象のアドレス情報が付加されている。この通信データは、中継装置１６Ａ、１６Ｂ及び中継装置１８Ａ、１８Ｂを通り、入出力装置２２、２３、２４へ伝達される。

アクセス対象の入出力装置２２、２３、２４は、通信データをＡ系通信回線２０Ａ、Ｂ系通信回線２０Ｂから受信し、指定されたアドレスであるか否かに応じてそれらのデータを取捨選択後、指定されたアドレスであるときにはシリアルデータからパラレルデータへの変換を実施する。変換後のパラレルデータは、入出力装置２２、２３、２４から制御対象３０であるバルブ、センサ等の制御機器２７へ出力される。

他方、二重化構成を成す従系演算装置１１は、待機動作とされている。但し、従系演算装置１１には、主系演算装置１０がＡ系通信回線１２Ａ、Ｂ系通信回線１２Ｂを介して入手した制御対象３０側の信号、あるいは主系演算装置１０がＡ系通信回線１２Ａ、Ｂ系通信回線１２Ｂに与えた制御対象３０の制御信号が、全て同じように与えられている。

従系演算装置１１は、主系演算装置１０と同じ信号を得て、通常は主系演算装置１０からのデータを監視している。そして、仮に主系演算装置１０が故障した場合には、制御データを従系演算装置１１へ引継ぎ、以降従系演算装置１１が主系演算装置１０に代わり制御を継続する。

図１に示した本発明に係る制御システムによるメリットを以下に説明する。まず、主系演算装置１０が制御系の場合の例として、通信データは、系ごとに二重化された通信回線と中継装置を経由して、入出力装置へ伝達される。このシステムでは、データは両系に同時に出力されるため、もし片系の中継装置異常やケーブル断線が発生しても、片系でデータが入出力装置へ伝達できるため、可用性を向上させられるメリットがある。

また、本システム構成における他のメリットとして、中継装置が回線単位に分離されており、電源遮断や断線等が発生しても、他系への影響を最小限に留めることができることが挙げられる。

ところで係る制御システムにおいては、通信路の回線品質状態を確保するために、各中継装置内に記憶するＲＡＳ情報を収集し、監視することにより、保守員への通知、交換などのメンテナンス作業を容易化することを可能としている。この場合に、ＲＡＳ情報は中継装置内に記憶されているので、その収集は、個別の中継装置に対して、回線装置単位で行う必要がある。

図１のシステム構成において、中継装置が保持するＲＡＳ情報の収集を行うときの動作と問題点について説明する。

主系演算装置１０は、中継装置のＲＡＳ情報収集を行うため、Ａ系通信回線１２Ａを使用したデータ送受信が行えるように、片系回線でアクセスできる状態に遷移させる。なお、入出力装置に制御信号を送受信する通常の動作の場合は、両系回線にデータを送り、送信、受信の動作を繰り返す。

よって回線動作形態として、制御信号伝送時の両系動作と、例えばＲＡＳ情報収集の片系動作の切替が、オンライン動作中に発生する。これらの切替を可能とするために、μプロセッサ等のソフトウェアによる設定により、モード切替設定を行っている。この結果、モード切替に要するオーバヘッド時間が、オンライン処理時間に定期的に加算されることにより、演算装置の性能低下が発生する。

このときの演算装置の動作を表す処理フローを図２に示す。図２の処理Ｓ１では、ソフトウェア処理により、中継装置のメモリへデータライトを行い、その後回線二重化から回線シングル動作へモード変更（処理Ｓ２）し、応答データを待つ（処理Ｓ３）。

またこのときのシステム各部の処理を示すタイムチャートを図３に示す。図３では、主系演算装置１０が中継装置１６ＡからのＲＡＳ情報収集のために中継装置１６Ａに対してフレーム送信を行った場合の、入出力装置２２の動作を表している。

この場合には、Ａ系通信回線１２Ａのみを使った片系回線によるフレーム送信を行うことを前提としているので、主系演算装置１０のＡ系通信回線１０Ａを経由して、中継装置１６Ａにフレーム送信（１００）が行なわれる。中継装置１６Ａはフレームを受信（１０１）する。また中継装置１６Ａは、受信したフレームを入出力装置側に転送するので、入出力装置２２はＡ系からのフレーム受信を認識している。

一方、Ｂ系通信回線１２Ｂへはフレーム送信を行わないため、Ｂ系通信回線１２Ｂが接続される中継装置１６Ｂには送信フレームは到達しない（１０２）。従って、中継装置１６Ｂは、入出力装置側への受信フレームの転送は行わない。

両系の回線が接続されている入出力装置２２では、Ａ系通信回線を使って送信する送信フレームのみが入出力装置２２に受信されることになる。入出力装置２２は、Ａ系通信回線１２Ａから受信する送信フレームを取り込むタイミングｔ１で、Ｂ系通信回線のデータ待ち状態へ移行する。同時にＢ系タイムアウト（以下Ｔ．Ｏと呼ぶ）カウンタを起動（１０４）し、タイムアップ前のデータ受信ではデータを取り込み、タイムアップした場合は、受信タイムアウトＴ．Ｏが発生したことを上位へ報告（１０５）する。

なお、入出力装置２２からの報告フレームは、途中中継装置１２Ａ、１２Ｂを経由する。この返送処理の中で中継装置１６Ａは、フレーム中にＲＡＳ情報を追加して演算装置側に送ることで、演算装置１０はＲＡＳ情報入手の初期の目的を達成する。

この方式によれば、ＲＡＳ情報の収集は可能であるが、その都度タイムアウトを生じながらの通信（１０５）となる。Ａ系通信回線によるデータ受信時に、毎回タイマを起動するため、フレーム単位にタイムアウトが発生する。これにより、Ａ系データ取り込み時間が間延びし、制御対象３０へのデータ出力、又はデータ入力が遅延することで、システム全体の性能低下が発生する。

このことから本発明方式では、主系演算装置１０が定期的に実施する回線状態のモード切替を図４の演算装置の処理フローに示すように行う。ここでは、ソフトウェア処理により、中継装置のメモリへデータライト（処理Ｓ１）を行い、応答データを待つ（処理Ｓ３）。図２の処理Ｓ２に相当する部分は、ソフト的実施を行わない。

この点について、主系演算装置１０は、フレーム送信対象が、片系通信回線が接続される中継装置か、両系通信回線が接続される入出力装置かを、ソフトウェアに依存せずに判定して動作モードを自動切換えし、データ送信する。本フローに示す動作によれば、図２のソフトウェア処理方式によるモード切替による性能低下を改善することができる。

以下、本発明の実現手段について詳細に説明する。まず図５は演算装置内から見た、中継装置や入出力装置を対象とする各装置のアドレスマップである。アドレスマップの構成は、Ａ系通信回線へ接続されるモジュール（代表として中継装置）の空間（Ａ系通信空間）５０、Ｂ系通信回線へ接続されるモジュールの空間（Ｂ系通信空間）５１、Ａ系とＢ系両系回線へ接続されるモジュールの空間（Ａ、Ｂ系通信空間）５２から構成される。Ａ系通信空間５０には中継装置１６Ａ、１８Ａが定義され、Ｂ系通信空間５１には中継装置１６Ｂ、１８Ｂが定義され、Ａ、Ｂ系通信空間５２には入出力装置２２、２３、２４が定義される。

なお、図１の構成の場合に、入出力装置２２、２３はＡ系、Ｂ系の双方に接続されているが、入出力装置２４はＢ系のみに接続されている。この観点からすると、入出力装置２４はＢ系通信空間５１に定義されるべきにも思えるが、本発明で実施したいのは通常通信とＲＡＳ情報収集通信の区別である。このため、中継装置（ＲＡＳ情報収集通信）と入出力装置（通常通信）に区分し、さらに中継装置を接続される通信系ごとに分離、定義したものである。
このように本発明では、片系通信回線に接続される装置のアクセス空間と、両系通信回線に接続される装置のアクセス空間を分割し、各々空間に割り当てられた通信動作をエリア単位に区分化し、定義することを特徴とする。

本実施例では、通信回線の動作がメモリ転写を行い、演算装置と中継装置、又は演算装置と入出力装置間で通信動作を行うケースを用いて、以降説明する。

例えば、主系演算装置１０がＡ系通信回線１２Ａを経由して、中継装置１６Ａにフレーム送信する場合、主系演算装置１０のソフトウェアは、マイクロプロセッサからの指令により、主記憶装置（メモリ）内の図５に示す空間５０のエリアに、データを書き込む。演算装置１０は、書き込まれたデータをＡ系通信回線１６Ａから送信するために、シリアルデータに変換し、中継装置１６Ａへ送信する。

これに対し、入出力装置２２への送信を行う場合は、ソフトウェアは、メモリ上の図５の空間５２の入出力装置２２のエリアへデータを書き込む。演算装置１０は、書き込まれたデータを同様にしてシリアルデータへ変換し、Ａ系、Ｂ系通信回線１６Ａ、１６Ｂへデータを送信する。

以上、通信動作が図５のアドレスマップ５３に定義されるエリア（５０、５１、５２）によって決定され、モード切替等の設定レスで動作させる。

尚、本アドレスマップ５３の物理アドレス等は、固定とするか任意とするかは不問とするが、立上げ時に装置から得られる構成情報を元に、演算装置はメモリマップの構築、決定を行う形態が多く採られる。装置ごとのアドレスは、装置単位に設定されるスイッチ等により決定され、その設定情報とメモリアドレスは対応させなければならない。本実施例では、それらアドレスとメモリマップとの対応決定手段については言及するものではない。

図６は、演算装置から送信されるシリアルデータの送信フレームＦＳのデータフォーマット６０の構成を示す。

本データフォーマットは、その先頭から、プリアンブルＰ、フラグＦ、送信先アドレスＳＡ、送信元アドレスＲＡ、データＤＴ、ＣＲＣからなる。演算装置から送信される場合、送信元アドレスＲＡは演算装置のアドレスとして設定され、送信先アドレスＳＡは、送信先が中継装置か入出力装置かにより異なって設定される。フォーマット上の送信先アドレスＳＡのフィールドは、図５のアドレスマップと関連しており、Ａ系モジュール空間５０内データを送信する場合は、当該エリア５０に対応するアドレスを送信先アドレスＳＡに付加して生成されている。

図７に送信フレームＦＳと応答フレームＦＲの動作について説明する。演算装置１０から送信される送信フレームＦＳは、中継装置１６Ａを介して入出力装置２２が受信し、送信アドレスが一致した装置が、応答フレームＦＲを演算装置１０へ返す。送信フレームＦＳ、応答フレームＦＲのデータフォーマット６０は、図６に示す構成とする。

図８は、演算装置内の送信制御部７０の構成を示している。この構成は、図５のメモリに格納されている送信データをＡ系中継装置１６Ａへ送信するためのＡ系通信回線１２Ａ、Ｂ系中継装置１６２Ｂへ送信するためのＢ系通信回線１２Ｂに対して、送信するための内部ブロックである。

送信制御部７０は、メモリからのデータを一時的に格納するバッファ７１、パラレルデータをシリアルに変換するパラレルシリアル変換ブロック７２、アドレス判定部７３、Ａ系データ選択部７４、Ｂ系データ選択部７５、Ａ系送信回路７６、Ｂ系送信回路７７から構成される。

バッファ７１に格納される送信データは、パラレルシリアル変換部７２に送られる。また同時にアドレス判定部７３は、メモリ内アドレスを監視し、図５のアドレスマップ５３のエリア（５０、５１、５２）判定を行う。

アドレス判定部７３が判定した送信エリア（５０、５１、５２）をもとに、パラレルシリアル変換部７２は送信フレームＦＳの送信先アドレスＳＡに相当する部分を生成する。アドレス判定部７３は、片系通信回線か両系通信回線のどちらを使用するかを判断し、Ａ系データ選択部７４、Ｂ系データ選択部へ指令を出力する。

片系通信モジュールのエリア、例えば図５の空間５０内データアドレスであれば、Ａ系送信回路７６からのみフレームを送信し、空間５２内データアドレスであれば、Ａ系送信回路７６およびＢ系送信回路７７の両方からフレーム送信する。

以上説明した手段を用いて、ソフトウェアによるオンライン中のモード切替を定期的に実施せずとも、送信制御部７０による演算装置側の送信フレーム送信時の性能低下を防止することを可能とする。

次に入出力装置内の構成について説明する。まず、図９は、入出力装置の一例として２２の全体構成を示している。Ａ系通信回線２０ＡとＢ系通信回線２０Ｂの両系からデータを受信した時、Ａ系受信回路８０、Ｂ系受信回路８１を経由して、入出力制御回路８２内でタイムアウト監視、データ変換が行われた後、制御対象３０へデータが出力される。

このうち入出力制御回路８２の構成が図１０に示されている。入出力制御回路８２内は、タイムアウト判定回路８４、データ回線制御回路８５、パラレルシリアル変換部８６から構成される。

図１１にデータ受信後の入出力制御回路８２の動作を示すフローチャートを示している。図１１のフローチャートでは、演算装置から中継装置へＡ系通信回線を使用してフレームを送信した場合の例を挙げる。

まずＡ系通信回線１２からデータを受信（処理Ｓ２０）した時、タイムアウト判定回路８４は、送信先アドレス比較（処理Ｓ２１）を行う。尚タイムアウト判定８４は、自装置の種別を設定するスイッチ８３により設定される情報を元に、図の空間５０のアドレスに対応する送信フレームの送信先アドレスＳＡと一致判定（処理Ｓ２２）した場合、送信先が中継装置であると判断し、データ回線制御回路８５へ受信タイムアウト抑止指示を出力（処理Ｓ２３）する。

またその後に受信データの取り込みを行う（処理Ｓ２４）。処理Ｓ２２で一致判定しなかった場合には、処理Ｓ２３を実行せずに、処理Ｓ２４において受信データの取り込みを行う。

データ回線制御回路８５は、受信したＡ系通信回線１２からの受信フレームＦＳをパラレルシリアル変換部８６へ伝送し、当該変換部８６は、制御対象へ出力する。

本実施例によれば、中継装置に対する片系通信回線へのフレームを受信した場合、フレーム受信時にタイムアウトを抑止し、かつデータ取り込み時間を最短にすることで、データ受信してから制御対象へ出力するまでの応答性能を改善する効果が得られる。

一方、入出力装置への送信アドレスに対しては、タイムアウト判定回路８４はタイムアウトを抑止せず有効として機能させるため、Ａ系通信回路１２からのデータを受信してからタイマを起動し、Ｂ系通信回線１３からの受信データ待ちとなる。

以上、送信アドレスの種別により、受信側のタイムアウトを有効、無効とするかを動的に切替し、切替オーバヘッドを最適化する。

本発明のときのシステム各部の処理を示すタイムチャートを図１２に示す。図１２は、主系演算装置１０が中継装置１６ＡからのＲＡＳ情報収集のために中継装置１６Ａに対してフレーム送信を行った場合の、入出力装置２２の動作を表している。

両系の回線が接続されている入出力装置２２では、Ａ系通信回線を使って送信する送信フレームのみが入出力装置２２に受信されることになる。

ここまでの動作は、図３と同じであるが、本発明の場合には入出力装置２２は、図５の空間５０のアドレスに対応する送信フレームの送信先アドレスＳＡと一致判定した場合、送信先が中継装置であると判断し、データ回線制御回路８５へ受信タイムアウト抑止を指示する。このため、入出力装置２２は、Ｂ系のタイムアウトを待たずに、自己のタイミングで応答フレームを返送する（１０６）。

図１３と図１４は、入出力装置に対する正常通信から、中継装置に対する正常通信に移行する時の一連の各部処理を示しており、図１３は従来処理、図１４は本発明処理を示している。

この一連処理について簡単に説明すると、入出力装置に対する正常通信では、演算装置１０は、各系の中継装置１６Ａ、１６Ｂに同一内容のフレーム送信する（２０１）。この通信は回線二重通信である。フレームは各系の中継装置１６Ａ、１６Ｂを経由して入出力装置２２のそれぞれの系の入力端子に伝達される（２０２）。入出力装置２２は、両系から同一信号を同時受信して正常受信と判断し、以後の返送動作に入る。

この次のタイミングで中継装置に対する正常通信に移行したとする。図１３の従来の場合、中継装置１６Ａにはフレーム伝送する（２０３）が、中継装置１６Ｂにはフレーム伝送しない（２０４）。

入出力装置２２は、両系回線であるためＡ系からフレーム受信するタイミングでＢ系の受信待ち状態に移行（２０５）する。しかし、Ｂ系からの受信がなく、タイムアウトカウント開始する。またその後タイムアウトを通知する（２０６）。

演算装置１０は、Ｂ回線のタイムアウトを受信するとともに、中継装置１６Ａが付加したＲＡＳ情報入手する（２０７）。但し、この方式では、演算装置からの通信開始の都度タイムアウトによる遅れが発生し、システム全体の性能低下につながっている。

図１４の本発明の場合、入出力装置に対する正常通信と、中継装置に対する正常通信の途中まではまったく同じ動作であるのでこの説明を省略する。入出力装置２２の片系受信以降の動作が相違するので、ここから後を説明する。

入出力装置２２では、データ回線制御回路８５へ受信タイムアウト抑止を指示するため、入出力装置２２は、Ｂ系のタイムアウトを待たずに、自己のタイミングで応答フレームを返送する（２０９）。この場合、タイムアウトを阻止するので、遅滞なく情報収集が行える。

本発明方式によれば、Ａ系通信回線へのフレーム送信を中継装置へ実施した場合でも、入出力装置側が受信フレーム単位にタイムアウトが発生することなく、システム全体の性能低下を防止することを特徴としている。

１０：主系演算装置
１１：従系演算装置
１２Ａ：Ａ系通信回線
１２Ｂ：Ｂ系通信回線
１６Ａ：Ａ系中継装置
１６Ｂ：Ｂ系中継装置
１４Ａ：Ａ系通信回線
１４Ｂ：Ｂ系通信回線
１８Ａ：Ａ系中継装置
１８Ｂ：Ｂ系中継装置１６Ａ、：Ａ系中継装置
１６Ｂ：Ｂ系中継装置
２２、２３、２４：入出力装置
３０：制御対象

Claims

演算装置と入出力装置が、多重化された中継装置を介して接続され、前記演算装置から前記入出力装置に制御信号を伝送し、前記制御信号に応じて前記入出力装置から前記演算装置に応答信号を伝送するとともに、前記入出力装置は前記多重化された中継装置の双方から前記制御信号を受けて前記応答信号を伝送するようにされた多重化制御システムであって、
前記演算装置は、前記多重化された中継装置の双方に制御信号を伝送する両系モードと、前記多重化された中継装置の一方に制御信号を伝送する片系モードを指定し、前記入出力装置は前記多重化された中継装置の一方から制御信号を受信するときに所定の確認時間後に応答信号を返送するとともに、前記片系モードを判定して前記所定の確認時間を待たずに応答信号を返送することを特徴とする多重化制御システム。
請求項１記載の多重化制御システムであって、
前記演算装置は、両系モードでの伝送を行う装置を定義する両系モジュールと、片系モードでの伝送を行う装置を定義する片系モジュールとをメモリ内に記憶しており、前記制御信号の伝送時に前記メモリを参照して、両系モードまたは片系モードの情報を前記伝送信号に重畳して伝送することを特徴とする多重化制御システム。
請求項２記載の多重化制御システムであって、
前記両系モジュールには前記入出力装置が区分され、前記片系モジュールには前記中継装置が区分されていることを特徴とする多重化制御システム。
請求項２または請求項３記載の多重化制御システムであって、
前記片系モジュールは、前記中継装置の多重化数だけ設けられていることを特徴とする多重化制御システム。
請求項１から請求項４のいずれか１項に記載の多重化制御システムであって、
両系モードと片系モードを指定する処理をハードウェアにより実行することを特徴とする多重化制御システム。
請求項２から請求項４のいずれか１項に記載の多重化制御システムであって、
前記入出力装置が前記多重化された中継装置の一方にのみ接続されているときに、当該入出力装置は前記確認時間を有しないとともに、前記両系モジュールに定義されることを特徴とする多重化制御システム。