JP2009031932A - 転送装置、転送装置を有する情報処理装置及び制御方法 - Google Patents
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Abstract
【課題】本発明の課題は、情報処理装置の同一筐体内においてミラー構成されたシステムと非ミラー構成されたシステムとを共存させることである。
【解決手段】本発明によれば、情報処理装置に、ミラー構成されたシステムから送信されるデータを調停する調停回路と、ミラー構成されていないシステムから送信されるデータを調停する調停回路とを設ける。そのため、ミラー構成されたシステムにおいて、データを同期させることができ、同一筐体内においてミラー構成されたシステムと非ミラー構成されたシステムとを共存させることができる。
【選択図】図３
【解決手段】本発明によれば、情報処理装置に、ミラー構成されたシステムから送信されるデータを調停する調停回路と、ミラー構成されていないシステムから送信されるデータを調停する調停回路とを設ける。そのため、ミラー構成されたシステムにおいて、データを同期させることができ、同一筐体内においてミラー構成されたシステムと非ミラー構成されたシステムとを共存させることができる。
【選択図】図３
Description
本発明は、転送装置、システムボード及び周辺機器との接続用であって転送装置を備えたＩ／Ｏボードとを有する情報処理装置及びそれらの制御方法に関する。
情報処理装置には、物理的に分離された複数のユニットが実装された構成のものがある。ユニットの１つとして、中央処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やメモリ等を搭載したシステムボードがある。また、ユニットの１つとして、ハードディスク装置やＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）デバイス等の入出力（ＩＯ：Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）デバイスを搭載したＩ／Ｏボードがある。システムボード及びＩ／Ｏボードには、データの転送速度を向上させるために、アドレスクロスバスイッチとデータクロスバとを含むクロスバスイッチが搭載されている。アドレスクロスバスイッチは、システムボードやＩ／Ｏボードから発行されるアドレスリクエストをマージするとともに調停（アービトレーション）して、全てのシステムボード及びＩ／Ｏボードに対してマージされたアドレスリクエストをブロードキャストする。
このような情報処理装置では、一つの筐体内を複数に分割し、それぞれ独立したシステムを稼動させることができるパーティション構成が可能である。これによって、パーティション毎に異なるオペレーティングシステム（ＯＳ：Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）を動作させることができ、同一筐体内に複数のシステムを構成することができる。
ここで、情報処理装置では、信頼性を向上させるため、システム全体を分割することにより、同一構成のパーティションを備えたミラー構成とすることも可能である。しかし、アドレスクロスバスイッチのような共通部が存在するため、ミラー構成されたシステムと非ミラー構成されたシステムとを共存させると、データを同期させることができない。そのため、パーティション構成が可能なシステムであっても、システム全体をミラー構成とするか又はシステム全体を非ミラー構成とするかのどちらかに制限される。つまり、ミラー構成のパーティションから構成されるシステムと非ミラー構成のパーティションから構成されるシステムとを、同一筐体内に混在させることはできなかった。
先行技術文献としては下記のものがある。
特開平０９−００６７３７号公報
特開２００１−３１８９０１号公報
特開２００４−０７２５４７号公報
本発明の課題は、情報処理装置の同一筐体内においてミラー構成されたシステムと非ミラー構成されたシステムとを共存させることである。
本発明の情報処理装置は、第１の処理装置と第１及び第２のポートを有し、前記第１の処理装置からの二重化されたリクエストを前記第１及び第２のポートから送信する、二重化された第１のシステムボードと、第２の処理装置と第３及び第４のポートを有し、前記第２の処理装置からの二重化されたリクエストを前記第３及び第４のポートから送信する、二重化された第２のシステムボードと、第３の処理装置と第５及び第６のポートを有し、前記第３の処理装置からのリクエストを前記第５又は第６のポートから送信する、第３のシステムボードと、第４の処理装置と第７及び第８のポートを有し、前記第４の処理装置からのリクエストを前記第７又は第８のポートから送信する、第４のシステムボードと、前記第１又は第３のポートから送信されるリクエストの中から第１のリクエストを選択して、前記第１及び第２のシステムボードに出力する第１の調停手段と、前記第５又は第７のポートから送信されるリクエストの中から第２のリクエストを選択して、前記第３及び第４のシステムボードに出力する第２の調停手段とを備えた第１の転送装置と、前記第２又は第４のポートから送信されるリクエストの中から前記第１のリクエストと二重化された第３のリクエストを選択して、前記第１及び第２のシステムボードに前記第１の調停手段と同期して出力する第３の調停手段と、前記第６又は第８のポートから送信されるリクエストの中から第４のリクエストを選択して、前記第３及び第４のシステムボードに出力する第４の調停手段を備えた第２の転送装置とを有することを特徴とする。
本発明の情報処理装置は、前記第１及び第２のシステムボードと前記第１及び第３の調停手段はそれぞれ、二重化された第１のパーティションを構成し、前記第３及び第４のシステムボードと前記第２及び第４の調停手段はそれぞれ、二重化されていない第２のパーティションを構成することを特徴とする。
本発明の情報処理装置は、第１の処理装置と第１及び第２のポートを有し、前記第１の処理装置からの二重化されたリクエストを前記第１及び第２のポートから送信する、二重化された第１のシステムボードと、第２の処理装置と第３及び第４のポートを有し、前記第２の処理装置からの二重化されたリクエストを前記第３及び第４のポートから送信する、二重化された第２のシステムボードと、第３の処理装置と第５及び第６のポートを有し、前記第３の処理装置からのリクエストを前記第５又は第６のポートから送信する、第３のシステムボードと、第４の処理装置と第７及び第８のポートを有し、前記第４の処理装置からのリクエストを前記第７又は第８のポートから送信する、第４のシステムボードと、前記第１、第３、第５及び第７のいずれかのポートから送信されるリクエストの中から第１のリクエストを選択して、前記第１乃至第４のシステムボードに出力する第１の調停手段を備えた第１の転送装置と、前記第２、第４、第６及び第８のいずれかのポートから送信されるリクエストの中から第２のリクエストを選択して、前記第１乃至第４のシステムボードに出力するとともに、前記第２のリクエストが前記第２又は前記第４のポートから送信されたリクエストである場合には、前記第１の調停手段が出力する前記第１のリクエストと同期して出力する第２の調停手段を備えた第２の転送装置を有することを特徴とする。
本発明の情報処理装置は、前記第１及び第２のシステムボードと前記第１の調停手段はそれぞれ、二重化された第１のパーティションを構成し、前記第３及び第４のシステムボードと前記第２の調停手段はそれぞれ、二重化されていない第２のパーティションを構成することを特徴とする。
本発明の情報処理装置は、前記第１及び第２の調停手段はそれぞれ、所定の期間を計測して計時信号を出力するタイマ手段を有することを特徴とする。
本発明の転送装置は、二重化されたシステムボード又は入出力ボードが接続される第１又は第２の受信ポートと、二重化されていないシステムボード又は入出力ボードが接続される第３又は第４の受信ポートと、前記二重化されたシステムボード又は入出力ボードが接続される第１又は第２の送信ポートと、前記二重化されていないシステムボード又は入出力ボードが接続される第３又は第４の送信ポートと、前記第１又は第２のポートから受信されるリクエストの中から第１のリクエストを選択して、前記第１及び第２の送信ポートに出力する第１の調停手段と、前記第３又は第４のポートから受信されるリクエストの中から第２のリクエストを選択して、前記第３及び第４の送信ポートに出力する第２の調停手段を有することを特徴とする。
本発明の転送装置は、二重化されたシステムボード又は入出力ボードが接続される第１又は第２の受信ポートと、二重化されていないシステムボード又は入出力ボードが接続される第３又は第４の受信ポートと、前記二重化されたシステムボード又は入出力ボードが接続される第１又は第２の送信ポートと、前記二重化されていないシステムボード又は入出力ボードが接続される第３又は第４の送信ポートと、所定の期間を計測して計時信号を出力するタイマ手段と、前記第１乃至第４のいずれかのポートから送信されるリクエストの中から１つのリクエストを、前記タイマ手段からの計時信号に同期して、前記第１乃至第４のシステムボードに出力する調停手段を有することを特徴とする。
本発明は、二重化されたシステムボードと、二重化されていないシステムボードと、前記二重化されたシステムボードと前記二重化されていないシステムボードに接続された第１及び第２の転送装置を有する情報処理装置の制御方法において、前記第１の転送装置が、前記二重化されたシステムボードから送信されるリクエストの中から第１のリクエストを選択して、前記二重化されたシステムボードに出力するとともに、前記二重化されていないシステムボードから送信されるリクエストの中から第２のリクエストを選択して、前記二重化されていないシステムボードに出力するステップと、前記第２の転送装置が、前記二重化されたシステムボードから送信されるリクエストの中から、前記第１のリクエストと二重化された第３のリクエストを選択して、前記二重化されたシステムボードに前記第１のリクエストと同期して出力するとともに、前記二重化されていないシステムボードから送信されるリクエストの中から第４のリクエストを選択して、前記二重化されていないシステムボードに出力するステップを有することを特徴とする。
本発明は、二重化されたシステムボードと、二重化されていないシステムボードと、前記二重化されたシステムボードと前記二重化されていないシステムボードに接続された第１及び第２の転送装置を有する情報処理装置の制御方法において、前記第１の転送装置が、前記二重化されたシステムボード又は前記二重化されていないシステムボードから送信されるリクエストの中から第１のリクエストを選択して、前記二重化されたシステムボード及び前記二重化されていないシステムボードに出力するステップと、前記第２の転送装置が、前記二重化されたシステムボード又は前記二重化されていないシステムボードから送信されるリクエストの中から第２のリクエストを選択して、前記二重化されたシステムボード及び前記二重化されていないシステムボードに出力するとともに、前記第２のリクエストが前記二重化されたシステムボードから送信されたリクエストである場合には、前記第１の転送装置が出力する前記第１のリクエストと同期して出力するステップを有することを特徴とする。
本発明の情報処理装置の制御方法は、前記第２の転送装置が、前記第１の転送装置が出力する前記第１のリクエストと同期して出力するステップは、所定の期間を計測することにより同期することを特徴とする。
本発明によれば、情報処理装置に、ミラー構成されたシステムから送信されるデータを調停する調停回路と、ミラー構成されていないシステムから送信されるデータを調停する調停回路とを設ける。そのため、ミラー構成されたシステムにおいて、データを同期させることができ、同一筐体内においてミラー構成されたシステムと非ミラー構成されたシステムとを共存させることができる。
以下に図面を用いて本実施形態について説明する。
［実施例１］
（情報処理装置）
図１は、本実施形態における情報処理装置１の構成を表す図である。図１に表すように、少なくとも一つ以上のシステムボード２及び入出力（Ｉ／Ｏ：Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）ボード４は、アドレスクロスバスイッチ３及びデータクロスバスイッチ８にそれぞれ接続されている。ここで、情報処理装置１は、例えば、８つのシステムボード２、８つのＩ／Ｏボード４から構成されている。装置マネージメントボード９は、一般的にはサービスプロセッサ（ＳＶＰ：ＳｅｒＶｉｃｅ Ｐｒｏｃｅｓｓｏｒ）に相当する管理専用ユニットであり、Ｉ／Ｏボード４のＢＭ（Ｂａｓｅｂｏａｒｄ Ｍａｎａｇｅｍｅｎｔ）コントローラ２８にＳＭ（Ｓｙｓｔｅｍ Ｍａｎａｇｅｍｅｎｔ）バス７を介して接続されている。
（情報処理装置）
図１は、本実施形態における情報処理装置１の構成を表す図である。図１に表すように、少なくとも一つ以上のシステムボード２及び入出力（Ｉ／Ｏ：Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）ボード４は、アドレスクロスバスイッチ３及びデータクロスバスイッチ８にそれぞれ接続されている。ここで、情報処理装置１は、例えば、８つのシステムボード２、８つのＩ／Ｏボード４から構成されている。装置マネージメントボード９は、一般的にはサービスプロセッサ（ＳＶＰ：ＳｅｒＶｉｃｅ Ｐｒｏｃｅｓｓｏｒ）に相当する管理専用ユニットであり、Ｉ／Ｏボード４のＢＭ（Ｂａｓｅｂｏａｒｄ Ｍａｎａｇｅｍｅｎｔ）コントローラ２８にＳＭ（Ｓｙｓｔｅｍ Ｍａｎａｇｅｍｅｎｔ）バス７を介して接続されている。
アドレスクロスバスイッチ３は二重化され、アドレスクロスバ３０及びアドレスクロスバ３１は同時に同じリクエスト制御を行っている。これにより、アドレスクロスバスイッチ３はハードウェアとして二重化されている。データクロスバスイッチ８は４つのデータクロスバ８０、８１、８２及び８３から構成されており、大量のデータを処理することができる。アドレスクロスバ３０及びアドレスクロスバ３１はそれぞれ、システムボード２またはＩ／Ｏボード４と接続される複数の受信ポート及び送信ポートを有する。
システムボード２は、４つのＣＰＵ１０、２つのファームウェアハブ（ＦＷＨ：ＦｉｒｍＷａｒｅ Ｈｕｂ）１２、ノースブリッジ（Ｎｏｒｔｈ Ｂｒｉｄｇｅ）１４、４つのメモリスイッチ（Ｍｅｍｏｒｙ Ｓｗｉｔｃｈ）１６及び各メモリスイッチに接続された複数のメモリ１８を備えている。ノースブリッジ１４は、ＣＰＵとＰＣＩバスとを接続する。ＦＷＨは、基本入出力システム（ＢＩＯＳ：Ｂａｓｉｃ Ｉｎｐｕｔ Ｏｕｔｐｕｔ Ｓｙｓｔｅｍ）やＰＯＳＴ（Ｐｏｗｅｒ Ｏｆ Ｓｅｌｆ Ｔｅｓｔ）等のファームウェアプログラムを格納する。メモリスイッチ１６は、情報処理装置の機能の設定を行う。メモリ１８は、各種情報を格納する。
Ｉ／Ｏボード４は、サウスブリッジ（Ｓｏｕｔｈ Ｂｒｉｄｇｅ）２０、サウスブリッジ２０に接続された２つのシリアライザ／デシリアライザ（ＳＥＲ）２１、各ＳＥＲ２１に接続されたＩＣＨ６２２及び各ＩＣＨ６２２に接続された６つのコントローラを備えている。ＩＣＨ６（Ｉ／Ｏ Ｃｏｎｔｒｏｌｌｅｒ Ｈｕｂ ６）２２に接続されるコントローラは、ＦＷＨコントローラ２４、ＳＩＯ（Ｓｅｒｉａｌ Ｉ／Ｏ）コントローラ２６、ＢＭコントローラ２８、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）アダプタ３０及びＶＧＡ（Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）コントローラ３２である。サウスブリッジ２０はＰＣＩバスと、ＩＳＡ（Ｉｎｄｕｓｔｒｉａｌ Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔｅｃｔｕｒｅ）バスを接続する。ＳＥＲ２１は、パラレルインタフェースとシリアルインタフェース間の変換を行う。ＩＣＨ６２２は、Ｉ／Ｏコントローラハブである。ＦＷＨコントローラは、ＦＷＨ１２に格納されているＢＩＯＳやＰＯＳＴ等のプログラムを読み出す。ＳＩＯコントローラ２６は、システムのデバックを行う。ＢＭコントローラ２８は、装置マネージメントボード９との間で通信を行う。ＬＡＮアダプタ３０は、情報処理装置を接続するために用いられる。ＶＧＡコントローラ３２は、ＶＧＡ規格に基づいて表示手段（図示せず）に画像を表示する。Ｉ／Ｏボード４は、ハードディスク装置等の周辺装置と接続可能である。図１に表した構成は一例であり、各部の種類や数は任意に変更できる。また、各部の種類や数はＩ／Ｏボード４単位で任意に設定できる。
サウスブリッジ２０は、アドレスクロスバ３０、３１及びデータクロスバ８０、８１、８２、８３とそれぞれ接続されている。サウスブリッジ２０は、ＳＥＲ２１及びＩＣＨ６２２を介してＦＷＨコントローラ２４、ＳＩＯコントローラ２６、ＢＭコントローラ２８、ＬＡＮアダプタ３０及びＶＧＡコントローラ３２を制御する。サウスブリッジ２０は、ＦＷＨコントローラ２４、ＳＩＯコントローラ２６、ＢＭコントローラ２８、ＬＡＮアダプタ３０及びＶＧＡコントローラ３２のいずれか一つが取得したデータを転送する場合、アドレスリクエストを発行してアドレスクロスバスイッチ３に出力する。また、サウスブリッジ２０は、システムボード２からデータクロスバスイッチ３を介して転送されるデータを受信した場合、ＳＥＲ２１及びＩＣＨ６２２を介して、当該データを出力すべきコントローラに出力する。コントローラは、データを受信すると、当該データの格納、送信等を行う。
システムボード２上の４つのＣＰＵ１０は、メモリ１８、他のシステムボード２及びＩ／Ｏボード４へのリード／ライトコマンドを発行して、ノースブリッジ１４に出力する。ノースブリッジ１４は、各ＣＰＵ１０から入力されたコマンドを一旦、格納する。そして、ノースブリッジ１４は、優先順位に従って、入力されたコマンドの中から１つを選択し、アドレスリクエストとして発行し、アドレスクロスバスイッチ３及び４つのメモリスイッチ１６にそれぞれ出力する。
このような情報処理装置では、筐体内を複数のパーティションに分割し、パーティション毎に独立したシステムとして稼動させることができる。すなわち、パーティション毎に異なるＯＳを動作させることができ、同一筐体内に複数の業務を構築して、柔軟にシステムを構成することができる。パーティションの最小構成は、１つのシステムボードと１つのＩ／Ｏボードであるが、ＣＰＵ資源やメモリ資源を多く必要とするパーティションにはシステムボードを多く割り当て、ＩＯ資源を多く必要とするパーティションには、Ｉ／Ｏボードを多く割り当てるなど、システム形態に合わせて柔軟な組み合わせが可能である。各パーティションは、他のパーティションからの影響を受けないように保護されており、あるパーティションで障害が発生しても他のパーティションに影響を与えることはない。
データクロスバスイッチ３を介して転送されるデータは、メモリスイッチ１６により受信されてからノースブリッジ１４に出力される。ノースブリッジ１４は、当該データを必要とするＣＰＵ１０に出力する。他のシステムボード２またはＩ／Ｏボード４に転送すべきデータは、メモリスイッチ１６によりデータクロスバスイッチ３に転送される。
各システムボード２及び各Ｉ／Ｏボード４は、それぞれ必要に応じてリクエストをアドレスクロスバスイッチ３に出力する。そのため、複数のリクエストはアドレスクロスバスイッチ３に集中することになり、その結果、未処理のリクエストが複数ユニット内に滞留する状況となり易い。これを解決するため、アドレスクロスバスイッチ３には、発行したユニットが異なる複数のリクエストの中から１つのリクエストを選択するための調停回路（アービタ）を備えている。
本実施例では、情報処理装置の動作の一例として以下の動作について説明する。まず、ＣＰＵはノースブリッジに要求したいデータのリードコマンドを発行する。ノースブリッジは、当該リードコマンドに基づいて、アドレスクロスバにアドレスリクエストを発行する。アドレスクロスバは、受信したアドレスリクエストを調停（アービトレーション）して、全てのノースブリッジ及び全てのサウスブリッジに当該アドレスリクエストをブロードキャストする。
全てのノースブリッジ及び全てのサウスブリッジは、受信したアドレスリクエストに基づいて、ＣＰＵから要求されたデータがどこに格納されているかのキャッシュ情報を取得し、当該キャッシュ情報をアドレスクロスバに通知する。アドレスクロスバは、キャッシュ情報をマージして全てのノースブリッジ及び全てのサウスブリッジにブロードキャストする。リクエストを発行したノースブリッジは、ＣＰＵから要求されたデータがどこに格納されているかを認識する。ノースブリッジは、データをメモリスイッチに要求する。メモリスイッチは、他のシステムボード上のメモリやサウスブリッジ配下のＩＯへデータクロスバを介してデータを要求し、さらにデータを受け取りＣＰＵに渡す。
各システムボード２が出力したリクエストは、アドレスクロスバ３０に備えられているシステムボード用のモジュール及びアドレスクロスバ３１に備えられているシステムボード用のモジュールに格納される。アドレスクロスバ３０に備えられているシステムボード用のモジュールは、図２に表すように、ユニット別にリクエストを格納するためのキューバッファ部１０３を備えている。キューバッファ部１０３は、制御を行うキュー制御部１１０、リクエストを格納するためのバッファである「ｑｕｅｕｅ０」１１２、「ｑｕｅｕｅ１」１１４、「ｑｕｅｕｅ２」１１６及び「ｑｕｅｕｅ３」１１８を備えている。さらに、各ポート（Ｐｏｒｔ）がミラー構成なのか非ミラー構成なのかを識別するための情報が格納されているレジスタ１１１を備えている。レジスタ１１１には、装置マネージメントボード９が接続されている。また、アドレスクロスバ３１に備えられているシステムボード用のモジュールは、ユニット別にリクエストを格納するためのキューバッファ部１０５を備えている。キューバッファ部１０５は、制御を行うキュー制御部１２０、リクエストを格納するためのバッファである「ｑｕｅｕｅ４」１２２、「ｑｕｅｕｅ５」１２４、「ｑｕｅｕｅ６」１２６及び「ｑｕｅｕｅ７」１２８を備えている。さらに、各Ｐｏｒｔがミラー構成なのか非ミラー構成なのかを識別するための情報が格納されているレジスタ１２１を備えている。レジスタ１２１には、情報処理装置１全体の運用管理を行う装置マネージメントボード９が接続されている。
キューバッファ部１０３には、ミラー構成用アービタ１３０及び非ミラー構成用アービタ１３６が接続される。ミラー構成用アービタ１３０は、プライオリティロジック１３２及びセレクタ１３４を備えている。非ミラー構成用アービタ１３６は、プライオリティロジック１３８及びセレクタ１４０を備えている。また、キューバッファ部１０５には、ミラー構成用アービタ１４２及び非ミラー構成用アービタ１４８が接続される。ミラー構成用アービタ１４２は、プライオリティロジック１４６及びセレクタ１４８を備えている。非ミラー構成用アービタ１４８は、プライオリティロジック１５０及びセレクタ１５２を備えている。
キュー制御部は、バッファに格納されたリクエストが存在するか否かを表す信号をプライオリティロジックに出力する。プライオリティロジックは、当該信号に基づいて、未処理のリクエストが存在するユニットを特定する。そして、当該ユニットの中からリクエストを選択すべきユニットを定められた優先順位に基づいて選択する。セレクタは、選択結果に基づいて選択信号を出力し、選択したユニットのリクエストを出力する。当該リクエストは、送信すべきユニットに送信されるか、またはブロードキャストされる。
プライオリティロジックは、リクエストを選択したユニットに対応するキューバッファ部のキュー制御部に、リクエストの選択を通知する。当該通知を受けて、キュー制御部は、リクエストを出力した後、選択されたリクエストを消去する。リクエストが残っている場合は、各リクエストの中で、最も前に格納したリクエストをセレクタに出力させる。これによって、未処理のリクエストのみをバッファに残す。新に発行されたリクエストを受信した場合は、バッファの空き領域を探し、リクエストを格納する。
（調停回路（その１））
図３は、それぞれ異なるシステムボードである「ＮＢ＃０」１０２、「ＮＢ＃１」１０４、「ＮＢ＃２」１０６及び「ＮＢ＃３」１０８がリクエストを発行している状態を表す。「ＮＢ＃０」１０２は第一の処理装置、第一及び第二のポートを、「ＮＢ＃１」１０４は第二の処理装置、第三及び第四のポートを、「ＮＢ＃２」１０６は第三の処理装置、第五及び第六のポートを、「ＮＢ＃３」１０８は第四の処理装置、第七及び第八のポートを有している。「ＮＢ＃０」１０２、「ＮＢ＃１」１０４は「Ｐａｒｔｉｔｉｏｎ＃０」を構成している。「ＮＢ＃２」１０６、「ＮＢ＃３」１０８は「Ｐａｒｔｉｔｉｏｎ＃１」を構成している。ここで、「ＮＢ＃０」１０２及び「ＮＢ＃１」１０４はミラー構成となっており、「ＮＢ＃２」１０６及び「ＮＢ＃３」１０８は非ミラー構成となっている。
図３は、それぞれ異なるシステムボードである「ＮＢ＃０」１０２、「ＮＢ＃１」１０４、「ＮＢ＃２」１０６及び「ＮＢ＃３」１０８がリクエストを発行している状態を表す。「ＮＢ＃０」１０２は第一の処理装置、第一及び第二のポートを、「ＮＢ＃１」１０４は第二の処理装置、第三及び第四のポートを、「ＮＢ＃２」１０６は第三の処理装置、第五及び第六のポートを、「ＮＢ＃３」１０８は第四の処理装置、第七及び第八のポートを有している。「ＮＢ＃０」１０２、「ＮＢ＃１」１０４は「Ｐａｒｔｉｔｉｏｎ＃０」を構成している。「ＮＢ＃２」１０６、「ＮＢ＃３」１０８は「Ｐａｒｔｉｔｉｏｎ＃１」を構成している。ここで、「ＮＢ＃０」１０２及び「ＮＢ＃１」１０４はミラー構成となっており、「ＮＢ＃２」１０６及び「ＮＢ＃３」１０８は非ミラー構成となっている。
図３に表すように、ミラー構成された「ＮＢ＃０」１０２はリクエストを二重化してアービタ１３０及びアービタ１４２に送信する。また、図３に表すように、ミラー構成された「ＮＢ＃１」１０４はリクエストを二重化してアービタ１３０及びアービタ１４２に送信する。ミラー構成である「ＮＢ＃０」１０２及び「ＮＢ＃１」１０４からのリクエストはそれぞれ「Ｐｏｒｔ＃０」及び「Ｐｏｒｔ＃１」を介して、「ｑｕｅｕｅ０」１１２、「ｑｕｅｕｅ１」１１４、「ｑｕｅｕｅ４」１２２、「ｑｕｅｕｅ５」１２４に格納される。「ｑｕｅｕｅ０」１１２及び「ｑｕｅｕｅ１」１１４に格納されたリクエストは、ミラー構成用アービタ１３０に入力され、「ｑｕｅｕｅ４」１２２及び「ｑｕｅｕｅ５」１２４に格納されたリクエストは、ミラー構成用アービタ１４２に入力される。一方、非ミラー構成である「ＮＢ＃２」１０６及び「ＮＢ＃３」１０８からのリクエストはそれぞれ「Ｐｏｒｔ＃２」及び「Ｐｏｒｔ＃３」を介して、「ｑｕｅｕｅ２」１１６、「ｑｕｅｕｅ３」１１８、「ｑｕｅｕｅ６」１２６、「ｑｕｅｕｅ７」１２８に格納される。「ｑｕｅｕｅ２」１１６及び「ｑｕｅｕｅ３」１１８に格納されたリクエストは、非ミラー構成用アービタ１３８に入力され、「ｑｕｅｕｅ６」１２６及び「ｑｕｅｕｅ７」１２８に格納されたリクエストは、非ミラー構成用アービタ１４８に入力される。ここで、「０」〜「７」の数字は、その値が小さくなるほど前に格納されたリクエストであることを表している。
アドレスリクエストのデータ構造の一例を図８に表す。アドレスリクエストは、ＦＭＴ（ＦｏｒＭａＴ）３０２、Ｐ−ＩＤ（Ｐａｒｔｉｔｉｏｎ−ＩＤ）３０４、ＯＰＣＯＤＥ（Ｏｐｅｒａｔｉｏｎ Ｃｏｄｅ）３０６、ＢＩＤ（Ｂｏａｒｄ ＩＤ）３０８、ＲＥＱ−ＩＤ（Ｒｅｑｕｅｓｔ−ＩＤ）３１０、ＭＥＭ−Ａｄｄｒｅｓｓ（Ｍｅｍｏｒｙ−Ａｄｄｒｅｓｓ）３１２から構成され、各データには、ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）３１４が付加されている。ＦＭＴ３０２は、パケットの有効、無効及び長さを表す。Ｐ−ＩＤ３０４は、パーティションの番号を表す。ＯＰＣＯＤＥ３０６は、ＣＰＵに処理をさせるための命令の番号を表す。ＢＩＤ３０８は、システムボードの番号を識別するために用いられる。ＢＩＤ３０８はターゲット（宛先）のシステムボードを表す。ＲＥＱ−ＩＤ３１０は、リクエスト番号を表す。ＭＥＭ−Ａｄｄｒｅｓｓ３１２は、メモリの場所を識別するために用いられる。ＥＣＣ３１４は、１ｂｉｔエラーからデータを保護するために用いられる。データの読み込みの際に、当該データから生成したＥＣＣと、当該データに予め付加されているＥＣＣ３１４とを比較することでエラーを検出することができる。
（ミラー構成用アービタ（その１））
以下、ミラー構成用アービタ１３０について説明する。プライオリティロジック１３２は、キューバッファ部１０３のキュー制御部１１０に、リクエストの選択を通知する。当該通知を受けると、キュー制御部１１０は、リクエストを出力した後、選択されたリクエストを消去する。残っているリクエストが存在する場合は、各リクエストの中で最も前に格納されたリクエストをセレクタ１３４に出力させる。これにより、未処理のリクエストのみをバッファに残す。新に発行されたリクエストを受信した場合は、バッファの空き領域を探し、リクエストを格納する。
以下、ミラー構成用アービタ１３０について説明する。プライオリティロジック１３２は、キューバッファ部１０３のキュー制御部１１０に、リクエストの選択を通知する。当該通知を受けると、キュー制御部１１０は、リクエストを出力した後、選択されたリクエストを消去する。残っているリクエストが存在する場合は、各リクエストの中で最も前に格納されたリクエストをセレクタ１３４に出力させる。これにより、未処理のリクエストのみをバッファに残す。新に発行されたリクエストを受信した場合は、バッファの空き領域を探し、リクエストを格納する。
まず、プライオリティロジック１３２は、「リクエストＡ」１０２１をセレクタ１３４に出力させる。セレクタ１３４は、プライオリティロジック１３２からの命令を受け、「リクエストＡ」１０２１を出力する。プライオリティロジック１３２は、リクエストを選択したユニットに対するキューバッファ部１０３のキュー制御部１１０に、「リクエストＡ」１０２１の選択を通知する。プライオリティロジック１３２は「リクエストＡ」１０２１の発行元を最も低い優先順位とし、「リクエストＢ」１０４１の発行元を最も高い優先順位とする。キュー制御部１１０は、「リクエストＡ」１０２１を消去する。「ｑｕｅｕｅ０」１１２に格納されていた「リクエストＡ」１０２１は消去されるので、新たに「ＮＢ＃０」１０２から発行された「リクエストＣ」１０２２を「ｑｕｅｕｅ０」１１２に格納する。そして、残っているリクエストであり、かつ最も前に格納された「リクエストＢ」１０４１をセレクタ１３４に出力させる。セレクタ１３４は、プライオリティロジック１３２からの命令を受け、「リクエストＢ」１０４１を出力する。
プライオリティロジック１３２は、リクエストを選択したユニットに対するキューバッファ部１０３のキュー制御部１１０に、「リクエストＢ」１０４１の選択を通知する。キュー制御部１１０は、「リクエストＢ」１０４１を消去する。「ｑｕｅｕｅ１」１１４に格納されていた「リクエストＢ」１０４１は消去されるので、新たに「ＮＢ＃１」１０４から発行された「リクエストＤ」を「ｑｕｅｕｅ１」１１４に格納する。
以下、同様に、プライオリティロジック１３２は、「リクエストＣ」１０２２をセレクタ１３４に出力させる。セレクタ１３４は、プライオリティロジック１３２からの命令を受け、「リクエストＣ」１０２２を出力する。プライオリティロジック１３２は、リクエストを選択したユニットに対するキューバッファ部１０３のキュー制御部１１０に、「リクエストＣ」１０２２の選択を通知する。キュー制御部１１０は、「リクエストＣ」１０２２を消去する。プライオリティロジック１３２は「リクエストＣ」１０２２の発行元を最も低い優先順位とし、「リクエストＤ」１０４２の発行元を最も高い優先順位とする。「ｑｕｅｕｅ０」１１２に格納されていた「リクエストＣ」１０２２は消去されるので、新たに「ＮＢ＃０」１０２から発行された「リクエスト」を「ｑｕｅｕｅ０」１１２に格納する。そして、残っているリクエストであり、かつ最も前に格納された「リクエストＤ」１０４２をセレクタ１３４に出力させる。セレクタ１３４は、プライオリティロジック１３２からの命令を受け、「リクエストＤ」１０４２を出力する。「ｑｕｅｕｅ１」１１４に格納されていた「リクエストＤ」１０４２は消去されるので、新たに「ＮＢ＃１」１０４から発行された「リクエスト」を「ｑｕｅｕｅ１」１１４に格納する。
図３に表すように、ミラー構成用アービタ１３０は、時刻１ｔの時に「ＮＢ＃０」１０２に対して「リクエストＡ」１０２１を出力し、時刻２ｔの時に「ＮＢ＃１」１０４に対して「リクエストＢ」１０４１を出力し、時刻３ｔの時に「ＮＢ＃０」１０２に対して「リクエストＣ」１０２２を出力し、時刻４ｔの時に「ＮＢ＃１」１０４に対して「リクエストＤ」１０４２を出力する。
（非ミラー構成用アービタ（その１））
以下、非ミラー構成用アービタ１３６について説明する。プライオリティロジック１３８は、キューバッファ部１０３のキュー制御部１１０に、リクエストの選択を通知する。当該通知を受けると、キュー制御部１１０は、リクエストを出力した後、選択されたリクエストを消去する。残っているリクエストが存在する場合は、各リクエストの中で最も前に格納されたリクエストをセレクタ１４０に出力させる。
以下、非ミラー構成用アービタ１３６について説明する。プライオリティロジック１３８は、キューバッファ部１０３のキュー制御部１１０に、リクエストの選択を通知する。当該通知を受けると、キュー制御部１１０は、リクエストを出力した後、選択されたリクエストを消去する。残っているリクエストが存在する場合は、各リクエストの中で最も前に格納されたリクエストをセレクタ１４０に出力させる。
まず、プライオリティロジック１３８は、「リクエストＥ」１０８１をセレクタ１４０に出力させる。セレクタ１４０は、プライオリティロジック１３８からの命令を受け、「リクエストＥ」１０８１を出力する。プライオリティロジック１３８は、リクエストを選択したユニットに対するキューバッファ部１０３のキュー制御部１１０に、「リクエストＥ」１０６１の選択を通知する。プライオリティロジック１３８は「リクエストＥ」１０６１の発行元を最も低い優先順位とし、「リクエストＦ」１０８１の発行元を最も高い優先順位とする。キュー制御部１１０は、「リクエストＥ」１０６１を消去する。「ｑｕｅｕｅ２」１１６に格納されていた「リクエストＥ」１０６１は消去されるので、新たに「ＮＢ＃２」１０６から発行された「リクエストＧ」１０６２を「ｑｕｅｕｅ２」１１６に格納する。そして、残っているリクエストであり、かつ最も前に格納された「リクエストＦ」１０８１をセレクタ１４０に出力させる。セレクタ１４０は、プライオリティロジック１３８からの命令を受け、「リクエストＦ」１０８１を出力する。
プライオリティロジック１３８は、リクエストを選択したユニットに対するキューバッファ部１０３のキュー制御部１１０に、「リクエストＦ」１０８１の選択を通知する。キュー制御部１１０は、「リクエストＦ」１０８１を消去する。「ｑｕｅｕｅ１」１１４に格納されていた「リクエストＦ」１０８１は消去されるので、新たに「ＮＢ＃３」１０８から発行された「リクエストＨ」１０８２を「ｑｕｅｕｅ３」１１８に格納する。
以下、同様に、プライオリティロジック１３８は、「リクエストＧ」１０８２をセレクタ１４０に出力させる。セレクタ１４０は、プライオリティロジック１４０からの命令を受け、「リクエストＧ」１０６２を出力する。プライオリティロジック１３８は、リクエストを選択したユニットに対するキューバッファ部１０３のキュー制御部１１０に、「リクエストＧ」１０６２の選択を通知する。キュー制御部１１０は、「リクエストＧ」１０６２を消去する。プライオリティロジック１３８は「リクエストＧ」１０６２の発行元を最も低い優先順位とし、「リクエストＨ」１０８２の発行元を最も高い優先順位とする。「ｑｕｅｕｅ２」１１６に格納されていた「リクエストＧ」１０６２は消去されるので、新たに「ＮＢ＃２」１０６から発行された「リクエスト」を「ｑｕｅｕｅ２」１１６に格納する。そして、残っているリクエストであり、かつ最も前に格納された「リクエストＨ」１０８２をセレクタ１４０に出力させる。セレクタ１４０は、プライオリティロジック１３８からの命令を受け、「リクエストＨ」１０８２を出力する。「ｑｕｅｕｅ３」１１８に格納されていた「リクエストＨ」１０８２は消去されるので、新たに「ＮＢ＃３」１０８から発行された「リクエスト」を「ｑｕｅｕｅ３」１１８に格納する。
図３に表すように、非ミラー構成用アービタ１３６は、時刻１ｔの時に「ＮＢ＃２」１０６に対して「リクエストＥ」１０６１を出力し、時刻２ｔの時に「ＮＢ＃３」１０８に対して「リクエストＦ」１０８１を出力し、時刻３ｔの時に「ＮＢ＃２」１０６に対して「リクエストＧ」１０６２を出力し、時刻４ｔの時に「ＮＢ＃３」１０８に対して「リクエストＨ」１０８２を出力する。
（ミラー構成用アービタ（その２））
以下、ミラー構成用アービタ１４２について説明する。プライオリティロジック１４４は、キューバッファ部１０５のキュー制御部１２０に、リクエストの選択を通知する。当該通知を受けると、キュー制御部１２０は、リクエストを出力した後、選択されたリクエストを消去する。残っているリクエストが存在する場合は、各リクエストの中で最も前に格納されたリクエストをセレクタ１４６に出力させる。
以下、ミラー構成用アービタ１４２について説明する。プライオリティロジック１４４は、キューバッファ部１０５のキュー制御部１２０に、リクエストの選択を通知する。当該通知を受けると、キュー制御部１２０は、リクエストを出力した後、選択されたリクエストを消去する。残っているリクエストが存在する場合は、各リクエストの中で最も前に格納されたリクエストをセレクタ１４６に出力させる。
まず、プライオリティロジック１４４は、「リクエストＡ」１０２１をセレクタ１４６に出力させる。セレクタ１４６は、プライオリティロジック１４４からの命令を受け、「リクエストＡ」１０２１を出力する。プライオリティロジック１４４は、リクエストを選択したユニットに対するキューバッファ部１０５のキュー制御部１２０に、「リクエストＡ」１０２１の選択を通知する。プライオリティロジック１４４は「リクエストＡ」１０２１の発行元を最も低い優先順位とし、「リクエストＢ」１０４１の発行元を最も高い優先順位とする。キュー制御部１２０は、「リクエストＡ」１０２１を消去する。「ｑｕｅｕｅ４」１２２に格納されていた「リクエストＡ」１０２１は消去されるので、新たに「ＮＢ＃０」１０２から発行された「リクエストＣ」１０２２を「ｑｕｅｕｅ４」１２２に格納する。そして、残っているリクエストであり、かつ最も前に格納された「リクエストＢ」１０４１をセレクタ１４６に出力させる。セレクタ１４６は、プライオリティロジック１４４からの命令を受け、「リクエストＢ」１０４１を出力する。
プライオリティロジック１４４は、リクエストを選択したユニットに対するキューバッファ部１０５のキュー制御部１２０に、「リクエストＢ」１０４１の選択を通知する。キュー制御部１２０は、「リクエストＢ」１０４１を消去する。「ｑｕｅｕｅ５」１２４に格納されていた「リクエストＢ」１０４１は消去されるので、新たに「ＮＢ＃１」１０４から発行された「リクエストＤ」を「ｑｕｅｕｅ５」１２４に格納する。
以下、同様に、プライオリティロジック１４４は、「リクエストＣ」１０２２をセレクタ１４６に出力させる。セレクタ１４６は、プライオリティロジック１４４からの命令を受け、「リクエストＣ」１０２２を出力する。プライオリティロジック１４４は、リクエストを選択したユニットに対するキューバッファ部１０５のキュー制御部１２０に、「リクエストＣ」１０２２の選択を通知する。キュー制御部１２０は、「リクエストＣ」１０２２を消去する。プライオリティロジック１４４は「リクエストＣ」１０２２の発行元を最も低い優先順位とし、「リクエストＤ」１０４２の発行元を最も高い優先順位とする。「ｑｕｅｕｅ４」１２２に格納されていた「リクエストＣ」１０２２は消去されるので、新たに「ＮＢ＃０」１０２から発行された「リクエスト」を「ｑｕｅｕｅ４」１２２に格納する。そして、残っているリクエストであり、かつ最も前に格納された「リクエストＤ」１０４２をセレクタ１４６に出力させる。セレクタ１４６は、プライオリティロジック１４４からの命令を受け、「リクエストＤ」１０４２を出力する。「ｑｕｅｕｅ５」１２４に格納されていた「リクエストＤ」１０４２は消去されるので、新たに「ＮＢ＃１」１０４から発行された「リクエスト」を「ｑｕｅｕｅ５」１２４に格納する。
図３に表すように、ミラー構成用アービタ１４２は、時刻１ｔの時に「ＮＢ＃０」１０２に対して「リクエストＡ」１０２１を出力し、時刻２ｔの時に「ＮＢ＃１」１０４に対して「リクエストＢ」１０４１を出力し、時刻３ｔの時に「ＮＢ＃０」１０２に対して「リクエストＣ」１０２２を出力し、時刻４ｔの時に「ＮＢ＃１」１０４に対して「リクエストＤ」１０４２を出力する。これによれば、ミラー構成用アービタ１３０、ミラー構成用アービタ１４２それぞれが、ミラー構成されている「ＮＢ＃０」１０２及び「ＮＢ＃１」にリクエストを同期して出力することができる。
（非ミラー構成用アービタ（その２））
以下、非ミラー構成用アービタ１４８について説明する。
以下、非ミラー構成用アービタ１４８について説明する。
プライオリティロジック１５２は、キューバッファ部１０５のキュー制御部１２０に、リクエストの選択を通知する。当該通知を受けると、キュー制御部１２０は、リクエストを出力した後、選択されたリクエストを消去する。残っているリクエストが存在する場合は、各リクエストの中で最も前に格納されたリクエストをセレクタ１４０に出力させる。
まず、プライオリティロジック１５２は、「リクエストＩ」１０６３をセレクタ１５２に出力させる。セレクタ１５２は、プライオリティロジック１５０からの命令を受け、「リクエストＩ」１０６３を出力する。プライオリティロジック１５２は、リクエストを選択したユニットに対するキューバッファ部１０５のキュー制御部１２０に、「リクエストＩ」１０６３の選択を通知する。プライオリティロジック１５２は「リクエストＩ」１０６３の発行元を最も低い優先順位とする。キュー制御部１２０は、「リクエストＩ」１０６３を消去する。「ｑｕｅｕｅ６」１２６に格納されていた「リクエストＩ」１０６３は消去されるので、新たに「ＮＢ＃２」１０６から発行された「リクエストＪ」１０６４を「ｑｕｅｕｅ６」１２６に格納する。
ここでは、「ＮＢ＃３」１０８から「ｑｕｅｕｅ７」１２８にリクエストが発行されていない。そのため、プライオリティロジック１５０は、キューバッファ部１０５のキュー制御部１２０に、「ｑｕｅｕｅ７」１２８にリクエストが格納されていないことを通知する。キュー制御部１２０は、新たに「ＮＢ＃３」１０８から発行された「リクエストＫ」１０８４を「ｑｕｅｕｅ７」１２８に格納する。
以下、同様に、プライオリティロジック１５０は、「リクエストＪ」１０６４をセレクタ１５２に出力させる。セレクタ１５２は、プライオリティロジック１５０からの命令を受け、「リクエストＪ」１０６４を出力する。プライオリティロジック１５２は、リクエストを選択したユニットに対するキューバッファ部１０５のキュー制御部１２０に、「リクエストＪ」１０６４の選択を通知する。キュー制御部１２０は、「リクエストＪ」１０６４を消去する。プライオリティロジック１５２は「リクエストＪ」１０６４の発行元を最も低い優先順位とし、「リクエストＫ」１０８４の発行元を最も高い優先順位とする。「ｑｕｅｕｅ６」１２６に格納されていた「リクエストＪ」１０６４は消去されるので、新たに「ＮＢ＃２」１０６から発行された「リクエスト」を「ｑｕｅｕｅ６」１２６に格納する。そして、残っているリクエストであり、かつ最も前に格納された「リクエストＫ」１０８４をセレクタ１４０に出力させる。セレクタ１４０は、プライオリティロジック１５２からの命令を受け、「リクエストＫ」１０８４を出力する。「ｑｕｅｕｅ７」１２８に格納されていた「リクエストＫ」１０８４は消去されるので、新たに「ＮＢ＃３」１０８から発行された「リクエスト」を「ｑｕｅｕｅ７」１２８に格納する。
図３に表すように、非ミラー構成用アービタ１４８は、時刻１ｔの時に「ＮＢ＃２」１０６に対して「リクエストＩ」１０６３を出力し、時刻２ｔの時に「ＮＢ＃２」１０６に対して「リクエストＪ」１０６４を出力し、時刻３ｔの時に「ＮＢ＃３」１０８に対して「リクエストＫ」１０８４６２を出力する。
これによれば、情報処理装置に、ミラー構成用アービタ及び非ミラー構成用アービタを備えることによって、ミラー構成されているパーティションからのリクエストを同期して出力することができる。そのため、情報処理装置内において、ミラー構成されたパーティションと非ミラー構成されたパーティションとを共存させることが可能となる。ゆえに、性能よりも信頼をとりたいパーティションについてはミラー構成とし、信頼よりも性能をとりたいパーティションについては非ミラー構成とすることができる。このような、ミラー構成と非ミラー構成とが共存しているシステムは、ユーザが複数の場合に有益である。信頼をとりたいユーザに対しては、ミラー構成されたパーティションを提供し、性能をとりたいユーザに対しては、非ミラー構成されたパーティションを提供することができる。
なお、本実施例においては、「ＮＢ＃０」〜「ＮＢ＃３」はシステムボードとしたが、Ｉ／Ｏボードであっても良い。
［実施例２］
実施例１では、情報処理装置にミラー構成用アービタ及び非ミラー構成用アービタを備えることにより、情報処理装置内において、ミラー構成と非ミラー構成のパーティションの共存を実現させたが、他の構成にすることも考えられる。
［実施例２］
実施例１では、情報処理装置にミラー構成用アービタ及び非ミラー構成用アービタを備えることにより、情報処理装置内において、ミラー構成と非ミラー構成のパーティションの共存を実現させたが、他の構成にすることも考えられる。
各システムボード２が出力したリクエストは、アドレスクロスバ３０に備えられているシステムボード用のモジュール及びアドレスクロスバ３１に備えられているシステムボード用のモジュールに格納される。アドレスクロスバ３０に備えられているシステムボード用のモジュールは、ユニット別にリクエストを格納するためのキューバッファ部２０３を備えている。キューバッファ部２０３は、制御を行うキュー制御部２１０、リクエストを格納するためのバッファである「ｑｕｅｕｅ０」２１２、「ｑｕｅｕｅ１」２１４、「ｑｕｅｕｅ２」２１６及び「ｑｕｅｕｅ３」２１８を備えている。また、アドレスクロスバ３１に備えられているシステムボード用のモジュールは、ユニット別にリクエストを格納するためのキューバッファ部２０５を備えている。キューバッファ部２０５は、制御を行うキュー制御部１２０、リクエストを格納するためのバッファである「ｑｕｅｕｅ４」２２２、「ｑｕｅｕｅ５」２２４、「ｑｕｅｕｅ６」２２６及び「ｑｕｅｕｅ７」２２８を備えている。
キューバッファ部２０３には、ＴＳＳ（Ｔｉｍｅ Ｓｈａｒｉｎｇ Ｓｙｓｔｅｍ）アービタ２３０が接続され、キューバッファ部２０５には、ＴＳＳアービタ２３２が接続される。ＴＳＳアービタは時分割調停手段である。ＴＳＳアービタ２３０及び２３２については後述する。
（調停回路（その２））
図４は、それぞれ異なるシステムボードである「ＮＢ＃０」２０２、「ＮＢ＃１」２０４、「ＮＢ＃２」２０６及び「ＮＢ＃３」２０８がリクエストを発行している状態を表す。「ＮＢ＃０」２０２は第一の処理装置、第一及び第二のポートを、「ＮＢ＃１」２０４は第二の処理装置、第三及び第四のポートを、「ＮＢ＃２」２０６は第三の処理装置、第五及び第六のポートを、「ＮＢ＃３」２０８は第四の処理装置、第七及び第八のポートを有している。「ＮＢ＃０」２０２、「ＮＢ＃１」２０４は「Ｐａｒｔｉｔｉｏｎ＃０」を構成している。「ＮＢ＃２」２０６、「NB＃３」２０８は「Ｐａｒｔｉｔｉｏｎ＃１」を構成している。ここで、「ＮＢ＃０」２０２及び「ＮＢ＃１」２０４はミラー構成となっており、「ＮＢ＃２」２０６及び「ＮＢ＃３」２０８は非ミラー構成となっている。
（調停回路（その２））
図４は、それぞれ異なるシステムボードである「ＮＢ＃０」２０２、「ＮＢ＃１」２０４、「ＮＢ＃２」２０６及び「ＮＢ＃３」２０８がリクエストを発行している状態を表す。「ＮＢ＃０」２０２は第一の処理装置、第一及び第二のポートを、「ＮＢ＃１」２０４は第二の処理装置、第三及び第四のポートを、「ＮＢ＃２」２０６は第三の処理装置、第五及び第六のポートを、「ＮＢ＃３」２０８は第四の処理装置、第七及び第八のポートを有している。「ＮＢ＃０」２０２、「ＮＢ＃１」２０４は「Ｐａｒｔｉｔｉｏｎ＃０」を構成している。「ＮＢ＃２」２０６、「NB＃３」２０８は「Ｐａｒｔｉｔｉｏｎ＃１」を構成している。ここで、「ＮＢ＃０」２０２及び「ＮＢ＃１」２０４はミラー構成となっており、「ＮＢ＃２」２０６及び「ＮＢ＃３」２０８は非ミラー構成となっている。
図７に表すように、ミラー構成された「ＮＢ＃０」２０２はリクエストを二重化してアービタ２３０及びアービタ２３２に送信する。また、図７に表すように、ミラー構成された「ＮＢ＃１」２０４はリクエストを二重化してアービタ２３０及びアービタ２３２に送信する。
ミラー構成である「ＮＢ＃０」２０２及び「ＮＢ＃１」２０４からのリクエストはそれぞれＰｏｒｔ＃０及びＰｏｒｔ＃１を介して、「ｑｕｅｕｅ０」２１２、「ｑｕｅｕｅ１」２１４、「ｑｕｅｕｅ４」２２２、「ｑｕｅｕｅ５」２２４に格納される。一方、非ミラー構成である「ＮＢ＃２」２０６及び「ＮＢ＃３」２０８からのリクエストはそれぞれＰｏｒｔ＃２及びＰｏｒｔ＃３を介して、「ｑｕｅｕｅ２」２１６、「ｑｕｅｕｅ３」２１８、「ｑｕｅｕｅ６」２２６、「ｑｕｅｕｅ７」２２８に格納される。「ｑｕｅｕｅ０」２１２、「ｑｕｅｕｅ１」２１４、「ｑｕｅｕｅ２」２１６及び「ｑｕｅｕｅ３」２１８に格納されたリクエストは、ＴＳＳアービタ２３０に入力される。「ｑｕｅｕｅ４」２２２、「ｑｕｅｕｅ５」２２４、「ｑｕｅｕｅ６」２２６及び「ｑｕｅｕｅ７」２２８に格納されたリクエストは、ＴＳＳアービタ２３２に入力される。
（ＴＳＳアービタ（その１））
以下、ＴＳＳアービタ２３０について説明する。ＴＳＳアービタ２３０を図５に表す。ＴＳＳアービタ２３０は、プライオリティロジック２０９、ＡＮＤ（論理積）回路２３０２、２３０４、２３０６、２３０８、ＯＲ（論理和）回路２３１０から構成されている。プライオリティロジック２０９は、タイマ２０９２を有する。タイマ２０９２には、情報処理装置１に備えられた同期リセット生成回路（タイマ手段）５００が接続されている。同期リセット生成回路５００は、最初のパケット検出で、リセット信号を発生する。同期リセット生成回路５００は、リセット信号をタイマ２０９２及び図６において後述するタイマ２１９２に出力する。これによって、ＴＳＳアービタ２３０及びＴＳＳアービタ２３２は同期してリクエストを出力することができる。タイマ２０９２は、ＡＮＤ回路２３０２、２３０４、２３０６、２３０８に接続されている。タイマ２０９２は、一定の時間間隔で、ＡＮＤ回路に信号を送信する。さらに、ＡＮＤ回路２３０２には「ｑｕｅｕｅ０」２１２が接続され、ＡＮＤ回路２３０４には「ｑｕｅｕｅ１」２１４が接続され、ＡＮＤ回路２３０６には「ｑｕｅｕｅ２」２１６が接続され、ＡＮＤ回路２３０８には「ｑｕｅｕｅ３」２１８が接続されている。ＡＮＤ回路２３０２、２３０４、２３０６、２３０８の出力はＯＲ回路２３１０に接続される。
以下、ＴＳＳアービタ２３０について説明する。ＴＳＳアービタ２３０を図５に表す。ＴＳＳアービタ２３０は、プライオリティロジック２０９、ＡＮＤ（論理積）回路２３０２、２３０４、２３０６、２３０８、ＯＲ（論理和）回路２３１０から構成されている。プライオリティロジック２０９は、タイマ２０９２を有する。タイマ２０９２には、情報処理装置１に備えられた同期リセット生成回路（タイマ手段）５００が接続されている。同期リセット生成回路５００は、最初のパケット検出で、リセット信号を発生する。同期リセット生成回路５００は、リセット信号をタイマ２０９２及び図６において後述するタイマ２１９２に出力する。これによって、ＴＳＳアービタ２３０及びＴＳＳアービタ２３２は同期してリクエストを出力することができる。タイマ２０９２は、ＡＮＤ回路２３０２、２３０４、２３０６、２３０８に接続されている。タイマ２０９２は、一定の時間間隔で、ＡＮＤ回路に信号を送信する。さらに、ＡＮＤ回路２３０２には「ｑｕｅｕｅ０」２１２が接続され、ＡＮＤ回路２３０４には「ｑｕｅｕｅ１」２１４が接続され、ＡＮＤ回路２３０６には「ｑｕｅｕｅ２」２１６が接続され、ＡＮＤ回路２３０８には「ｑｕｅｕｅ３」２１８が接続されている。ＡＮＤ回路２３０２、２３０４、２３０６、２３０８の出力はＯＲ回路２３１０に接続される。
プライオリティロジック２０９は、キューバッファ部２０５のキュー制御部２１０に、リクエストの選択を通知する。当該通知を受けると、キュー制御部２１０は、リクエストを出力した後、選択されたリクエストを消去する。残っているリクエストが存在する場合は、各リクエストの中で最も前に格納されたリクエストをＡＮＤ回路に出力する。これにより、未処理のリクエストのみをバッファに残す。新に発行されたリクエストを受信した場合は、バッファの空き領域を探し、リクエストを格納する。
ここでは、「ｑｕｅｕｅ０」２１２が「リクエストＡ」２０２１をＡＮＤ回路２３０２に出力すると、ＡＮＤ回路２３０２は、「ｑｕｅｕｅ０」２１２から「リクエストＡ」２０２１を受信する。そして、ＡＮＤ回路２３０２は、「ｑｕｅｕｅ０」２１２から「リクエストＡ」２０２１を受信し、かつ、タイマ２０９２から信号を受信した場合は、「リクエストＡ」２０２１をＯＲ回路２３１０に出力する。ＯＲ回路２３１０は、ＡＮＤ回路２３０２から受信した「リクエストＡ」２０２１を出力する。プライオリティロジック２０９は、リクエストを選択したユニットに対するキューバッファ部２０５のキュー制御部２１０に、「リクエストＡ」２０２１の選択を通知する。キュー制御部２１０は、「リクエストＡ」２０２１を消去する。「ｑｕｅｕｅ０」２１２に格納されていた「リクエストＡ」２０２１は消去されるので、新たに「ＮＢ＃０」２０２から発行された「リクエストＣ」２０２２を「ｑｕｅｕｅ０」２１２に格納する。そして、残っているリクエストである「リクエストＢ」２０４１をＡＮＤ回路２３０４に出力する。ＡＮＤ回路２３０４は、「ｑｕｅｕｅ１」２１４から「リクエストＢ」２０４１を受信し、かつ、タイマ２０９２から信号を受信した場合は、「リクエストＢ」２０４１をＯＲ回路２３１０に出力する。ＯＲ回路２３１０は、ＡＮＤ回路２３０４から受信した「リクエストＢ」２０４１を出力する。以下、同様に、プライオリティロジック１５２は、リクエストを選択したユニットに対するキューバッファ部２０５のキュー制御部２１０に、「リクエストＢ」２０４１の選択を通知する。キュー制御部２１０は、「リクエストＢ」２０４１を消去する。「ｑｕｅｕｅ１」２１４に格納されていた「リクエストＢ」２０４１は消去されるので、新たに「ＮＢ＃１」２０４から発行された「リクエストＤ」２０４２を「ｑｕｅｕｅ１」２１４に格納する。
「ｑｕｅｕｅ２」が「リクエストＥ」２０６１をＡＮＤ回路２３０６に出力すると、ＡＮＤ回路２３０６は、「ｑｕｅｕｅ２」２１６から「リクエストＥ」２０６１を受信する。そして、ＡＮＤ回路２３０６は、「ｑｕｅｕｅ２」２１６から「リクエストＥ」２０６１を受信し、かつ、タイマ２０９２から信号を受信した場合は、「リクエストＥ」２０６１をＯＲ回路２３１０に出力する。ＯＲ回路２３１０は、ＡＮＤ回路２３０６から受信した「リクエストＥ」２０６１を出力する。プライオリティロジック２０９は、リクエストを選択したユニットに対するキューバッファ部２０５のキュー制御部２１０に、「リクエストＥ」２０６１の選択を通知する。キュー制御部２１０は、「リクエストＥ」２０６１を消去する。「ｑｕｅｕｅ２」２１６に格納されていた「リクエストＥ」２０６１は消去されるので、新たに「ＮＢ＃２」２０６から発行された「リクエストＧ」２０６２を「ｑｕｅｕｅ２」２１６に格納する。そして、残っているリクエストである「リクエストＦ」２０８１をＡＮＤ回路２３０８に出力する。ＡＮＤ回路２３０８は、「ｑｕｅｕｅ３」２１８から「リクエストＦ」２０８１を受信し、かつ、タイマ２０９２から信号を受信した場合は、「リクエストＦ」２０８１をＯＲ回路２３１０に出力する。ＯＲ回路２３１０は、ＡＮＤ回路２３０８から受信した「リクエストＦ」２０８１を出力する。以下、同様に、プライオリティロジック２０９は、リクエストを選択したユニットに対するキューバッファ部２０５のキュー制御部２１０に、「リクエストＦ」２０８１の選択を通知する。キュー制御部２１０は、「リクエストＦ」２０８１を消去する。「ｑｕｅｕｅ３」２１８に格納されていた「リクエストＦ」２０８１は消去されるので、新たに「ＮＢ＃３」２０８から発行された「リクエストＨ」２０８２を「ｑｕｅｕｅ３」２１８に格納する。
図７に表すように、ＴＳＳアービタ２３０は、時刻１ｔの時に「ＮＢ＃０」２０２に対して「リクエストＡ」２０２１を出力し、時刻２ｔの時に「ＮＢ＃１」２０４に対して「リクエストＢ」２０４１を出力し、時刻３ｔの時に「ＮＢ＃２」２０６に対して「リクエストＥ」２０６１を出力し、時刻４ｔの時に「ＮＢ＃３」２０８に対して「リクエストＦ」２０８１を出力する。さらに、ＴＳＳアービタ２３０は、時刻５ｔの時に「ＮＢ＃０」２０２に対して「リクエストＣ」２０２２を出力し、時刻６ｔの時に「ＮＢ＃１」２０４に対して「リクエストＤ」２０４２を出力し、時刻７ｔの時に「ＮＢ＃２」２０６に対して「リクエストＧ」２０６２を出力し、時刻８ｔの時に「ＮＢ＃３」２０８に対して「リクエストＨ」２０８２を出力する。
（ＴＳＳアービタ（その２））
以下、ＴＳＳアービタ２３２について説明する。ＴＳＳアービタ２３２を図６に表す。ＴＳＳアービタ２３２は、プライオリティロジック２１９、ＡＮＤ回路２３２２、２３２４、２３２６、２３２８、ＯＲ回路２３３０から構成されている。プライオリティロジック２１９は、タイマ２１９２を有する。タイマ２１９２には、情報処理装置１に備えられた同期リセット生成回路５００が接続されている。同期リセット生成回路５００は、リセット信号をタイマ２１９２及び図５において上述したタイマ２０９２に出力する。これによって、ＴＳＳアービタ２３０及びＴＳＳアービタ２３２は同期してリクエストを出力することができる。タイマ２１９２は、ＡＮＤ回路２３２２、２３２４、２３２６、２３２８に接続される。タイマ２１９２は、一定の時間間隔で、ＡＮＤ回路に信号を送信する。さらに、ＡＮＤ回路２３２２には「ｑｕｅｕｅ４」２２２が接続され、ＡＮＤ回路２３２４には「ｑｕｅｕｅ５」２２４が接続され、ＡＮＤ回路２３２６には「ｑｕｅｕｅ６」２２６が接続され、ＡＮＤ回路２３２８には「ｑｕｅｕｅ７」２２８が接続される。ＡＮＤ回路２３２２、２３２４、２３２６、２３２８の出力はＯＲ回路２３３０に接続される。
以下、ＴＳＳアービタ２３２について説明する。ＴＳＳアービタ２３２を図６に表す。ＴＳＳアービタ２３２は、プライオリティロジック２１９、ＡＮＤ回路２３２２、２３２４、２３２６、２３２８、ＯＲ回路２３３０から構成されている。プライオリティロジック２１９は、タイマ２１９２を有する。タイマ２１９２には、情報処理装置１に備えられた同期リセット生成回路５００が接続されている。同期リセット生成回路５００は、リセット信号をタイマ２１９２及び図５において上述したタイマ２０９２に出力する。これによって、ＴＳＳアービタ２３０及びＴＳＳアービタ２３２は同期してリクエストを出力することができる。タイマ２１９２は、ＡＮＤ回路２３２２、２３２４、２３２６、２３２８に接続される。タイマ２１９２は、一定の時間間隔で、ＡＮＤ回路に信号を送信する。さらに、ＡＮＤ回路２３２２には「ｑｕｅｕｅ４」２２２が接続され、ＡＮＤ回路２３２４には「ｑｕｅｕｅ５」２２４が接続され、ＡＮＤ回路２３２６には「ｑｕｅｕｅ６」２２６が接続され、ＡＮＤ回路２３２８には「ｑｕｅｕｅ７」２２８が接続される。ＡＮＤ回路２３２２、２３２４、２３２６、２３２８の出力はＯＲ回路２３３０に接続される。
プライオリティロジック２１９は、キューバッファ部２０５のキュー制御部２１０に、リクエストの選択を通知する。当該通知を受けると、キュー制御部２１０は、リクエストを出力した後、選択されたリクエストを消去する。残っているリクエストが存在する場合は、各リクエストの中で最も前に格納されたリクエストをＡＮＤ回路に出力する。これにより、未処理のリクエストのみをバッファに残す。新に発行されたリクエストを受信した場合は、バッファの空き領域を探し、リクエストを格納する。
ここでは、「ｑｕｅｕｅ４」２２２が「リクエストＡ」２０２１をＡＮＤ回路２３２２に出力すると、ＡＮＤ回路２３２２は、「ｑｕｅｕｅ４」２２２から「リクエストＡ」２０２１を受信する。そして、ＡＮＤ回路２３２２は、「ｑｕｅｕｅ４」２２２から「リクエストＡ」２０２１を受信し、かつ、タイマ２１９２から信号を受信した場合は、「リクエストＡ」２０２１をＯＲ回路２３３０に出力する。ＯＲ回路２３３０は、ＡＮＤ回路２３２２から受信した「リクエストＡ」２０２１を出力する。プライオリティロジック２１９は、リクエストを選択したユニットに対するキューバッファ部２０５のキュー制御部２１０に、「リクエストＡ」２０２１の選択を通知する。キュー制御部２１０は、「リクエストＡ」２０２１を消去する。「ｑｕｅｕｅ４」２２２に格納されていた「リクエストＡ」２０２１は消去されるので、新たに「ＮＢ＃０」２０２から発行された「リクエストＣ」２０２２を「ｑｕｅｕｅ４」２２２に格納する。そして、残っているリクエストである「リクエストＢ」２０４１をＡＮＤ回路２３２４に出力する。ＡＮＤ回路２３２４は、「ｑｕｅｕｅ５」２２４から「リクエストＢ」２０４１を受信し、かつ、タイマ２１９２から信号を受信した場合は、「リクエストＢ」２０４１をＯＲ回路２３３０に出力する。ＯＲ回路２３３０は、ＡＮＤ回路２３２４から受信した「リクエストＢ」２０４１を出力する。以下、同様に、プライオリティロジック２１９は、リクエストを選択したユニットに対するキューバッファ部２０５のキュー制御部２１０に、「リクエストＢ」２０４１の選択を通知する。キュー制御部２２０は、「リクエストＢ」２０４１を消去する。「ｑｕｅｕｅ５」２２４に格納されていた「リクエストＢ」２０４１は消去されるので、新たに「ＮＢ＃１」２０４から発行された「リクエストＤ」２０４２を「ｑｕｅｕｅ５」２２４に格納する。
ここでは、「ｑｕｅｕｅ６」２２６が「リクエストＩ」２０６３をＡＮＤ回路２３２６に出力すると、ＡＮＤ回路２３２６は、「ｑｕｅｕｅ６」２２６から「リクエストＩ」２０６３を受信する。そして、ＡＮＤ回路２３２６は、「ｑｕｅｕｅ６」２２６から「リクエストＩ」２０６３を受信し、かつ、タイマ２１９２から信号を受信した場合は、「リクエストＩ」２０６３をＯＲ回路２３３０に出力する。ＯＲ回路２３３０は、ＡＮＤ回路２３２６から受信した「リクエストＩ」２０６３を出力する。プライオリティロジック２１９は、リクエストを選択したユニットに対するキューバッファ部２０５のキュー制御部２１０に、「リクエストＩ」２０６３の選択を通知する。キュー制御部２１０は、「リクエストＩ」２０６３を消去する。「ｑｕｅｕｅ６」２２６に格納されていた「リクエストＩ」２０６３は消去されるので、新たに「ＮＢ＃２」２０８から発行された「リクエストＪ」２０６４を「ｑｕｅｕｅ６」２２６に格納する。そして、ここでは、「ＮＢ＃３」２０８からリクエストが発行されておらず、「ｑｕｅｕｅ７」１２８にはリクエストが格納されていない。そのため、ＡＮＤ回路２３２６は、タイマ２１９２から信号を受信しても、リクエストを受信することはないため、ＯＲ回路２３３０にリクエストを出力することはない。このため、ＴＳＳアービタ２３２はバッファにリクエストが格納されていない場合は、次のリクエストを発行することなく、一定時間経過後に次のリクエストを出力することができる。ゆえに、ミラー構成されている「ＮＢ＃０」２０２及び「ＮＢ＃１」２０４にリクエストを同期して出力することができる。以下、同様に、プライオリティロジック２１９は、新たに「ＮＢ＃３」２０８から発行された「リクエストＫ」２０８４を「ｑｕｅｕｅ７」２２８に格納する。
図７に表すように、ＴＳＳアービタ２３２は、時刻１ｔの時に「ＮＢ＃０」２０２に対して「リクエストＡ」２０２１を出力し、時刻２ｔの時に「ＮＢ＃１」２０４に対して「リクエストＢ」２０４１を出力し、時刻３ｔの時に「ＮＢ＃２」２０６に対して「リクエストＩ」２０６３を出力し、時刻４ｔの時にはリクエストを出力しない。さらに、ＴＳＳアービタ２３２は、時刻５ｔの時に「ＮＢ＃０」２０２に対して「リクエストＣ」２０２２を出力し、時刻６ｔの時に「ＮＢ＃１」２０４に対して「リクエストＤ」２０４２を出力し、時刻７ｔの時に「ＮＢ＃２」２０６に対して「リクエストＪ」２０６４を出力し、時刻８ｔの時に「ＮＢ＃３」２０８に対して「リクエストＫ」２０８４を出力する。
なお、本実施例においては、「ＮＢ＃０」〜「ＮＢ＃３」はシステムボードとしたが、Ｉ／Ｏボードであっても良い。
以上の実施形態は、本発明をより良く理解させるために具体的に説明したものであって、別形態を制限するものではない。従って、発明の要旨を変更しない範囲で変更可能である。本実実施形態では、ミラー構成されたノースブリッジ２つと、非ミラー構成されたノースブリッジ２つからのリクエストの処理について説明したが、ミラー構成されたノースブリッジの数及び非ミラー構成されたノースブリッジの数は任意で良い。この場合、ミラー構成されたノースブリッジの数及び非ミラー構成されたノースブリッジの数に対応させて、バッファ、ミラー構成用アービタ及び非ミラー構成用アービタを備えればよい。
次に、以上に述べた実施形態から生成される技術的思想を請求項の記載形式に準じて付記として列挙する。本発明に係る技術的思想は上位概念から下位概念まで、様々なレベルやバリエーションにより把握できるものであり、以下の付記に本発明が限定されるものではない。
（付記１）
第１の処理装置と第１及び第２のポートを有し、前記第１の処理装置からの二重化されたリクエストを前記第１及び第２のポートから送信する、二重化された第１のシステムボードと、
第２の処理装置と第３及び第４のポートを有し、前記第２の処理装置からの二重化されたリクエストを前記第３及び第４のポートから送信する、二重化された第２のシステムボードと、
第３の処理装置と第５及び第６のポートを有し、前記第３の処理装置からのリクエストを前記第５又は第６のポートから送信する、第３のシステムボードと、
第４の処理装置と第７及び第８のポートを有し、前記第４の処理装置からのリクエストを前記第７又は第８のポートから送信する、第４のシステムボードと、
前記第１又は第３のポートから送信されるリクエストの中から第１のリクエストを選択して、前記第１及び第２のシステムボードに出力する第１の調停手段と、前記第５又は第７のポートから送信されるリクエストの中から第２のリクエストを選択して、前記第３及び第４のシステムボードに出力する第２の調停手段とを備えた第１の転送装置と、
前記第２又は第４のポートから送信されるリクエストの中から前記第１のリクエストと二重化された第３のリクエストを選択して、前記第１及び第２のシステムボードに前記第１の調停手段と同期して出力する第３の調停手段と、前記第６又は第８のポートから送信されるリクエストの中から第４のリクエストを選択して、前記第３及び第４のシステムボードに出力する第４の調停手段を備えた第２の転送装置とを有することを特徴とする情報処理装置。
第１の処理装置と第１及び第２のポートを有し、前記第１の処理装置からの二重化されたリクエストを前記第１及び第２のポートから送信する、二重化された第１のシステムボードと、
第２の処理装置と第３及び第４のポートを有し、前記第２の処理装置からの二重化されたリクエストを前記第３及び第４のポートから送信する、二重化された第２のシステムボードと、
第３の処理装置と第５及び第６のポートを有し、前記第３の処理装置からのリクエストを前記第５又は第６のポートから送信する、第３のシステムボードと、
第４の処理装置と第７及び第８のポートを有し、前記第４の処理装置からのリクエストを前記第７又は第８のポートから送信する、第４のシステムボードと、
前記第１又は第３のポートから送信されるリクエストの中から第１のリクエストを選択して、前記第１及び第２のシステムボードに出力する第１の調停手段と、前記第５又は第７のポートから送信されるリクエストの中から第２のリクエストを選択して、前記第３及び第４のシステムボードに出力する第２の調停手段とを備えた第１の転送装置と、
前記第２又は第４のポートから送信されるリクエストの中から前記第１のリクエストと二重化された第３のリクエストを選択して、前記第１及び第２のシステムボードに前記第１の調停手段と同期して出力する第３の調停手段と、前記第６又は第８のポートから送信されるリクエストの中から第４のリクエストを選択して、前記第３及び第４のシステムボードに出力する第４の調停手段を備えた第２の転送装置とを有することを特徴とする情報処理装置。
（付記２）
前記第１及び第２のシステムボードと前記第１及び第３の調停手段はそれぞれ、二重化された第１のパーティションを構成し、
前記第３及び第４のシステムボードと前記第２及び第４の調停手段はそれぞれ、二重化されていない第２のパーティションを構成することを特徴とする付記１記載の情報処理装置。
前記第１及び第２のシステムボードと前記第１及び第３の調停手段はそれぞれ、二重化された第１のパーティションを構成し、
前記第３及び第４のシステムボードと前記第２及び第４の調停手段はそれぞれ、二重化されていない第２のパーティションを構成することを特徴とする付記１記載の情報処理装置。
（付記３）
前記第１乃至第４のシステムボードの少なくともいずれか１つは、入出力デバイスを搭載した入出力ボードであることを特徴とする付記１又は２記載の情報処理装置。
前記第１乃至第４のシステムボードの少なくともいずれか１つは、入出力デバイスを搭載した入出力ボードであることを特徴とする付記１又は２記載の情報処理装置。
（付記４）
第１の処理装置と第１及び第２のポートを有し、前記第１の処理装置からの二重化されたリクエストを前記第１及び第２のポートから送信する、二重化された第１のシステムボードと、
第２の処理装置と第３及び第４のポートを有し、前記第２の処理装置からの二重化されたリクエストを前記第３及び第４のポートから送信する、二重化された第２のシステムボードと、
第３の処理装置と第５及び第６のポートを有し、前記第３の処理装置からのリクエストを前記第５又は第６のポートから送信する、第３のシステムボードと、
第４の処理装置と第７及び第８のポートを有し、前記第４の処理装置からのリクエストを前記第７又は第８のポートから送信する、第４のシステムボードと、
前記第１、第３、第５及び第７のいずれかのポートから送信されるリクエストの中から第１のリクエストを選択して、前記第１乃至第４のシステムボードに出力する第１の調停手段を備えた第１の転送装置と、
前記第２、第４、第６及び第８のいずれかのポートから送信されるリクエストの中から第２のリクエストを選択して、前記第１乃至第４のシステムボードに出力するとともに、前記第２のリクエストが前記第２又は前記第４のポートから送信されたリクエストである場合には、前記第１の調停手段が出力する前記第１のリクエストと同期して出力する第２の調停手段を備えた第２の転送装置を有することを特徴とする情報処理装置。
第１の処理装置と第１及び第２のポートを有し、前記第１の処理装置からの二重化されたリクエストを前記第１及び第２のポートから送信する、二重化された第１のシステムボードと、
第２の処理装置と第３及び第４のポートを有し、前記第２の処理装置からの二重化されたリクエストを前記第３及び第４のポートから送信する、二重化された第２のシステムボードと、
第３の処理装置と第５及び第６のポートを有し、前記第３の処理装置からのリクエストを前記第５又は第６のポートから送信する、第３のシステムボードと、
第４の処理装置と第７及び第８のポートを有し、前記第４の処理装置からのリクエストを前記第７又は第８のポートから送信する、第４のシステムボードと、
前記第１、第３、第５及び第７のいずれかのポートから送信されるリクエストの中から第１のリクエストを選択して、前記第１乃至第４のシステムボードに出力する第１の調停手段を備えた第１の転送装置と、
前記第２、第４、第６及び第８のいずれかのポートから送信されるリクエストの中から第２のリクエストを選択して、前記第１乃至第４のシステムボードに出力するとともに、前記第２のリクエストが前記第２又は前記第４のポートから送信されたリクエストである場合には、前記第１の調停手段が出力する前記第１のリクエストと同期して出力する第２の調停手段を備えた第２の転送装置を有することを特徴とする情報処理装置。
（付記５）
前記第１及び第２のシステムボードと前記第１の調停手段はそれぞれ、二重化された第１のパーティションを構成し、
前記第３及び第４のシステムボードと前記第２の調停手段はそれぞれ、二重化されていない第２のパーティションを構成することを特徴とする付記４記載の情報処理装置。
前記第１及び第２のシステムボードと前記第１の調停手段はそれぞれ、二重化された第１のパーティションを構成し、
前記第３及び第４のシステムボードと前記第２の調停手段はそれぞれ、二重化されていない第２のパーティションを構成することを特徴とする付記４記載の情報処理装置。
（付記６）
前記第１及び第２の調停手段はそれぞれ、所定の期間を計測して計時信号を出力するタイマ手段を有することを特徴とする付記４又は５記載の情報処理装置。
前記第１及び第２の調停手段はそれぞれ、所定の期間を計測して計時信号を出力するタイマ手段を有することを特徴とする付記４又は５記載の情報処理装置。
（付記７）
前記第１乃至第４のシステムボードの少なくともいずれか１つは、入出力デバイスを搭載した入出力ボードであることを特徴とする付記４乃至６のいずれかに記載の情報処理装置。
前記第１乃至第４のシステムボードの少なくともいずれか１つは、入出力デバイスを搭載した入出力ボードであることを特徴とする付記４乃至６のいずれかに記載の情報処理装置。
（付記８）
二重化されたシステムボード又は入出力ボードが接続される第１又は第２の受信ポートと、
二重化されていないシステムボード又は入出力ボードが接続される第３又は第４の受信ポートと、
前記二重化されたシステムボード又は入出力ボードが接続される第１又は第２の送信ポートと、
前記二重化されていないシステムボード又は入出力ボードが接続される第３又は第４の送信ポートと、
前記第１又は第２のポートから受信されるリクエストの中から第１のリクエストを選択して、前記第１及び第２の送信ポートに出力する第１の調停手段と、
前記第３又は第４のポートから受信されるリクエストの中から第２のリクエストを選択して、前記第３及び第４の送信ポートに出力する第２の調停手段を有することを特徴とする転送装置。
二重化されたシステムボード又は入出力ボードが接続される第１又は第２の受信ポートと、
二重化されていないシステムボード又は入出力ボードが接続される第３又は第４の受信ポートと、
前記二重化されたシステムボード又は入出力ボードが接続される第１又は第２の送信ポートと、
前記二重化されていないシステムボード又は入出力ボードが接続される第３又は第４の送信ポートと、
前記第１又は第２のポートから受信されるリクエストの中から第１のリクエストを選択して、前記第１及び第２の送信ポートに出力する第１の調停手段と、
前記第３又は第４のポートから受信されるリクエストの中から第２のリクエストを選択して、前記第３及び第４の送信ポートに出力する第２の調停手段を有することを特徴とする転送装置。
（付記９）
二重化されたシステムボード又は入出力ボードが接続される第１又は第２の受信ポートと、
二重化されていないシステムボード又は入出力ボードが接続される第３又は第４の受信ポートと、
前記二重化されたシステムボード又は入出力ボードが接続される第１又は第２の送信ポートと、
前記二重化されていないシステムボード又は入出力ボードが接続される第３又は第４の送信ポートと、
所定の期間を計測して計時信号を出力するタイマ手段と、
前記第１乃至第４のいずれかのポートから送信されるリクエストの中から１つのリクエストを、前記タイマ手段からの計時信号に同期して、前記第１乃至第４のシステムボードに出力する調停手段を有することを特徴とする転送装置。
二重化されたシステムボード又は入出力ボードが接続される第１又は第２の受信ポートと、
二重化されていないシステムボード又は入出力ボードが接続される第３又は第４の受信ポートと、
前記二重化されたシステムボード又は入出力ボードが接続される第１又は第２の送信ポートと、
前記二重化されていないシステムボード又は入出力ボードが接続される第３又は第４の送信ポートと、
所定の期間を計測して計時信号を出力するタイマ手段と、
前記第１乃至第４のいずれかのポートから送信されるリクエストの中から１つのリクエストを、前記タイマ手段からの計時信号に同期して、前記第１乃至第４のシステムボードに出力する調停手段を有することを特徴とする転送装置。
（付記１０）
二重化されたシステムボードと、二重化されていないシステムボードと、前記二重化されたシステムボードと前記二重化されていないシステムボードに接続された第１及び第２の転送装置を有する情報処理装置の制御方法において、
前記第１の転送装置が、前記二重化されたシステムボードから送信されるリクエストの中から第１のリクエストを選択して、前記二重化されたシステムボードに出力するとともに、前記二重化されていないシステムボードから送信されるリクエストの中から第２のリクエストを選択して、前記二重化されていないシステムボードに出力するステップと、
前記第２の転送装置が、前記二重化されたシステムボードから送信されるリクエストの中から、前記第１のリクエストと二重化された第３のリクエストを選択して、前記二重化されたシステムボードに前記第１のリクエストと同期して出力するとともに、前記二重化されていないシステムボードから送信されるリクエストの中から第４のリクエストを選択して、前記二重化されていないシステムボードに出力するステップを有することを特徴とする情報処理装置の制御方法。
二重化されたシステムボードと、二重化されていないシステムボードと、前記二重化されたシステムボードと前記二重化されていないシステムボードに接続された第１及び第２の転送装置を有する情報処理装置の制御方法において、
前記第１の転送装置が、前記二重化されたシステムボードから送信されるリクエストの中から第１のリクエストを選択して、前記二重化されたシステムボードに出力するとともに、前記二重化されていないシステムボードから送信されるリクエストの中から第２のリクエストを選択して、前記二重化されていないシステムボードに出力するステップと、
前記第２の転送装置が、前記二重化されたシステムボードから送信されるリクエストの中から、前記第１のリクエストと二重化された第３のリクエストを選択して、前記二重化されたシステムボードに前記第１のリクエストと同期して出力するとともに、前記二重化されていないシステムボードから送信されるリクエストの中から第４のリクエストを選択して、前記二重化されていないシステムボードに出力するステップを有することを特徴とする情報処理装置の制御方法。
（付記１１）
二重化されたシステムボードと、二重化されていないシステムボードと、前記二重化されたシステムボードと前記二重化されていないシステムボードに接続された第１及び第２の転送装置を有する情報処理装置の制御方法において、
前記第１の転送装置が、前記二重化されたシステムボード又は前記二重化されていないシステムボードから送信されるリクエストの中から第１のリクエストを選択して、前記二重化されたシステムボード及び前記二重化されていないシステムボードに出力するステップと、
前記第２の転送装置が、前記二重化されたシステムボード又は前記二重化されていないシステムボードから送信されるリクエストの中から第２のリクエストを選択して、前記二重化されたシステムボード及び前記二重化されていないシステムボードに出力するとともに、前記第２のリクエストが前記二重化されたシステムボードから送信されたリクエストである場合には、前記第１の転送装置が出力する前記第１のリクエストと同期して出力するステップを有することを特徴とする情報処理装置の制御方法。
二重化されたシステムボードと、二重化されていないシステムボードと、前記二重化されたシステムボードと前記二重化されていないシステムボードに接続された第１及び第２の転送装置を有する情報処理装置の制御方法において、
前記第１の転送装置が、前記二重化されたシステムボード又は前記二重化されていないシステムボードから送信されるリクエストの中から第１のリクエストを選択して、前記二重化されたシステムボード及び前記二重化されていないシステムボードに出力するステップと、
前記第２の転送装置が、前記二重化されたシステムボード又は前記二重化されていないシステムボードから送信されるリクエストの中から第２のリクエストを選択して、前記二重化されたシステムボード及び前記二重化されていないシステムボードに出力するとともに、前記第２のリクエストが前記二重化されたシステムボードから送信されたリクエストである場合には、前記第１の転送装置が出力する前記第１のリクエストと同期して出力するステップを有することを特徴とする情報処理装置の制御方法。
（付記１２）
前記第２の転送装置が、前記第１の転送装置が出力する前記第１のリクエストと同期して出力するステップは、所定の期間を計測することにより同期することを特徴とする付記１１記載の情報処理装置の制御方法。
前記第２の転送装置が、前記第１の転送装置が出力する前記第１のリクエストと同期して出力するステップは、所定の期間を計測することにより同期することを特徴とする付記１１記載の情報処理装置の制御方法。
１ 情報処理装置
２ システムボード
３ アドレスクロスバスイッチ
４ Ｉ／Ｏボード
７ ＳＭバス
８ データクロスバスイッチ
９ 装置マネージメントボード
１０ ＣＰＵ
１２ ＦＷＨ
１４ ノースブリッジ
１６ メモリスイッチ
２０ サウスブリッジ
２１ ＳＥＲ
２２ ＩＣＨ６
２４ ＦＷＨ
２６ ＳＩＯ
２８ ＢＭコントローラ
２９ ＬＡＮアダプタ
３０、３１ アドレスクロスバ
８０、８１、８２、８３ データクロスバ
１０２、２０２ Ｎｏｒｔｈ Ｂｒｉｄｇｅ＃０
１０４、２０４ Ｎｏｒｔｈ Ｂｒｉｄｇｅ＃１
１０６、２０６ Ｎｏｒｔｈ Ｂｒｉｄｇｅ＃２
１０８、２０８ Ｎｏｒｔｈ Ｂｒｉｄｇｅ＃３
１１０、１２０、２１０、２２０ キュー制御部
１１２、２１２ ｑｕｅｕｅ０
１１４、２１４ ｑｕｅｕｅ１
１１６、２１６ ｑｕｅｕｅ２
１１８、２１８ ｑｕｅｕｅ３
１２２、２２２ ｑｕｅｕｅ４
１２４、２２４ ｑｕｅｕｅ５
１２６、２２６ ｑｕｅｕｅ６
１２８、２２８ ｑｕｅｕｅ７
１３０、１４２ ミラー構成用アービタ
１３２、１３８、１４４、１５０、２０９、２１９ プライオリティロジック
１３４、１４０、１４６、１５２セレクタ
１４２、１４８ 非ミラー構成用アービタ
３０２ ＦＭＴ
３０４ Ｐ−ＩＤ
３０６ ＯＰＥＣＯＤＥ
３０８ ＢＩＤ
３１０ ＲＥＱ−ＩＤ
３１２ ＭＥＭ−Ａ
３１４ ＥＣＣ
１０２１、２０２１ リクエストＡ
１０２２、２０２２ リクエストＣ
１０４１、２０４１ リクエストＢ
１０４２、２０４２ リクエストＤ
１０６１、２０６１ リクエストＥ
１０６２、２０６２ リクエストＧ
１０８１、２０８１ リクエストＦ
１０８２、２０８２ リクエストＨ
１０８４、２０８４ リクエストＫ
２０６３ リクエストＩ
２０６４ リクエストＬ
２０８４ リクエストＫ
２０９２、２１９２ タイマ
２３０２、２３０４、２３０６、２３０８、２３２２、２３２４、２３２６、２３２８ ＡＮＤ回路
２３１０、２３３０ ＯＲ回路
５００ 同期リセット生成回路
２ システムボード
３ アドレスクロスバスイッチ
４ Ｉ／Ｏボード
７ ＳＭバス
８ データクロスバスイッチ
９ 装置マネージメントボード
１０ ＣＰＵ
１２ ＦＷＨ
１４ ノースブリッジ
１６ メモリスイッチ
２０ サウスブリッジ
２１ ＳＥＲ
２２ ＩＣＨ６
２４ ＦＷＨ
２６ ＳＩＯ
２８ ＢＭコントローラ
２９ ＬＡＮアダプタ
３０、３１ アドレスクロスバ
８０、８１、８２、８３ データクロスバ
１０２、２０２ Ｎｏｒｔｈ Ｂｒｉｄｇｅ＃０
１０４、２０４ Ｎｏｒｔｈ Ｂｒｉｄｇｅ＃１
１０６、２０６ Ｎｏｒｔｈ Ｂｒｉｄｇｅ＃２
１０８、２０８ Ｎｏｒｔｈ Ｂｒｉｄｇｅ＃３
１１０、１２０、２１０、２２０ キュー制御部
１１２、２１２ ｑｕｅｕｅ０
１１４、２１４ ｑｕｅｕｅ１
１１６、２１６ ｑｕｅｕｅ２
１１８、２１８ ｑｕｅｕｅ３
１２２、２２２ ｑｕｅｕｅ４
１２４、２２４ ｑｕｅｕｅ５
１２６、２２６ ｑｕｅｕｅ６
１２８、２２８ ｑｕｅｕｅ７
１３０、１４２ ミラー構成用アービタ
１３２、１３８、１４４、１５０、２０９、２１９ プライオリティロジック
１３４、１４０、１４６、１５２セレクタ
１４２、１４８ 非ミラー構成用アービタ
３０２ ＦＭＴ
３０４ Ｐ−ＩＤ
３０６ ＯＰＥＣＯＤＥ
３０８ ＢＩＤ
３１０ ＲＥＱ−ＩＤ
３１２ ＭＥＭ−Ａ
３１４ ＥＣＣ
１０２１、２０２１ リクエストＡ
１０２２、２０２２ リクエストＣ
１０４１、２０４１ リクエストＢ
１０４２、２０４２ リクエストＤ
１０６１、２０６１ リクエストＥ
１０６２、２０６２ リクエストＧ
１０８１、２０８１ リクエストＦ
１０８２、２０８２ リクエストＨ
１０８４、２０８４ リクエストＫ
２０６３ リクエストＩ
２０６４ リクエストＬ
２０８４ リクエストＫ
２０９２、２１９２ タイマ
２３０２、２３０４、２３０６、２３０８、２３２２、２３２４、２３２６、２３２８ ＡＮＤ回路
２３１０、２３３０ ＯＲ回路
５００ 同期リセット生成回路
Claims (10)
- 第１の処理装置と第１及び第２のポートを有し、前記第１の処理装置からの二重化されたリクエストを前記第１及び第２のポートから送信する、二重化された第１のシステムボードと、
第２の処理装置と第３及び第４のポートを有し、前記第２の処理装置からの二重化されたリクエストを前記第３及び第４のポートから送信する、二重化された第２のシステムボードと、
第３の処理装置と第５及び第６のポートを有し、前記第３の処理装置からのリクエストを前記第５又は第６のポートから送信する、第３のシステムボードと、
第４の処理装置と第７及び第８のポートを有し、前記第４の処理装置からのリクエストを前記第７又は第８のポートから送信する、第４のシステムボードと、
前記第１又は第３のポートから送信されるリクエストの中から第１のリクエストを選択して、前記第１及び第２のシステムボードに出力する第１の調停手段と、前記第５又は第７のポートから送信されるリクエストの中から第２のリクエストを選択して、前記第３及び第４のシステムボードに出力する第２の調停手段とを備えた第１の転送装置と、
前記第２又は第４のポートから送信されるリクエストの中から前記第１のリクエストと二重化された第３のリクエストを選択して、前記第１及び第２のシステムボードに前記第１の調停手段と同期して出力する第３の調停手段と、前記第６又は第８のポートから送信されるリクエストの中から第４のリクエストを選択して、前記第３及び第４のシステムボードに出力する第４の調停手段を備えた第２の転送装置とを有することを特徴とする情報処理装置。 - 前記第１及び第２のシステムボードと前記第１及び第３の調停手段はそれぞれ、二重化された第１のパーティションを構成し、
前記第３及び第４のシステムボードと前記第２及び第４の調停手段はそれぞれ、二重化されていない第２のパーティションを構成することを特徴とする請求項１記載の情報処理装置。 - 第１の処理装置と第１及び第２のポートを有し、前記第１の処理装置からの二重化されたリクエストを前記第１及び第２のポートから送信する、二重化された第１のシステムボードと、
第２の処理装置と第３及び第４のポートを有し、前記第２の処理装置からの二重化されたリクエストを前記第３及び第４のポートから送信する、二重化された第２のシステムボードと、
第３の処理装置と第５及び第６のポートを有し、前記第３の処理装置からのリクエストを前記第５又は第６のポートから送信する、第３のシステムボードと、
第４の処理装置と第７及び第８のポートを有し、前記第４の処理装置からのリクエストを前記第７又は第８のポートから送信する、第４のシステムボードと、
前記第１、第３、第５及び第７のいずれかのポートから送信されるリクエストの中から第１のリクエストを選択して、前記第１乃至第４のシステムボードに出力する第１の調停手段を備えた第１の転送装置と、
前記第２、第４、第６及び第８のいずれかのポートから送信されるリクエストの中から第２のリクエストを選択して、前記第１乃至第４のシステムボードに出力するとともに、前記第２のリクエストが前記第２又は前記第４のポートから送信されたリクエストである場合には、前記第１の調停手段が出力する前記第１のリクエストと同期して出力する第２の調停手段を備えた第２の転送装置を有することを特徴とする情報処理装置。 - 前記第１及び第２のシステムボードと前記第１の調停手段はそれぞれ、二重化された第１のパーティションを構成し、
前記第３及び第４のシステムボードと前記第２の調停手段はそれぞれ、二重化されていない第２のパーティションを構成することを特徴とする請求項３記載の情報処理装置。 - 前記第１及び第２の調停手段はそれぞれ、所定の期間を計測して計時信号を出力するタイマ手段を有することを特徴とする請求項３又は４記載の情報処理装置。
- 二重化されたシステムボード又は入出力ボードが接続される第１又は第２の受信ポートと、
二重化されていないシステムボード又は入出力ボードが接続される第３又は第４の受信ポートと、
前記二重化されたシステムボード又は入出力ボードが接続される第１又は第２の送信ポートと、
前記二重化されていないシステムボード又は入出力ボードが接続される第３又は第４の送信ポートと、
前記第１又は第２のポートから受信されるリクエストの中から第１のリクエストを選択して、前記第１及び第２の送信ポートに出力する第１の調停手段と、
前記第３又は第４のポートから受信されるリクエストの中から第２のリクエストを選択して、前記第３及び第４の送信ポートに出力する第２の調停手段を有することを特徴とする転送装置。 - 二重化されたシステムボード又は入出力ボードが接続される第１又は第２の受信ポートと、
二重化されていないシステムボード又は入出力ボードが接続される第３又は第４の受信ポートと、
前記二重化されたシステムボード又は入出力ボードが接続される第１又は第２の送信ポートと、
前記二重化されていないシステムボード又は入出力ボードが接続される第３又は第４の送信ポートと、
所定の期間を計測して計時信号を出力するタイマ手段と、
前記第１乃至第４のいずれかのポートから送信されるリクエストの中から１つのリクエストを、前記タイマ手段からの計時信号に同期して、前記第１乃至第４のシステムボードに出力する調停手段を有することを特徴とする転送装置。 - 二重化されたシステムボードと、二重化されていないシステムボードと、前記二重化されたシステムボードと前記二重化されていないシステムボードに接続された第１及び第２の転送装置を有する情報処理装置の制御方法において、
前記第１の転送装置が、前記二重化されたシステムボードから送信されるリクエストの中から第１のリクエストを選択して、前記二重化されたシステムボードに出力するとともに、前記二重化されていないシステムボードから送信されるリクエストの中から第２のリクエストを選択して、前記二重化されていないシステムボードに出力するステップと、
前記第２の転送装置が、前記二重化されたシステムボードから送信されるリクエストの中から、前記第１のリクエストと二重化された第３のリクエストを選択して、前記二重化されたシステムボードに前記第１のリクエストと同期して出力するとともに、前記二重化されていないシステムボードから送信されるリクエストの中から第４のリクエストを選択して、前記二重化されていないシステムボードに出力するステップを有することを特徴とする情報処理装置の制御方法。 - 二重化されたシステムボードと、二重化されていないシステムボードと、前記二重化されたシステムボードと前記二重化されていないシステムボードに接続された第１及び第２の転送装置を有する情報処理装置の制御方法において、
前記第１の転送装置が、前記二重化されたシステムボード又は前記二重化されていないシステムボードから送信されるリクエストの中から第１のリクエストを選択して、前記二重化されたシステムボード及び前記二重化されていないシステムボードに出力するステップと、
前記第２の転送装置が、前記二重化されたシステムボード又は前記二重化されていないシステムボードから送信されるリクエストの中から第２のリクエストを選択して、前記二重化されたシステムボード及び前記二重化されていないシステムボードに出力するとともに、前記第２のリクエストが前記二重化されたシステムボードから送信されたリクエストである場合には、前記第１の転送装置が出力する前記第１のリクエストと同期して出力するステップを有することを特徴とする情報処理装置の制御方法。 - 前記第２の転送装置が、前記第１の転送装置が出力する前記第１のリクエストと同期して出力するステップは、所定の期間を計測することにより同期することを特徴とする請求項９記載の情報処理装置の制御方法。
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|---|---|---|---|
| JP2007193706A JP5115075B2 (ja) | 2007-07-25 | 2007-07-25 | 転送装置、転送装置を有する情報処理装置及び制御方法 |
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