JP2014033394A - 出力回路及び半導体集積回路 - Google Patents

Abstract

【課題】出力回路の破損を回避する。
【解決手段】第１ｐチャネル型ＭＯＳトランジスタ（２４）、第２ｐチャネル型ＭＯＳトランジスタ（２５）、ｎチャネル型ＭＯＳトランジスタ（３１）、ＰＭＯＳ過電流検出器（２６）、ＮＭＯＳ過電流検出器（２７）、ＰＭＯＳゲート制御回路（２１）、ＮＭＯＳゲート制御回路（３３）を設ける。第１ｐチャネル型ＭＯＳトランジスタのゲート電極には、そのときのソース電極の電圧レベルを基準とするローレベル又はハイレベルの電位を印加することができる。出力端子がローレベルの場合に、この出力端子にバッテリの正極側端子が接触した場合も、第２ｐチャネル型ＭＯＳトランジスタのオフ状態を維持することができ、出力端子から第１ｐチャネル型ＭＯＳトランジスタを介して電源端子側に流れる電流を阻止することができる。またＰＭＯＳ過電流検出器、ＮＭＯＳ過電流検出器の検出結果に基づいて、過電流を遮断する。
【選択図】図１

Description

本発明は出力回路及び半導体集積回路に関し、特にエンジン制御用ＩＣに好適に利用できるものである。

特許文献１には、高レベルの電圧耐圧及び伸展性双方を有し、電源ピンが２本で済む入出力ドライバ回路が記載されている。この入出力ドライバ回路は、回路の出力ラインと出力電源端子との間に、一つのみの代わりに、二つのＰＭＯＳスイッチング・トランジスタを用いることによって、機能性デジタル回路と他のデジタル回路のための共通バスとの間に、バッファインタフェースを備え、高いレベルの電圧耐圧性および伸展性を達成しつつ、必要な電源ピンを二つのみに抑えている。上記二つのＰＭＯＳスイッチング・トランジスタは、共通ウェルに形成されている。

特許文献２には、ＣＭＯＳ集積回路上に形成され、オフチップ・バス線を駆動する出力駆動回路が記載されている。

特許文献３には、バッファ（１０１）の電源電圧よりも高い電源電圧で動作するモジュール（３１）との協働に適したトライステートＩ／Ｏバッファが記載されている。

特許文献４には、ヒステリシス遮断とラッチ遮断とを併せ持つ保護機能を有し、安全性、利便性が向上し、利用環境およびアプリケーションの応用範囲を拡大することができるパワーＭＯＳＦＥＴなどのような半導体装置が記載されている。

特許文献５には、高耐圧の用途に適用可能な交流スイッチ（半導体リレー）が記載されている。

特許文献６には、 電流監視回路、 特に蓄電池の充電や放電を制御する電流監視回路の双方向性スイッチ用の制御システムおよび制御方法が記載されている。

特開２００２−１４１７９３号公報 特開平７−８６９１０号公報 特表２００２−５３３９７１号公報 特開２００３−３３２４４６号公報 特開２０１１−２５４３８７号公報 特開２００１−１１１４０３号公報

自動車向け電子制御系の安全規格(「機能安全」という)として、「ＩＳＯ２６２６２」が知られている。機能安全は、機能的工夫を導入して、許容できるレベルの安全を確保することである。そしてこの機能安全には、製品が持つ機能が壊れないことは勿論のこと、万が一故障しても安全が確保できるような設計をすることも含まれる。

自動車に搭載されるエンジンコントロールユニットは、メインコントロールユニット、エンジン制御ＩＣ、エンジン制御部を含む。メインコントロールユニットと、エンジン制御ＩＣ（Integrated Circuit）との間で、ＳＰＩ（Serial Peripheral Interface）バスによるシリアル通信が行われる。エンジン制御ＩＣには、上記ＳＰＩ通信のための出力バッファが搭載される。エンジン制御ＩＣの電源電圧は、自動車に搭載されたバッテリから供給される電圧（例えば１２Ｖ）を降圧したものであり、通常は、５Ｖとされる。ＳＰＩバスによるシリアル通信のためのシリアル出力端子を駆動するための回路はＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造である。シリアル出力端子に、上記バッテリの正極側端子が接触すると、ＣＭＯＳ構造におけるｐチャネル型ＭＯＳトランジスタのボディダイオード（寄生ダイオード）を介して電源側に電流が流れて素子が破壊される虞がある。また、上記シリアル出力端子が上記バッテリの負極側端子やグラウンドラインに接触すると、上記シリアル出力端子に過電流が流れることで、素子の破壊を招く虞がある。出力バッファを構成する素子が破損した場合、メインコントロールユニットと、エンジン制御ＩＣとの間でエンジン制御に関するＳＰＩ通信ができなくなるので、電子制御系の機能安全の面から改善する必要がある。

その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

課題を解決するための手段のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、出力端子、第１ｐチャネル型ＭＯＳトランジスタ、第２ｐチャネル型ＭＯＳトランジスタ、ｎチャネル型ＭＯＳトランジスタ、ＰＭＯＳ過電流検出器、ＮＭＯＳ過電流検出器、ＰＭＯＳゲート制御回路、ＮＭＯＳゲート制御回路を設ける。上記第１ｐチャネル型ＭＯＳトランジスタは、上記出力端子から信号を出力する。上記第２ｐチャネル型ＭＯＳトランジスタは、上記第１ｐチャネル型ＭＯＳトランジスタに直列接続され、上記第１ｐチャネル型ＭＯＳトランジスタを介して出力される信号とは逆方向の電流が上記第１ｐチャネル型ＭＯＳトランジスタに流れるのを阻止する。上記ｎチャネル型ＭＯＳトランジスタは、上記出力端子から信号を出力する。上記ＰＭＯＳ過電流検出器は、上記第１ｐチャネル型ＭＯＳトランジスタに流れる過電流を検出する。上記ＮＭＯＳ過電流検出器は、上記ｎチャネル型ＭＯＳトランジスタに流れる過電流を検出する。上記ＰＭＯＳゲート制御回路は、上記ＰＭＯＳ過電流検出器による過電流検出結果に基づいて、上記第１ｐチャネル型ＭＯＳトランジスタ及び上記第２ｐチャネル型ＭＯＳトランジスタのゲート・ソース間電圧を制御する。上記ＮＭＯＳゲート制御回路は、上記ＮＭＯＳ過電流検出器による過電流検出結果に基づいて、上記ｎチャネル型ＭＯＳトランジスタのゲート・ソース間電圧を制御する。

課題を解決するための手段のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、出力回路の破損を回避することによって信頼性の向上を図ることができる。

出力回路の構成例回路図である。 エンジンコントロールユニットの構成例ブロック図である。 ＰＭＯＳゲート制御回路の構成例回路図である。 ＮＭＯＳゲート制御回路の構成例回路図である。

１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕代表的な実施の形態に係る出力回路（１４）は、出力端子（ＳＤＯ）、第１ｐチャネル型ＭＯＳトランジスタ（２４）、第２ｐチャネル型ＭＯＳトランジスタ（２５）、ｎチャネル型ＭＯＳトランジスタ（３１）、ＰＭＯＳ過電流検出器（２６）、ＮＭＯＳ過電流検出器（２７）、ＰＭＯＳゲート制御回路（２１）、ＮＭＯＳゲート制御回路（３３）を含む。

上記第１ｐチャネル型ＭＯＳトランジスタは、上記出力端子から信号を出力する。上記第２ｐチャネル型ＭＯＳトランジスタは、上記第１ｐチャネル型ＭＯＳトランジスタに直列接続され、上記第１ｐチャネル型ＭＯＳトランジスタを介して出力される信号とは逆方向の電流が上記第１ｐチャネル型ＭＯＳトランジスタに流れるのを阻止する。上記ｎチャネル型ＭＯＳトランジスタは、上記出力端子から信号を出力する。上記ＰＭＯＳ過電流検出器は、上記第１ｐチャネル型ＭＯＳトランジスタに流れる過電流を検出する。上記ＮＭＯＳ過電流検出器は、上記ｎチャネル型ＭＯＳトランジスタに流れる過電流を検出する。上記ＰＭＯＳゲート制御回路は、上記ＰＭＯＳ過電流検出器による過電流検出結果に基づいて、上記第１ｐチャネル型ＭＯＳトランジスタ及び上記第２ｐチャネル型ＭＯＳトランジスタのゲート・ソース間電圧を制御する。上記ＮＭＯＳゲート制御回路は、上記ＮＭＯＳ過電流検出器による過電流検出結果に基づいて、上記ｎチャネル型ＭＯＳトランジスタのゲート・ソース間電圧を制御する。

上記第１ｐチャネル型ＭＯＳトランジスタのゲート電極には、そのときのソース電極の電圧レベルを基準とするローレベル又はハイレベルの電位を印加することができる。このため、出力端子がローレベルの場合に、この出力端子にバッテリの正極側端子が接触した場合においても、第２ｐチャネル型ＭＯＳトランジスタのオフ状態を維持することができ、出力端子から第１ｐチャネル型ＭＯＳトランジスタを介して電源端子（ＶＩＯ）側に流れる電流を阻止することができる。これにより、第１ｐチャネル型ＭＯＳトランジスタのボディダイオードを介して電源側に電流が流れて素子が破壊されるのを防止することができる。

出力端子にバッテリの正極側端子又は負極側端子が接触されることで、出力端子を介して過電流が流れた場合には、ＰＭＯＳ過電流検出器又はＮＭＯＳ過電流検出器での検出結果に基づいて、ＭＯＳトランジスタのゲート・ソース間電圧が制御される。すなわち、ＰＭＯＳ過電流検出器又はＮＭＯＳ過電流検出器によって過電流が検出された場合には、ＰＭＯＳゲート制御回路のイネーブル入力端子ＥＮ及びＮＭＯＳゲート制御回路のイネーブル入力端子（ＥＮ）がローレベル（ディスエーブル状態）にされる。すると、ＰＭＯＳゲート制御回路によって第１，第２ｐチャネル型ＭＯＳトランジスタのゲートソース間電圧が０Ｖにされて、第１，第２ｐチャネル型ＭＯＳトランジスタがオフされる。また、ＮＭＯＳゲート制御回路によってｎチャネル型ＭＯＳトランジスタのゲートソース間電圧が０Ｖにされて、ｎチャネル型ＭＯＳトランジスタがオフされる。このようにして過電流が遮断されるので、ｐチャネル型ＭＯＳトランジスタやｎチャネル型ＭＯＳトランジスタが過電流によって破壊されるのを防止することができる。

〔２〕上記出力回路は、上記第１ｐチャネル型ＭＯＳトランジスタのソース電極と、上記第２ｐチャネル型ＭＯＳトランジスタのソース電極とが互いに接続された第１ノードと、上記第１ｐチャネル型ＭＯＳトランジスタのゲート電極と、上記第２ｐチャネル型ＭＯＳトランジスタのゲート電極とが互いに接続された第２ノードとを含む。上記ＰＭＯＳゲート制御回路は、出力すべき信号に応じて、上記第１ノードと上記第２ノードとの間の電位を制御する。これによって、上記第１，第２ｐチャネル型ＭＯＳトランジスタの動作制御を適切に行うことができる。

〔３〕上記ＰＭＯＳゲート制御回路は、入力信号の基準レベルを上記第１ノードの電圧レベルにまでシフト可能なレベルシフト回路（２２２）を含んで構成することができる。出力端子に、例えばバッテリの正極側端子が接続されるなどして、第１，第２ｐチャネル型ＭＯＳトランジスタのソース電極の電位が上昇される場合があるが、上記レベルシフト回路が設けられることにより、第１，第２ｐチャネル型ＭＯＳトランジスタの動作制御を適切に行うことができる。

〔４〕上記ＰＭＯＳ過電流検出器は、上記出力端子の電圧レベルとＰＭＯＳ側基準電圧とを比較することで、上記第１ｐチャネル型ＭＯＳトランジスタに流れる過電流を容易に検出することができる。上記ＮＭＯＳ過電流検出器は、上記出力端子の電圧レベルとＮＭＯＳ側基準電圧とを比較することで、上記ｎチャネル型ＭＯＳトランジスタに流れる過電流を容易に検出することができる。

〔５〕上記出力回路は、上記ＰＭＯＳ過電流検出器による過電流検出結果と、上記ＮＭＯＳ過電流検出器による過電流検出結果とを合成する論理回路を含んで構成することができる。

上記ＰＭＯＳゲート制御回路は、上記論理回路の出力に基づいて上記第１ｐチャネル型ＭＯＳトランジスタ及び上記第２ｐチャネル型ＭＯＳトランジスタをオフ状態に制御する。上記ＮＭＯＳゲート制御回路は、上記論理回路の出力に基づいて上記ｎチャネル型ＭＯＳトランジスタをオフ状態に制御する。このような制御により、過電流に起因して、第１，第２ｐチャネル型ＭＯＳトランジスタやｎチャネル型ＭＯＳトランジスタが破壊されるのを防止することができる。

〔６〕上記第１ノードと上記第２ノードとを結合するための抵抗を設けることができる。このような抵抗を設けることにより、例えばレベルシフト回路が動作不能に陥った場合でも、第１，第２ｐチャネル型ＭＯＳトランジスタをオフさせるために、ゲート・ソース間電圧を０Ｖに安定化させることができる。

〔７〕上記第１ノードと上記第２ノードとの間に印加される電圧の上限を規制するためのツェナーダイオードを設けることができる。このようなツェナーダイオードが設けられることにより、第１，第２ｐチャネル型ＭＯＳトランジスタのゲート・ソース間に不所望な電圧が印加されて素子が破損するのを防止することができる。

〔８〕エンジンコントロールユニットにおける通信路にシリアル信号を出力するための回路として、上記構成の出力回路を設けることができ、それにより、エンジン制御ＩＣの信頼性の向上を図ることができる。

２．実施の形態の詳細
実施の形態について更に詳述する。

《実施の形態１》
図２には、自動車に搭載されるエンジンコントロールユニットの構成例が示される。

図２に示されるエンジンコントロールユニット１は、エンジンの動作を総合的に制御するもので、メインコントロールユニット１１、エンジン制御ＩＣ（半導体集積回路）１２、エンジン制御部１３を含む。エンジン制御部１３は、点火機構、燃料系統、吸排気系統、動弁機構、始動制御等の制御を行う。エンジン制御ＩＣ１２は、メインコントロールユニット１１とエンジン制御部１３との間に介在され、メインコントロールユニット１１の制御下で上記エンジン制御部１３の動作を制御する。メインコントロールユニット１１とエンジン制御ＩＣ１２との間でＳＰＩバス（シリアル通信バス）によるシリアル通信が行われる。エンジン制御ＩＣ１２は、出力回路１４を備え、この出力回路１４を介して、送信データがメインコントロールユニット１１に伝達されるようになっている。エンジンコントロールユニット１の動作用電源は、自動車に搭載されたバッテリから供給される電圧（例えば１２Ｖ）を、図示されない降圧回路で降圧したものであり、通常は５Ｖとされる。

図１には、上記出力回路１４の構成例が示される。

出力回路１４は、シリアル出力端子ＳＤＯ、電源端子（第1参照電圧端子）ＶＩＯ、グラウンド端子（第２参照電圧端子）ＧＮＤを有する。シリアル出力端子ＳＤＯは、シリアル信号の外部出力を可能とする。電源端子ＶＩＯには、自動車に搭載されたバッテリから供給される第1参照電圧である正極側電圧（例えば１２Ｖ）を、図示されない降圧回路で降圧したもの（５Ｖ）が供給される。グラウンド端子ＧＮＤは、第２参照電圧であり、上記バッテリの負極側電圧レベル（例えば０Ｖ）に等しくされる。この出力回路１４には、ＭＯＳトランジスタを相補形に配置したゲート構造（ＣＭＯＳ構造）が採用される。シリアル出力端子ＳＤＯには、信号出力のためのＰＭＯＳ回路２２とＮＭＯＳ回路３０とが結合されている。

ＰＭＯＳ回路２２は、ｐチャネル型ＭＯＳトランジスタ２４，２５を含む。ｐチャネル型ＭＯＳトランジスタ２５のドレイン電極に、電源端子ＶＩＯを介して電源電圧（５Ｖ）が供給される。ｐチャネル型ＭＯＳトランジスタ２４，２５は共通ウェルに形成され、ｐチャネル型ＭＯＳトランジスタ２４のソース電極とｐチャネル型ＭＯＳトランジスタ２５のソース電極とが互いに接合される。ｐチャネル型ＭＯＳトランジスタ２４，２５のゲート電極は、ＰＭＯＳゲート制御回路２１の出力端子Ｇに共通接続される。ｐチャネル型ＭＯＳトランジスタ２４，２５のソース電極は、ＰＭＯＳゲート制御回路２１の出力端子Ｓに共通接続される。ＰＭＯＳゲート制御回路２１は、ｐチャネル型ＭＯＳトランジスタ２４，２５のゲート・ソース間電圧を制御する。

ｐチャネル型ＭＯＳトランジスタ２４に過電流が流れた状態を検出するためのＰＭＯＳ過電流検出器２６が設けられている。ｐチャネル型ＭＯＳトランジスタ２４の過電流は、シリアル出力端子ＳＤＯの電圧レベルを、基準電圧Ｖｒｅｆｐと比較することで検出することができる。つまり、ＰＭＯＳ回路２２によってシリアル出力端子ＳＤＯがハイレベル（論理値‘１’）に駆動されているにもかかわらず、シリアル出力端子ＳＤＯの電位が所定の基準電圧Ｖｒｅｆｐよりも低い場合には、シリアル出力端子ＳＤＯを介して過電流が流れていることが考えられる。この場合、シリアル出力端子ＳＤＯの電圧レベルを、基準電圧Ｖｒｅｆｐと比較することで過電流を検出することができる。基準電圧Ｖｒｅｆｐは、ｐチャネル型ＭＯＳトランジスタ２３と、それに直列接続された定電流源Ｉｒｅｆｐとによって形成される。ｐチャネル型ＭＯＳトランジスタ２３のソース電極及びゲート電極は、ｐチャネル型ＭＯＳトランジスタ２４のソース電極及びゲート電極にそれぞれ接続される。これにより、ｐチャネル型ＭＯＳトランジスタ２３，２４のオン・オフ動作は、ＰＭＯＳゲート制御回路２１の制御下で連動される。ｐチャネル型ＭＯＳトランジスタ２３，２４のゲート幅のサイズ比は、「１：ｍ」に設定することができる。換言すれば、ｐチャネル型ＭＯＳトランジスタ２３のゲート幅を、ｐチャネル型ＭＯＳトランジスタ２４の「１／ｍ」に設定するこができる。例えば、ｍ＝１１０の場合において、ｐチャネル型ＭＯＳトランジスタ２４のゲート幅を８８０μｍとするとき、ｐチャネル型ＭＯＳトランジスタ２３のゲート幅は８μｍとされる。

ＮＭＯＳ回路３０は、ｎチャネル型ＭＯＳトランジスタ３１を含む。ｎチャネル型ＭＯＳトランジスタ３１のドレイン電極は、シリアル出力端子ＳＤＯに結合される。ｎチャネル型ＭＯＳトランジスタ３１のソース電極は、グラウンド端子ＧＮＤに結合される。ｎチャネル型ＭＯＳトランジスタ３１のゲート電極は、ＮＭＯＳゲート制御回路３３の出力端子Ｇに結合される。ＮＭＯＳゲート制御回路３３は、ｎチャネル型ＭＯＳトランジスタ３１のゲート・ソース間電圧を制御する。

ｎチャネル型ＭＯＳトランジスタ３１に過電流が流れた状態を検出するためのＮＭＯＳ過電流検出器２７が設けられている。ｎチャネル型ＭＯＳトランジスタ３１の過電流は、シリアル出力端子ＳＤＯの電圧レベルを、基準電圧Ｖｒｅｆｎと比較することで検出することができる。つまり、ＮＭＯＳ回路３０によってシリアル出力端子ＳＤＯがローレベル（論理値‘０’）に駆動されているにもかかわらず、シリアル出力端子ＳＤＯの電位が所定の基準電圧Ｖｒｅｆｎよりも高い場合には、シリアル出力端子ＳＤＯを介して過電流が流れていることが考えられる。この場合、シリアル出力端子ＳＤＯの電圧レベルを、基準電圧Ｖｒｅｆｎと比較することで過電流を検出することができる。基準電圧Ｖｒｅｆｎは、ｎチャネル型ＭＯＳトランジスタ３２と、それに直列接続された定電流源Ｉｒｅｆｎとによって形成される。ｎチャネル型ＭＯＳトランジスタ３２のソース電極及びゲート電極は、ｎチャネル型ＭＯＳトランジスタ３１のソース電極及びゲート電極にそれぞれ接続される。これにより、ｎチャネル型ＭＯＳトランジスタ３２，３１のオン・オフ動作は、ＮＭＯＳゲート制御回路３３の制御下で連動される。ｎチャネル型ＭＯＳトランジスタ３２，３１のゲート幅のサイズ比を、「１：ｎ」に設定することができる。換言すれば、ｎチャネル型ＭＯＳトランジスタ３２のゲート幅を、ｎチャネル型ＭＯＳトランジスタ３１の「１／ｎ」に設定するこができる。例えば、ｎ＝５０の場合において、ｎチャネル型ＭＯＳトランジスタ３１のゲート幅を４００μｍとするとき、ｎチャネル型ＭＯＳトランジスタ３２のゲート幅は８μｍとされる。

ノアゲート２８が設けられ、ＰＭＯＳ過電流検出器２６の出力とＮＭＯＳ過電流検出器２７の出力とのノア論理が得られる。ノアゲート２８の出力は、アンドゲート２９の一方の入力端子に伝達される。このアンドゲート２９の他方の入力端子には、イネーブル信号ＥＮＳが伝達される。アンドゲート２９の出力信号は、ＰＭＯＳゲート制御回路２１のイネーブル入力端子ＥＮ及びＮＭＯＳゲート制御回路３３のイネーブル入力端子ＥＮに伝達される。ＰＭＯＳゲート制御回路２１は、出力すべき信号ＰＭＯＳ＿ＯＮが伝達されるデータ入力端子ＯＮを有し、アンドゲート２９の出力がハイレベルのとき、出力すべき信号ＰＭＯＳ＿ＯＮの論理レベルに従って、ｐチャネル型ＭＯＳトランジスタ２２，２３，２４のゲート・ソース間電圧を制御する。ＮＭＯＳゲート制御回路３３は、出力すべき信号ＮＭＯＳ＿ＯＮが伝達されるデータ入力端子ＯＮを有し、アンドゲート２９の出力がハイレベルのとき、出力すべき信号ＮＭＯＳ＿ＯＮの論理レベルに従って、ｎチャネル型ＭＯＳトランジスタ３１，３２のゲート・ソース間電圧を制御する。ＰＭＯＳ過電流検出器２６又はＮＭＯＳ過電流検出器２７によって過電流が検出された場合、アンドゲート２９の出力がローレベルとなる。これにより、ＰＭＯＳゲート制御回路２１及びＮＭＯＳゲート制御回路３３のイネーブル端子ＥＮがローレベル（ディスエーブル状態）にされる。すると、ＰＭＯＳゲート制御回路２１によってｐチャネル型ＭＯＳトランジスタ２３，２４のゲートソース間電圧が０Ｖにされて、ｐチャネル型ＭＯＳトランジスタ２３，２４がオフされる。また、ＮＭＯＳゲート制御回路３３によってｎチャネル型ＭＯＳトランジスタ３１，３２のゲートソース間電圧が０Ｖにされて、ｎチャネル型ＭＯＳトランジスタ３１，３２がオフされる。

図３には、ＰＭＯＳゲート制御回路２１の構成例が示される。

ＰＭＯＳゲート制御回路２１は、インバータ２１１、アンドゲート２１２，２１３、バッファ２１４，２１５、ｐチャネル型ＭＯＳトランジスタ２１６，２１７、ｎチャネル型ＭＯＳトランジスタ２１８，２１９、ツェナーダイオード２２０、抵抗２２１を含む。

イネーブル入力端子ＥＮを介して取り込まれた信号（図１に示されるアンドゲート２９の出力）は、アンドゲート２１２，２１３の一方の入力端子に伝達される。また、データ入力端子ＯＮを介して取り込まれた信号はアンドゲート２１３の他方の入力端子に伝達されるとともに、インバータ２１１を介してアンドゲート２１２の他方の入力端子に伝達される。これにより、イネーブル入力端子ＥＮを介して取り込まれた信号がハイレベルの場合にのみ、データ入力端子ＯＮを介して取り込まれた信号が後段回路に伝達される。アンドゲート２１２の出力は、後段のバッファ２１４を介してｎチャネル型ＭＯＳトランジスタ２１８のゲート電極に伝達され、アンドゲート２１３の出力は、後段のバッファ２１５を介してｎチャネル型ＭＯＳトランジスタ２１９のゲート電極に伝達される。ｎチャネル型ＭＯＳトランジスタ２１８にｐチャネル型ＭＯＳトランジスタ２１６が直列接続され、ｎチャネル型ＭＯＳトランジスタ２１９にｐチャネル型ＭＯＳトランジスタ２１７が直列接続される。ｐチャネル型ＭＯＳトランジスタ２１７は、ｐチャネル型ＭＯＳトランジスタ２１６にカレントミラー接続されている。ｐチャネル型ＭＯＳトランジスタ２１６，２１７のソース電極は、このＰＭＯＳゲート制御回路２１の出力端子Ｓを介して、図１におけるｐチャネル型ＭＯＳトランジスタ２３，２４，２５のソース電極に接続される。また、ｐチャネル型ＭＯＳトランジスタ２１７とｎチャネル型ＭＯＳトランジスタ２１９との接続ノードは、このＰＭＯＳゲート制御回路２１の出力端子Ｇを介して、図１におけるｐチャネル型ＭＯＳトランジスタ２３，２４，２５のゲート電極に共通接続される。ｎチャネル型ＭＯＳトランジスタ２１８，２１９、及びｐチャネル型ＭＯＳトランジスタ２１６，２１７によってレベルシフト回路２２２が形成される。このレベルシフト回路２２２は、データ入力端子ＯＮを介して取り込まれた信号の基準レベルを、そのときのｐチャネル型ＭＯＳトランジスタ２３，２４，２５のソース電極の電圧レベルにまでシフトする機能を有する。このようなレベルシフト回路２２２が設けられるのは、図１におけるシリアル出力端子ＳＤＯがローレベルの場合に、当該シリアル出力端子ＳＤＯにバッテリの正極側端子が接触した場合を考慮したものである。すなわち、ｐチャネル型ＭＯＳトランジスタ２４のボディダイオードを介して、バッテリの正極側端子電圧のレベルにほぼ等しい電圧が、ｐチャネル型ＭＯＳトランジスタ２３，２４，２５のソース電極に印加される虞があり、かかる場合においても、ｐチャネル型ＭＯＳトランジスタ２５の動作制御を可能にするためである。例えばイネーブル入力端子ＥＮを介して取り込まれた信号がハイレベルの場合において、データ入力端子ＯＮを介して取り込まれた信号がローレベルの場合、レベルシフト回路２２２により、ｐチャネル型ＭＯＳトランジスタ２３，２４，２５のゲート・ソース間電圧は、そのときのソース電極の電圧レベルを基準としたローレベル（０Ｖ）にされる。また、イネーブル入力端子ＥＮを介して取り込まれた信号がハイレベルの場合において、データ入力端子ＯＮを介して取り込まれた信号がハイレベルの場合、レベルシフト回路２２２により、ｐチャネル型ＭＯＳトランジスタ２３，２４，２５のゲート・ソース間電圧は、そのときのソース電極の電圧レベルを基準としたハイレベルとされる。このハイレベルは、ＰＭＯＳゲート制御回路２１の電源電圧レベルであり、例えば５Ｖとされる。

このようにレベルシフト回路２２２が設けられることにより、ｐチャネル型ＭＯＳトランジスタ２３，２４，２５のゲート電極には、そのときのソース電極の電圧レベルを基準とするローレベル又はハイレベルの電位を印加することができる。このため、シリアル出力端子ＳＤＯがローレベルの場合に、このシリアル出力端子ＳＤＯにバッテリの正極側端子が接触した場合においても、ｐチャネル型ＭＯＳトランジスタ２５のオフ状態を維持することができ、シリアル出力端子ＳＤＯからｐチャネル型ＭＯＳトランジスタ２４を介して電源端子ＶＩＯ側に流れる電流を阻止することができる。

また、ｐチャネル型ＭＯＳトランジスタ２３，２４，２５のゲート・ソース間に不所望な電圧が印加されて素子が破損するのを防止するため、ｐチャネル型ＭＯＳトランジスタ２１７には、ツェナーダイオード２２０が並列接続されている。ｐチャネル型ＭＯＳトランジスタ２３，２４，２５のゲート・ソース間の耐圧を７Ｖとすると、ツェナーダイオード２２０としては、ツェナー降伏電圧が５Ｖのものを適用するのが望ましい。

さらに、レベルシフト回路２２２が何らかの原因により動作不能に陥った場合に、ｐチャネル型ＭＯＳトランジスタ２３，２４，２５のゲート・ソース間電圧を０Ｖに安定化するために、ｐチャネル型ＭＯＳトランジスタ２１７には、抵抗２２１が並列接続されている。

尚、イネーブル入力端子ＥＮを介して取り込まれた信号（図１に示されるアンドゲート２９の出力）がローレベルの場合、データ入力端子ＯＮを介して取り込まれた信号の論理にかかわらず、ｐチャネル型ＭＯＳトランジスタ２３，２４，２５のゲート・ソース間電圧は０Ｖに固定される。この場合、ｐチャネル型ＭＯＳトランジスタ２３，２４，２５は非活性状態となる。

図４には、ＮＭＯＳゲート制御回路３３の構成例が示される。

ＮＭＯＳゲート制御回路３３は、図４に示されるように、アンドゲート３３１とバッファ３３２とを含んで構成することができる。イネーブル入力端子ＥＮを介して取り込まれた信号（図１に示されるアンドゲート２９の出力）は、アンドゲート３３１の一方の入力端子に伝達される。また、データ入力端子ＯＮを介して取り込まれた信号はアンドゲート３３１の他方の入力端子に伝達される。アンドゲート３３１の出力は後段のバッファ３３２に伝達される。イネーブル入力端子ＥＮを介して取り込まれた信号がハイレベルの場合に、データ入力端子ＯＮを介して取り込まれた信号がバッファ３３２を介して、図１におけるｎチャネル型ＭＯＳトランジスタ３１，３２のゲート電極に伝達される。

尚、イネーブル入力端子ＥＮを介して取り込まれた信号（図１に示されるアンドゲート２９の出力）がローレベルの場合、データ入力端子ＯＮを介して取り込まれた信号の論理にかかわらず、ｎチャネル型ＭＯＳトランジスタ３１，３２のゲート・ソース間電圧は０Ｖに固定される。この場合、ｎチャネル型ＭＯＳトランジスタ３１，３２は非活性状態となる。

上記構成の出力回路１４によれば、以下の作用効果を奏する。

（１）ｐチャネル型ＭＯＳトランジスタ２４，２５は共通ウェルに形成され、ｐチャネル型ＭＯＳトランジスタ２４のソース電極とｐチャネル型ＭＯＳトランジスタ２５のソース電極とが互いに接合される。ｐチャネル型ＭＯＳトランジスタ２４，２５のゲート電極は、ＰＭＯＳゲート制御回路２１の出力端子Ｇに共通接続される。ｐチャネル型ＭＯＳトランジスタ２４，２５のソース電極は、ＰＭＯＳゲート制御回路２１の出力端子Ｓに共通接続される。ＰＭＯＳゲート制御回路２１には、レベルシフト回路２２２が設けられる。

かかる構成により、ｐチャネル型ＭＯＳトランジスタ２３，２４，２５のゲート電極には、そのときのソース電極の電圧レベルを基準とするローレベル又はハイレベルの電位を印加することができる。このため、シリアル出力端子ＳＤＯがローレベルの場合に、このシリアル出力端子ＳＤＯにバッテリの正極側端子が接触した場合においても、ｐチャネル型ＭＯＳトランジスタ２５のオフ状態を維持することができ、シリアル出力端子ＳＤＯからｐチャネル型ＭＯＳトランジスタ２４を介して電源端子ＶＩＯ側に流れる電流を阻止することができる。これにより、ｐチャネル型ＭＯＳトランジスタ２４のボディダイオードを介して電源側に電流が流れて素子が破壊されるのを防止することができる。

また、シリアル出力端子ＳＤＯにバッテリの正極側端子又は負極側端子が接触されることで、シリアル出力端子ＳＤＯを介して過電流が流れた場合には、ＰＭＯＳ過電流検出器２６又はＮＭＯＳ過電流検出器２７での検出結果に基づいて、ＭＯＳトランジスタのゲート・ソース間電圧が制御される。すなわち、ＰＭＯＳ過電流検出器２６又はＮＭＯＳ過電流検出器２７によって過電流が検出された場合には、ＰＭＯＳゲート制御回路２１のイネーブル入力端子ＥＮ及びＮＭＯＳゲート制御回路３３のイネーブル入力端子ＥＮがローレベル（ディスエーブル状態）にされる。すると、ＰＭＯＳゲート制御回路２１によってｐチャネル型ＭＯＳトランジスタ２３，２４，２５のゲートソース間電圧が０Ｖにされて、ｐチャネル型ＭＯＳトランジスタ２３，２４，２５がオフされる。また、ＮＭＯＳゲート制御回路３３によってｎチャネル型ＭＯＳトランジスタ３１，３２のゲートソース間電圧が０Ｖにされて、ｎチャネル型ＭＯＳトランジスタ３１，３２がオフされる。このようにして過電流が遮断されるので、ｐチャネル型ＭＯＳトランジスタ２４，２５やｎチャネル型ＭＯＳトランジスタ３１が過電流によって破壊されるのを防止することができる。

（２）ｐチャネル型ＭＯＳトランジスタ２４，２５のソース電極が互いに接続された第１ノードと、ｐチャネル型ＭＯＳトランジスタ２４，２５のゲート電極が互いに接続された第２ノードとの間の電圧レベルが、ＰＭＯＳゲート制御回路２１によって制御される。これにより、ｐチャネル型ＭＯＳトランジスタ２４，２５の動作制御を適切に行うことができる。

（３）シリアル出力端子ＳＤＯに、例えばバッテリの正極側端子が接続されるなどして、ｐチャネル型ＭＯＳトランジスタ２４，２５のソース電極の電位が上昇される場合がある。しかし、入力信号の基準レベルをｐチャネル型ＭＯＳトランジスタ２４，２５のソース電極の電圧レベルにまでシフト可能なレベルシフト回路を上記ＰＭＯＳゲート制御回路２１内に設けることにより、ｐチャネル型ＭＯＳトランジスタ２５の動作制御を適切に行うことができる。

（４）ＰＭＯＳ過電流検出器２６は、シリアル出力端子ＳＤＯの電圧レベルとＰＭＯＳ側基準電圧Ｖｒｅｆｐとを比較することで、ｐチャネル型ＭＯＳトランジスタ２４に流れる過電流を容易に検出することができる。上記ＮＭＯＳ過電流検出器２７は、シリアル出力端子ＳＤＯの電圧レベルとＮＭＯＳ側基準電圧Ｖｒｅｆｎとを比較することで、ｎチャネル型ＭＯＳトランジスタ３１に流れる過電流を容易に検出することができる。

（５）ＰＭＯＳ過電流検出器２６による過電流検出結果と、ＮＭＯＳ過電流検出器２７による過電流検出結果とを合成するノアゲート２８が設けられる。そして、ＰＭＯＳゲート制御回路２１は、ノアゲート２８の出力に基づいてｐチャネル型ＭＯＳトランジスタ２４，２５をオフ状態に制御し、ＮＭＯＳゲート制御回路３３は、ノアゲート２８の出力に基づいてｎチャネル型ＭＯＳトランジスタ３１をオフ状態に制御する。このような制御が行われることにより、過電流に起因して、ｐチャネル型ＭＯＳトランジスタ２４やｎチャネル型ＭＯＳトランジスタ３１が破壊されるのを防止することができる。

（６）ｐチャネル型ＭＯＳトランジスタ２３，２４，２５のソース電極と、ｐチャネル型ＭＯＳトランジスタ２３，２４，２５のゲート電極とを結合するための抵抗２２１が、ＰＭＯＳゲート制御回路２１内に設けられている。このため、レベルシフト回路２２２が何らかの原因により動作不能に陥った場合でも、ｐチャネル型ＭＯＳトランジスタ２３，２４，２５をオフさせるために、ゲート・ソース間電圧を０Ｖに安定化させることができる。

（７）ｐチャネル型ＭＯＳトランジスタ２３，２４，２５のソース電極と、ｐチャネル型ＭＯＳトランジスタ２３，２４，２５のゲート電極との間に印加される電圧の上限を規制するためのツェナーダイオード２２０が、ＰＭＯＳゲート制御回路２１内に設けられている。ｐチャネル型ＭＯＳトランジスタ２３，２４，２５のゲート・ソース間に不所望な電圧が印加されて素子が破損するのを防止することができる。

（８）ｐチャネル型ＭＯＳトランジスタ２３のゲート幅を、ｐチャネル型ＭＯＳトランジスタ２４の「１／ｍ」に設定し、ｎチャネル型ＭＯＳトランジスタ３２，３１のゲート幅のサイズ比を、「１：ｎ」に設定することができる。ゲート幅のサイズを小さくすることは、出力回路１４のチップ占有面積の増大を抑える上で有利となる。

（９）エンジン制御ＩＣ１２内に上記出力回路１４が設けられているため、エンジン制御ＩＣ１２の信頼性、さらにはそれを含むエンジンコントロールユニット１の信頼性の向上を図ることができる。

以上本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

１ エンジンコントロールユニット
１１ メインコントロールユニット
１２ エンジン制御ＩＣ
１３ エンジン制御部
１４ 出力回路
２１ ＰＭＯＳゲート制御回路
２２ ＰＭＯＳ回路
２３，２４，２５ ｐチャネル型ＭＯＳトランジスタ
２６ ＰＭＯＳ過電流検出器
２７ ＮＭＯＳ過電流検出器
２８ ノアゲート
２９ アンドゲート
３０ ＮＭＯＳ回路
３１，３２ ｎチャンネル型ＭＯＳトランジスタ
３３ ＮＭＯＳゲート制御回路
２２０ ツェナーダイオード
２２１ 抵抗
２２２ レベルシフト回路

Claims (8)

1. 信号を出力可能な出力端子と、
   上記出力端子から信号を出力するための第１ｐチャネル型ＭＯＳトランジスタと、
   上記第１ｐチャネル型ＭＯＳトランジスタに直列接続され、上記第１ｐチャネル型ＭＯＳトランジスタを介して出力される信号とは逆方向の電流が上記第１ｐチャネル型ＭＯＳトランジスタに流れるのを阻止するための第２ｐチャネル型ＭＯＳトランジスタと、
   上記出力端子から信号を出力するためのｎチャネル型ＭＯＳトランジスタと、
   上記第１ｐチャネル型ＭＯＳトランジスタに流れる過電流を検出するＰＭＯＳ過電流検出器と、
   上記ｎチャネル型ＭＯＳトランジスタに流れる過電流を検出するＮＭＯＳ過電流検出器と、
   上記ＰＭＯＳ過電流検出器による過電流検出結果に基づいて、上記第１ｐチャネル型ＭＯＳトランジスタ及び上記第２ｐチャネル型ＭＯＳトランジスタのゲート・ソース間電圧を制御可能なＰＭＯＳゲート制御回路と、
   上記ＮＭＯＳ過電流検出器による過電流検出結果に基づいて、上記ｎチャネル型ＭＯＳトランジスタのゲート・ソース間電圧を制御可能なＮＭＯＳゲート制御回路と、を含む出力回路。
2. 上記出力回路は、上記第１ｐチャネル型ＭＯＳトランジスタのソース電極と、上記第２ｐチャネル型ＭＯＳトランジスタのソース電極とが互いに接続された第１ノードと、
   上記第１ｐチャネル型ＭＯＳトランジスタのゲート電極と、上記第２ｐチャネル型ＭＯＳトランジスタのゲート電極とが互いに接続された第２ノードと、を有し、
   上記ＰＭＯＳゲート制御回路は、出力すべき信号に応じて、上記第１ノードと上記第２ノードとの間の電位を制御する請求項１記載の出力回路。
3. 上記ＰＭＯＳゲート制御回路は、入力信号の基準レベルを上記第１ノードの電圧レベルにまでシフト可能なレベルシフト回路を含む、請求項２記載の出力回路。
4. 上記ＰＭＯＳ過電流検出器は、上記出力端子の電圧レベルとＰＭＯＳ側基準電圧とを比較することで、上記第１ｐチャネル型ＭＯＳトランジスタに流れる過電流を検出し、
   上記ＮＭＯＳ過電流検出器は、上記出力端子の電圧レベルとＮＭＯＳ側基準電圧とを比較することで、上記ｎチャネル型ＭＯＳトランジスタに流れる過電流を検出する、請求項３記載の出力回路。
5. 上記出力回路は、上記ＰＭＯＳ過電流検出器による過電流検出結果と、上記ＮＭＯＳ過電流検出器による過電流検出結果とを合成する論理回路を含み、
   上記ＰＭＯＳゲート制御回路は、上記論理回路の出力に基づいて上記第１ｐチャネル型ＭＯＳトランジスタ及び上記第２ｐチャネル型ＭＯＳトランジスタをオフ状態に制御し、上記ＮＭＯＳゲート制御回路は、上記論理回路の出力に基づいて上記ｎチャネル型ＭＯＳトランジスタをオフ状態に制御する、請求項４記載の出力回路。
6. 上記第１ノードと上記第２ノードとを結合するための抵抗が設けられた、請求項５記載の出力回路。
7. 上記第１ノードと上記第２ノードとの間に印加される電圧の上限を規制するためのツェナーダイオードが設けられた、請求項６記載の出力回路。
8. エンジンコントロールユニットにおける通信路にシリアル信号を出力するための回路として、請求項１記載の出力回路を備えた半導体集積回路。

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