CN117459041A - 高电压故障保护电路 - Google Patents

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CN117459041A CN202310918633.XA CN202310918633A CN117459041A CN 117459041 A CN117459041 A CN 117459041A CN 202310918633 A CN202310918633 A CN 202310918633A CN 117459041 A CN117459041 A CN 117459041A
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Abstract

本公开涉及高电压故障保护电路。本公开涉及一种用于接口电路的高电压故障保护。接口电路通过输出驱动器将数据信号传输到耦合到PAD接触的外部电路。输出驱动器包括上拉和下拉驱动器。上拉驱动器包括耦合在电压源和PAD之间的两个串联PMOS。下拉驱动器包括耦合在PAD和接地节点之间的两个串联NMOS。第一安全信号耦合到一个PMOS。第一电路方案被设计为当PAD电压低于阈值时将第一安全信号生成为低逻辑电平电压，而当PAD电压高于阈值时将第一安全信号生成为高逻辑电平电压。第二电路方案被设计为当PAD电压高于阈值时将串联NMOS中的一者控制为处于关断状态。

Description

高电压故障保护电路
技术领域
本公开涉及一种用于检测高电压故障状态并通过生成安全信号来保护传输电路的保护电路。具体地，保护电路包括多个晶体管以基于输出电压生成安全信号。
背景技术
为了低成本和低功率应用，需要缩小集成电路(IC)。因此，减小IC内器件的尺寸是缩小IC的典型方式。通常，更小的器件被设计成以更低的电压工作。然而，作为诸如输入/输出缓冲器的接口电路工作的一些IC耦合到可以不同电压电平工作的外部电路组件。例如，接口电路可以以3.3V技术工作，而外部电路以5V技术工作。例如，将5V电压施加到以3.3V技术工作的诸如互补金属氧化物半导体(CMOS)晶体管的电气器件可能由于引起栅极氧化物应力而损坏器件。栅极氧化物应力可通过由于隧道效应而引起的晶体管的阈值电压波动来影响器件性能，从而降低器件寿命。
以类似方式，当电路处于驱动模式且耦合到具有高电压电平(例如，5V)的输出级时，从输出级到缓冲电路的巨大电流流动可影响电路性能且损坏组件。例如，当输出级电压高于5V时，接口电路的电压源可以向接口电路的部件提供3.3V。因此，从输出级到电压源的巨大电流可以引起电路的电迁移。电迁移可通过电路导体的定向扩散而损坏电路。此外，从输出级流入电路接地的巨大电流会引起接地反弹，这影响电路的开关性能并引起不稳定的操作。因此，防止电路器件上的过量应力以及来自输出级的巨大电流流动的保护方案可增加接口电路的可靠性。
发明内容
本公开涉及一种用于接口电路(也称为耐高电压缓冲电路)的高电压故障保护。通常，诸如输入/输出缓冲器的接口电路向外部电路传输和接收数据信号。在驱动模式中，当接口电路传输或接收数据时，外部电路和接口电路之间的电压差可能影响电路性能并损坏电路部件。在本公开的各种实施例中，接口电路通过输出驱动器将数据信号传输到耦合到PAD接触的外部电路。所述输出驱动器包括上拉驱动器和下拉驱动器。上拉驱动器包括耦合在电压源和PAD之间的至少一个PMOS。下拉驱动器包括耦合在PAD和接地节点之间的至少一个NMOS(下文中PMOS/NMOS指P型/N型金属氧化物半导体场效应晶体管(MOSFET))。以这种方式，如果PAD的电压电平大于电源电压，则从PAD流入电源电压和接地的电流会干扰接口电路的性能。此外，PMOS和NMOS可能由于来自高电压外部电路的过量电压应力而损坏。
在一些实施例中，第二PMOS串联耦合到上拉驱动器中的驱动器PMOS以保护PMOS免受过量电压应力。以类似的方式，第二NMOS串联耦合到下拉驱动器中的驱动器NMOS，以保护NMOS免受过量的电压应力。在操作模式中，第一安全信号控制第二PMOS(PSAFE信号)，第二安全信号控制第二NMOS(NSAFE信号)。第一和第二安全信号可以被设计成基于操作模式和PAD的电压向第二PMOS和第二NMOS施加不同的电压电平。例如，第一电路方案被设计成当PAD电压低于阈值时将第一安全信号生成为低逻辑电平电压，而当PAD电压高于阈值时将PAD连接到第一安全信号。第一电路方案包括多个PMOS和NMOS晶体管。此外，第二电路方案被设计为当PAD电压高于阈值时控制驱动器NMOS处于关断状态。第二电路方案包括两个串联的逻辑“与”门。这些电路方案提供了保护接口电路免受高电压故障的能力，而不会在驱动器电路处于驱动模式时中断驱动器电路。
附图说明
当结合附图阅读时，从以下详细描述最好地理解本公开的方面。注意，各种特征没有按比例绘制。
图1是根据一些实施例的传输电路的拓扑。
图2是根据一些实施例的图1中的传输电路的受保护拓扑。
图3A是根据一些实施例的用于生成图2的第一安全信号的电路拓扑。
图3B是根据一些实施例的用于生成图3A的无故障使能信号的电路拓扑。
图4是根据一些实施例的生成图2的控制信号的电路拓扑。
图5是表示根据一些实施例的图2的电路的不同操作模式的表格。
图6A是根据一些实施例的用于生成图2的第二安全信号的电路拓扑。
图6B是根据一些实施例的生成图6A的IO关断信号的电路拓扑。
具体实施方式
图1是传输电路100的常规拓扑。传输电路100包括耦合到输出接触(PAD)的两个MOSFET。两个MOSFET中的每个MOSFET可以用控制信号驱动输出接触。MOSFET耦合到输入/输出(I/O)域电压源(VDDE)。以此方式，VDDE的操作电压可以与MOSFET的操作技术兼容(例如、1.8V、3.3V、5V等)。输出接触可以耦合到具有高于MOSFET的操作技术的电压的高电压级。
电路100包括耦合到电压源108和输出接触(PAD)106的第一晶体管102，以及耦合到输出接触(PAD)106和参考节点110的第二晶体管104。在各种实施例中，参考节点110耦合到电接地。在各种实施例中，第一和第二晶体管102，104是MOSFET。以这种方式，第一晶体管102是PMOS，第二晶体管104是NMOS。第一控制信号PD112施加到PMOS102的栅极端子。第二控制信号ND114被施加到NMOS104的栅极端子。晶体管104的体浮置端子耦合到接地110，而晶体管102的体浮置端子耦合到电压FW115。电压FW115可以是电压源108和PAD106之间的最大电压。
在一些实施例中，电压源108是I/O域电压源(VDDE)。电压源108的电压可以对应于PMOS102和NMOS104的操作技术。在一些示例中，电压源108的电压以及PMOS102和NMOS104的操作技术是3.3V。在一些实例中，PAD106可以耦合到高电压级。高电压级可以向输出接触106施加高于3.3V的电压。控制信号PD112可以通过“接通”和“关断”PMOS102来将数据信号(P数据)传输到PAD106。以类似的方式，控制信号ND114可以通过将NMOS104切换为“接通”和“关断”来将数据信号(N数据)传输到PAD106。在PAD106耦合到高电压级(例如，5V)且PMOS102接通的状态下，PAD106(例如，5V)与VDDE108(3.3V)之间的电势差导致从PAD106到电压源108的巨大电流流动。以相同方式，当PAD106耦合到5V级且NMOS104接通时，PAD106(例如，5V)与接地110(0V)之间的电位差导致从PAD106到接地110的巨大电流流动。可能在100mA或更高范围内的巨大电流可能损坏电路元件和/或破坏电路100的性能。例如，由于电路导体的定向扩散，巨大的电流可能引起电迁移现象并损坏电路元件。另外，将高电压级耦合到接地110可引起影响逻辑电路操作(例如，切换性能)的接地反弹。此外，在PAD106耦合到高电压级且PMOS102和/或NMOS104中的每一者处于关断状态的状态下，PAD106与PMOS102和/或NMOS104之间的高电势差在器件的漏极－源极和/或漏极－栅极结上施加应力，其因此可能损坏器件。
图2是图1中描述的电路的保护方案。级联电路拓扑可提供对耦合到图1的传输电路100的在较低电位电平下工作的高电压PAD的保护。以此方式，两个级联PMOS耦合在VDDE与PAD之间，并且两个级联NMOS耦合在PAD与接地之间。
在一些实施例中，电路200包括耦合到电压源208和控制信号PD212的第一晶体管202。第二晶体管222耦合在第一晶体管202和输出接触(PAD)206之间。晶体管222由第一安全信号232控制。以这种方式，晶体管202、电压源208和控制信号PD212可以对应于图1中描述的晶体管102、电压源108和控制信号PD112。输出接触PAD206可耦合到类似于图1中所描述的状态的高电压级。晶体管202和222是串联耦合在一起的PMOS。在常规方案中，第一安全信号232被设计为保护PMOS202免受由于PAD206和PMOS202之间的电势差而引起的电压应力。以此方式，当PMOS202处于关断状态且PAD206耦合到高电压级时，第一安全信号232补偿PAD206与PMOS202之间的电势差。因此，当在关断状态工作时，PMOS202上的应力减小。然而，当PMOS202处于接通状态且PAD206耦合到高电压级时，在PAD206与电压源208之间仍可能发生大的潜在破坏性电流流动。
电路200还包括耦合到第二安全信号234和PAD206的第三晶体管224。第四晶体管204耦合在第三晶体管224和接地210之间。晶体管204由控制信号ND214控制。以这种方式，晶体管204、接地210和控制信号ND214可以对应于图1中描述的晶体管104、接地110和控制信号114。晶体管204和224是串联耦合在一起的NMOS。晶体管204和224的体浮置端子耦合到接地210，而晶体管202和222的体浮置端子耦合到电压FW(中间电压)215。电压FW215可以是电压源208和PAD206之间的最大电压。
在常规方案中，第二安全信号234被设计为保护NMOS204免受由于PAD206和NMOS204之间的电势差而引起的电压应力。以此方式，当NMOS204处于关断状态且PAD206耦合到高电压级时，第二安全信号234补偿PAD206与NMOS204之间的电势差。因此，当在关断状态工作时，NMOS204上的应力减小。然而，当NMOS204处于接通状态且PAD206耦合到高电压级时，在PAD206与接地210之间仍可能发生大电流。
尽管图2中的共源共栅晶体管可以保护传输电路免受关断状态器件应力的影响，但是在接通状态操作期间的电流仍然可能损坏器件并导致电路的不稳定操作。在本公开的各种实施例中，生成安全信号和控制信号的电路拓扑在关断和接通状态操作二者中都提供电路200的高电压保护。
图3A是生成图2所述的第一安全信号232的电路拓扑300。电路300包括由图2中描述的安全信号234和PAD206控制的级联PMOS和NMOS晶体管。电路300还包括耦合到PAD的PMOS以及耦合到晶体管的两个使能信号。
在各种实施例中，电路300包括耦合到安全信号234和使能信号314的第一晶体管302。第二晶体管304耦合在第一晶体管302和节点332之间。第二晶体管304由PAD206控制。节点332耦合到图2的安全电压232。第三晶体管306耦合在节点332和PAD206之间。第三晶体管306由安全信号234控制。以这种方式，晶体管302、304和306是PMOS。晶体管302和304串联耦合在一起。
第四晶体管308耦合到节点332和安全信号234。第五晶体管310耦合到晶体管308和无故障使能信号316。第六晶体管312耦合到晶体管310和接地210。晶体管312由使能信号314控制。以这种方式，晶体管308、310和312是串联耦合在一起的NMOS。安全信号生成电路300检测故障电压状态，其中PAD206的电压高于电压源208的电压，并且安全信号生成电路300基于故障电压检测生成安全信号232。晶体管308，310和312的体浮置端子耦合到接地210，而晶体管302，304和306的体浮置端子耦合到电压FW215。电压FW215与图2中描述的FW215相同。
在各种实施例中，电路200是传输电路的一部分，该传输电路通过控制信号PD212和ND214向PAD206传输逻辑数据集合。PAD206耦合到可能具有与电路200不同的电压的不同级。在一些实施例中，电路200以3.3V技术操作。以这种方式，电压源208和电路200的所有晶体管的操作技术是3.3V。当耦合到PAD206的级具有比电路200低的电压(例如，3.3V)时，传输电路200以正常模式工作。如果耦合到PAD206的级的电压变得高于电路200的操作技术(例如，5V)，则传输电路200在故障电压状态下工作。在故障电压状态下，从具有较高电压的PAD206到具有较低电压的传输电路200的晶体管、电压源208和接地210的电流可能损坏电路元件并导致传输电路200的故障。
在传输电路200的操作模式中，电路300检测正常模式或故障电压状态，并基于操作模式改变安全信号232。以这种方式，如果电路200在正常模式下工作，则PAD206的电压低于电源电压208。在安全信号234耦合到电压源208的情况下，PAD206的电压低于安全电压234，并且PMOS306关断。在这种情况下，如果使能信号314和无故障使能信号316处于高逻辑电平，则PMOS晶体管302和304关断，而NMOS晶体管308、310和312接通，并且节点332耦合到接地210。因此，在具有使能高信号的正常模式中，安全信号232耦合到具有低逻辑电平电压的接地。因此，在正常情况下，当图2中的晶体管202被使能以通过控制信号PD212向PAD206传输数据时，安全信号232处于低逻辑电平并且PMOS222接通。
在正常模式的另一方面，如果使能信号314处于低逻辑电平，则NMOS晶体管312关断，而PMOS晶体管302和314接通，并且节点332耦合到安全电压234，安全电压234耦合到电压源208(VDDE)。因此，在具有使能低信号的正常模式中，安全信号232耦合到VDDE电压208。因此，在正常情况下，当图2中的晶体管202被禁用时，安全信号232处于高逻辑电平并且大于PAD206电压(正常模式)，然后PMOS222关断。
如果电路200在故障电压状态下工作，则PAD206的电压高于电压源208。在安全信号234耦合到电压源208的情况下，如果PAD206的电压大于安全电压234和PMOS306的电压阈值(VT)的总和(PAD>NSAFE+VT)，则PMOS306接通。在这种情况下，节点332耦合到PAD206电压。不管使能信号314的状态如何，PMOS304都是关断。在故障电压状态下，无故障使能信号316应当被设置为低逻辑电平，以通过关断NMOS310来将节点332与地210断开连接。因此，电路拓扑被设计为基于电路200的操作模式生成无故障使能信号316，如图3B的电路拓扑350所示。在故障电压状态下，安全信号232耦合到具有高逻辑电平电压的PAD206。因此，图2中的PMOS222关断以避免从PAD206到VDDE208的任何巨大电流流动。另外，安全电压232与PAD206的电压相同，其防止由于耦合到PAD206的高电压级而导致的电路200上的任何过量电压应力。当传输电路200被使能或禁止传输数据时，安全信号生成电路300检测正常模式和故障电压状态以改变安全信号232。
图3B是生成图3A中描述的无故障使能信号316的电路拓扑350。电路350包括耦合到图2所述的安全信号234和PAD206的PMOS和NMOS晶体管。电路350还包括反相器电路，该反相器电路包括NMOS和PMOS晶体管。反相器电路的输出信号的逻辑电平与反相器电路的输入信号的逻辑电平相反。
在各种实施例中，电路350包括耦合到PAD206和节点362的第一晶体管352。第一晶体管352由安全信号234控制。第二晶体管354耦合在节点362和节点366之间。电阻器360耦合在节点362和接地210之间。节点366是耦合到逻辑反相器364的故障使能信号(FAULT_EN)。逻辑反相器364包括耦合在安全信号234和节点368之间的第三晶体管356。节点368耦合到图3A的无故障使能(NO_FAULT_EN)信号316。第四晶体管358耦合在节点368和接地210之间。晶体管356和358由故障使能信号366控制。这样，晶体管352和356是PMOS，并且晶体管354和358是NMOS。晶体管354和358的体浮置端子耦合到接地210，而晶体管352和356的体浮置端子耦合到电压FW215。电压FW215与图2中描述的FW215电压相同。
如图3A所示，当电路200处于故障电压状态时，无故障信号316应该处于低逻辑电平。假定安全电压234连接到VDDE208，在故障电压状态下，电压PAD206大于安全电压234和PMOS306的电压阈值(VT)的总和(PAD>NSAFE+VT)。在这种情况下，PMOS352接通，并且节点362的电压等于PAD206。因此，NMOS354关断，并且节点366处的电压故障使能处于高逻辑电平。反相器364将节点366处的故障使能信号反相为节点368处的无故障使能信号316。因此，当电路200处于故障电压状态时，无故障使能信号316处于低逻辑电平。
在正常模式中，当PAD206电压小于安全信号234时，PMOS352关断。以此方式，如果节点362的电压小于安全电压234与NMOS354的电压阈值(VT)的总和(节点362>NSAFE+VT)，那么NMOS354接通且故障使能信号366处于低逻辑电平。因此，与节点366相反的无故障信号316处于高逻辑电平。因此，电路350在故障电压状态下生成作为高逻辑电平的无故障使能信号，而在正常模式操作下生成作为低逻辑电平的无故障使能信号。
在各种实施例中，当电路200处于故障电压状态时，为了防止从PAD206到接地210的巨大电流流动，当检测到故障电压状态时，NMOS204关断。NMOS204由控制信号ND214控制。图4中的电路400被设计为基于电路200的操作模式生成期望的控制信号ND214。
图4是生成图2中描述的控制信号ND214的电路拓扑400。电路400包括串联耦合在一起的两个逻辑门。逻辑门耦合到电压源208。电压源208具有与图2所述相同的电压VDDE。当图2中的电路200处于故障电压状态时，控制信号ND214应该处于低逻辑电平，以关断NMOS204并将PAD206与接地210断开连接。
在一些实施例中，电路400包括第一逻辑门402和第二逻辑门404。第一逻辑门402包括耦合到使能信号314的第一输入，耦合到无故障使能信号316的第二输入，以及耦合到ND使能信号414(ND_EN)的输出。第二逻辑门404包括耦合到ND使能信号414的第一输入，耦合到数据信号412(N_DATA)的第二输入，以及耦合到控制信号ND214的输出。第一逻辑门402和第二逻辑门404是与门。通常，当门的两个输入同时处于高逻辑电平时，与门的输出处于高逻辑电平。
在正常模式操作中，使能信号314和无故障使能信号316处于高逻辑电平。因此，ND使能信号414处于高逻辑电平。因此，控制信号ND214跟随数据信号412的逻辑电平。如果电路处于故障电压状态，则无故障使能信号316处于低逻辑电平。因此，第一门402的输出处于低逻辑电平。当ND使能信号414处于低逻辑电平时，第二逻辑门404的输出处于低逻辑电平，而与数据信号412的逻辑电平无关。因此，该电路在故障电压状态期间将ND信号214保持在低逻辑电平。因此，图2中的电路200的NMOS204在故障电压状态期间为关断。
图5是描述在各种操作模式下图2的电路200中的节点的电压电平的表格。可将电路操作划分为如图5的表格中所指示的列的四个主要模式。表格的每一行表示图2中电路200的输入节点的电压值。在各种实施例中，输入节点是图2中的电路200的晶体管202、204，222和224的栅极端子。第一行是电压PD212，第二行是安全信号232，第三行是安全信号234，第四行是电压ND214。如上所述，电压FW215可以是电压源208和PAD206之间的最大电压。例如，比较器电路可以将PAD212电压与电压源208进行比较。在PAD212电压大于电压源208的情况下，比较器电路将PAD212电压连接到FW215。否则，比较器电路将电压源208连接到FW215。
在正常模式中，PAD206的电压不大于电压源208的电压(VDDE＝3.3V)。在正常模式中，安全信号232处于低逻辑电平(PMOS222接通)，安全信号234处于高逻辑电平，电压等于VDDE208(NMOS224接通)。以此方式，使能信号314处于高逻辑电平(驱动器接通)，并且数据信号可通过控制信号PD212和ND214传输到PAD206。由于PAD206的电压不大于VDDE208，在正常模式下没有巨大的电流或器件应力。
第二模式是余量(tolerant)状态，其中PAD206的电压大于电压源208的电压(VDDE＝3.3V)。在余量模式中，安全信号232处于电压等于PAD206的高逻辑电平(PMOS222为关断)，而安全信号234处于电压等于VDDE208的高逻辑电平(NMOS224为接通)。以此方式，使能信号314处于低逻辑电平(驱动器关断)且没有数据信号被传输到PAD206。因此，PD212处于高逻辑电平，电压等于VDDE208(PMOS202为关断)，ND214处于低逻辑电平(NMOS204为关断)。当晶体管222和204在余量状态下关断时，从PAD206到电压源208和接地210没有巨大的电流。另外，PMOS222的栅极电压与施加到PMOS222的漏极端子的PAD206电压相同，因此保护器件222和202免受任何过量的电压应力(栅极－漏极电压低)。以相同的方式，NMOS224的栅极电压等于VDDE208，其接近于施加到NMOS224的漏极端子的PAD206电压，从而保护器件224和204免受任何过量的电压应力(栅极－漏极电压低)。
第三模式是故障安全状态，其中PAD206的电压大于阈值电压(例如，4.5V)并且电压源208关断。在故障安全模式中，安全信号232处于具有等于PAD206的电压的高逻辑电平(PMOS222为关断)，而安全信号234处于具有大约3V的电压的高逻辑电平(NMOS224为接通)。以此方式，使能信号314处于低逻辑电平(驱动器关断)且没有数据信号被传输到PAD206。因此，PD212处于高逻辑电平，电压等于安全信号234(PMOS202为关断)，ND214处于低逻辑电平(NMOS204为关断)。当晶体管222和204在故障安全状态下关断时，从PAD206到电压源208和接地210没有巨大的电流。此外，PMOS222的栅极电压与施加到PMOS222的漏极端子的PAD206电压相同，因此保护器件222和202免受任何过量的电压应力(栅极－漏极电压低)。以相同的方式，NMOS224的栅极电压是3V，其接近于施加到NMOS224的漏极端子的PAD206电压，从而保护器件224和204免受任何过量的电压应力(栅极－漏极电压低)。
第四模式是余量接通状态，其中PAD206的电压大于电压源208的电压(VDDE＝3.3V)，而使能信号314处于高逻辑电平(驱动器接通)。在余量接通模式中，安全信号232处于电压等于PAD206的高逻辑电平(PMOS222为关断)，而安全信号234处于电压等于VDDE208的高逻辑电平(NMOS224为接通)。以这种方式，使能信号314处于高逻辑电平(驱动器接通)，以通过控制信号PD212和ND214将数据信号传输到PAD206。然而，图3A－图4中的实施例的电路检测故障电压状态并防止数据信号传输到PAD206，其中图2中的电路200的NMOS204通过使用图4中的电路400将ND214保持在低逻辑电平而关断。此外，通过在故障电压状态期间将PMOS222保持在关断状态，来自控制信号PD212的数据传输从PAD206断开连接。因此，当晶体管222和204在余量接通状态下关断时，没有从PAD206到电压源208和接地210的巨大电流。另外，PMOS222的栅极电压与施加到PMOS222的漏极端子的PAD206电压相同，因此保护器件222和202免受任何过量的电压应力(栅极－漏极电压低)。以相同方式，NMOS224的栅极电压是VDDE，其接近于施加到NMOS224的漏极端子的PAD电压，并且因此保护器件224及204免受任何过量电压应力(栅极－漏极电压为低)。尽管图2－图5中描述的保护方法示出了通过5V余量以3.3V技术工作的电路，但是相同的技术可以用于不同的技术和余量，例如，通过3.3V余量以1.8V技术工作的电路。
图6A是生成图2的第二安全信号234的电路拓扑600。电路600包括形成分压器电路的多个PMOS和NMOS晶体管。如图5所示，安全信号234等于电压源VDDE208。当电压源208不可用时，安全信号234具有大约3V的电压。该3V电压由PAD206和电路600生成。
在一些实施例中，电路600包括耦合到PAD206的第一晶体管602。第二晶体管604耦合到第一晶体管602。第三晶体管606耦合在第二晶体管604和节点634之间。第三晶体管606由电压源208控制。节点634耦合到安全信号234(NSAFE)。第四晶体管608耦合到电压源208和节点634。第四晶体管608由IO关断信号610控制。第五晶体管612耦合到节点634和电压源208。第六晶体管614耦合到第五晶体管612，第七晶体管616耦合到第六晶体管614，第八晶体管618耦合到第七晶体管616，并且第九晶体管620耦合到第八晶体管618和接地210。第九晶体管620由IO关断信号610控制。
在各种实施例中，第一晶体管602、第二晶体管604、第七晶体管614、第八晶体管616和第九晶体管618处于自偏置配置。第一晶体管602、第二晶体管604、第六晶体管614、第七晶体管616、第八晶体管618和第九晶体管620是NMOS。第三晶体管606、第四晶体管608和第五晶体管612是PMOS。第一晶体管602、第二晶体管604和第三晶体管606串联。第五晶体管612、第六晶体管614、第七晶体管616、第八晶体管618和第九晶体管620串联。
当电压源208是可用电压VDDE时，第三晶体管606和第五晶体管612的栅极端子处于高逻辑电平。因此，PMOS606和PMOS612为关断以从安全信号234将自偏置晶体管断开连接。以此方式，信号610处于低逻辑电平且PMOS610处于接通，并且电压供应208出现在节点634中以用于安全信号234。当电压源208不可用时，电压VDDE处于低逻辑电平。以此方式，IO关断信号610处于高逻辑电平。因此，PMOS610为关断，而PMOS606和PMOS612为接通。包括第一晶体管602，第二晶体管604和第三晶体管606的自偏置晶体管将PAD电压206划分为分压器。在电压PAD大约为5.5V的情况下，则在节点634上下降大约3V的电压作为安全信号234。当IO关断信号610处于高逻辑电平时，NMOS620接通，并且所有晶体管602，604，606，612，614，616，618和620串联耦合在一起。因此，八个串联晶体管的组合形成分压器，以对电压PAD206进行分压，并在节点634上为安全信号234生成大约3V的电压。
图6B是生成IO关断信号610的电路。该电路是包括PMOS630和NMOS640的简单反相器。反相器生成逻辑电平与电压源208的逻辑电平相反的IO关断信号610。晶体管630和640的栅极端子耦合到电压源208。如果电压源208处于高逻辑电平，则NMOS640接通且IO关断信号610作为低逻辑电平耦合到接地210。如果电压源208处于低逻辑电平，则PMOS630接通，并且安全信号234在IO关断信号610上下降。以这种方式，安全信号234处于高逻辑电平，然后IO关断信号610处于高逻辑电平。因此，控制图6A中的PMOS608和NMOS620的IO关断信号610与电压源208的逻辑电平相反。
一种器件可以被概括为包括：接触；以及耦合到接触的传输电路，传输电路包括：第一晶体管，其具有耦合到接触的端子；第二晶体管，其具有耦合到接触的端子；以及第一安全信号生成电路，其耦合到传输电路的第一晶体管的栅极，第一安全信号生成电路包括：耦合到使能信号和第二安全信号的第一晶体管；耦合到第一晶体管和接触的第二晶体管；第三晶体管，该第三晶体管在节点处耦合到接触和第二晶体管并且第三晶体管耦合到第二安全信号；第四晶体管，其在节点和第二安全信号处耦合到第三晶体管；以及第五晶体管，其耦合到第四晶体管且耦合到无故障使能信号，第一安全信号在节点上。
第一安全信号生成电路还可以包括耦合到第五晶体管和使能信号的第六晶体管。
器件可以还包括无故障使能信号生成电路，无故障使能信号生成电路包括：耦合到接触和第二安全信号的第一晶体管；第二晶体管，耦合到第一晶体管和故障使能信号；耦合到故障使能信号，第二安全信号和节点的第三晶体管；以及耦合到故障使能信号和节点的第四晶体管，无故障使能信号在节点上。
传输电路还可以包括耦合到第二晶体管的第三晶体管和第一控制信号生成电路，控制信号生成电路包括：耦合到使能信号和无故障使能信号的第一逻辑门；以及第二逻辑门，其耦合到第一逻辑门和第一控制数据，第二逻辑门的输出耦合到传输电路的第三晶体管的栅极。
传输电路还可以包括耦合到第一晶体管的第四晶体管，第二控制信号生成电路和电压源，第一和第四晶体管串联并具有第一沟道类型，第二和第三晶体管串联并具有第二沟道类型。
第一安全信号生成电路的第一和第二晶体管可以串联并且可以具有第一沟道类型，第一安全信号生成电路的第四，第五和第六晶体管可以串联并且可以具有第二沟道类型。
第一和第二逻辑门可以是与门。
传输电路的第一和第三晶体管可以具有第一沟道类型，传输电路的第二和第四晶体管可以具有第二沟道类型。
传输电路的第一和第三晶体管可以耦合到电压节点，该电压节点是电压源的最大电压和接触的电压。
第一安全信号生成电路的第一，第二和第三晶体管可以耦合到电压节点。
无故障使能信号生成电路的第一和第三晶体管可以耦合到电压节点。
保护电路的方法可以概括为包括形成接触；以及将传输电路耦合到接触，形成传输电路包括：将第一晶体管耦合到接触；将第二晶体管耦合到接触；以及将第一安全信号生成电路耦合到传输电路的第一晶体管的栅极，耦合第一安全信号生成电路包括：将第一晶体管耦合到使能信号和第二安全信号；将第二晶体管耦合到第一晶体管和接触；在节点处将第三晶体管耦合到接触和第二晶体管并且第三晶体管耦合到第二安全信号；在节点和第二安全信号处将第四晶体管耦合到第三晶体管；以及将第五晶体管耦合到第四晶体管并且耦合到无故障使能信号，第一安全信号在节点上。
耦合第一安全信号生成电路还可以包括将第六晶体管耦合到第五晶体管和使能信号。
该方法还可以形成无故障使能信号生成电路，该电路包括：将第一晶体管耦合到接触和第二安全信号；将第二晶体管耦合到第一晶体管和故障使能信号；将第三晶体管耦合到故障使能信号，第二安全信号和节点；以及将第四晶体管耦合到故障使能信号和节点，无故障使能信号在节点上。
耦合传输电路可以还包括将第三晶体管耦合到第二晶体管和第一控制信号生成电路，控制信号生成电路包括：将第一逻辑门耦合到使能信号和无故障使能信号；以及将第二逻辑门耦合到第一逻辑门和第一控制数据，第二逻辑门的输出耦合到传输电路的第三晶体管的栅极。
一种高电压故障保护的方法可以概括为包括检测传输电路的节点的电压，传输电路通过第一晶体管和第二晶体管传输第一数据，通过第三晶体管和第四晶体管传输第二数据；由第一安全信号生成电路生成第一安全信号，当节点的电压高于阈值时，第一安全信号是节点的电压；将第三晶体管耦合到电压源，第三晶体管耦合在第四晶体管与节点之间；以及当节点的电压高于阈值时关断第四晶体管，第四晶体管耦合到接地和第三晶体管。
生成第一安全信号可以包括将第一晶体管耦合到使能信号和第二安全信号；将第二晶体管耦合到第一晶体管和接触；在节点处将第三晶体管耦合接触和到第二晶体管，并且第三晶体管耦合到第二安全信号；在节点处将第四晶体管耦合到第三晶体管和第二安全信号；将第五晶体管耦合到第四晶体管并且耦合到无故障使能信号，第一安全信号在节点上；以及将第六晶体管耦合到第五晶体管和使能信号。
该方法还可以形成无故障使能信号生成电路，该电路包括：将第一晶体管耦合到接触和第二安全信号；将第二晶体管耦合到第一晶体管和故障使能信号；将第三晶体管耦合到故障使能信号，第二安全信号和节点；以及将第四晶体管耦合到故障使能信号和节点，无故障使能信号在节点上。
关断第四晶体管可以包括将第一逻辑门耦合到使能信号和无故障使能信号；以及将第二逻辑门耦合到第一逻辑门和第一控制数据，第二逻辑门的输出耦合到传输电路的第四晶体管的栅极。
第一和第二逻辑门可以是与门。
上述各种实施例可以组合以提供另外的实施例。在本说明书中提及的和/或在申请数据表中列出的所有美国专利，美国专利申请出版物，美国专利申请，外国专利，外国专利申请和非专利出版物通过引用整体并入本文。如果需要，可以修改实施例的各方面以采用各种专利，申请和出版物的概念来提供另外的实施例。
根据上述详细描述，可以对实施例进行这些和其它改变。通常，在下面的权利要求中，所使用的术语不应该被解释为将权利要求限制到在说明书和权利要求中公开的特定实施例，而是应该被解释为包括所有可能的实施例以及这些权利要求被授权的等同物的全部范围。因此，权利要求不受本公开的限制。

Claims (20)

1.一种器件，包括：
接触；以及
传输电路，耦合到所述接触，所述传输电路包括：
第一晶体管，具有耦合到所述接触的端子；
第二晶体管，具有耦合到所述接触的端子；以及
第一安全信号生成电路，被耦合到所述传输电路的所述第一晶体管的栅极，所述第一安全信号生成电路包括：
第一晶体管，耦合到使能信号和第二安全信号；
第二晶体管，耦合到所述第一晶体管和所述接触；
第三晶体管，耦合到所述接触和所述第二安全信号、在节点处耦合到所述第二晶体管；
第四晶体管，耦合到所述第二安全信号并且在所述节点处耦合到所述第三晶体管；以及
第五晶体管，耦合到所述第四晶体管并且耦合到无故障使能信号，所述第一安全信号在所述节点上。
2.根据权利要求1所述的器件，其中所述第一安全信号生成电路还包括耦合到所述第五晶体管和所述使能信号的第六晶体管。
3.根据权利要求2所述的器件，还包括无故障使能信号生成电路，所述无故障使能信号生成电路包括：
第一晶体管，耦合到所述接触和所述第二安全信号；
第二晶体管，耦合到所述第一晶体管和故障使能信号；
第三晶体管，耦合到所述故障使能信号、所述第二安全信号和节点；以及
第四晶体管，耦合到所述故障使能信号和所述节点，所述无故障使能信号在所述节点上。
4.根据权利要求3所述的器件，其中所述传输电路还包括：
第三晶体管，耦合到所述第二晶体管和第一控制信号生成电路，所述控制信号生成电路包括：
第一逻辑门，耦合到所述使能信号和所述无故障使能信号；以及
第二逻辑门，耦合到所述第一逻辑门和第一控制数据，所述第二逻辑门的输出被耦合到所述传输电路的所述第三晶体管的栅极。
5.根据权利要求4所述的器件，其中所述传输电路还包括：
第四晶体管，耦合到所述第一晶体管、第二控制信号生成电路和电压源，所述第一晶体管和所述第四晶体管被串联并且具有第一沟道类型，所述第二晶体管和所述第三晶体管被串联并且具有第二沟道类型。
6.根据权利要求4所述的器件，其中所述第一安全信号生成电路的所述第一晶体管和所述第二晶体管串联并且具有第一沟道类型，所述第一安全信号生成电路的所述第四晶体管、所述第五晶体管和所述第六晶体管被串联并且具有第二沟道类型。
7.根据权利要求4所述的器件，其中所述第一逻辑门和所述第二逻辑门是与门。
8.根据权利要求4所述的器件，其中所述传输电路的所述第一晶体管和所述第三晶体管具有第一沟道类型，并且所述传输电路的所述第二晶体管和所述第四晶体管具有第二沟道类型。
9.根据权利要求5所述的器件，其中所述传输电路的所述第一晶体管和所述第三晶体管耦合到电压节点，所述电压节点是所述电压源和所述接触的电压中的最大电压。
10.根据权利要求9所述的器件，其中所述第一安全信号生成电路的所述第一晶体管、所述第二晶体管和所述第三晶体管耦合到所述电压节点。
11.根据权利要求10所述的器件，其中所述无故障使能信号生成电路的所述第一晶体管和所述第三晶体管耦合到所述电压节点。
12.一种保护电路的方法，包括：
形成耦合到输出级的接触；以及
将传输电路耦合到所述接触，所述传输电路包括耦合在电压源与所述接触之间的第一PMOS和第二PMOS，以及耦合在所述接触与参考节点之间的第一NMOS和第二NMOS；
将保护电路耦合到所述传输电路以用于保护所述传输电路，所述保护包括：
检测所述接触的电压；
向所述第二PMOS施加第一安全信号，当所述接触的所述电压大于阈值时，所述第一安全信号处于高逻辑电平；
向所述第二NMOS施加第二安全信号，当所述接触的所述电压大于所述阈值时，所述第二安全信号处于高逻辑电平；以及
向所述第一NMOS施加控制信号，当所述接触的所述电压大于所述阈值时，所述控制信号处于低逻辑电平。
13.根据权利要求12所述的方法，其中施加所述第一安全信号包括：
将第一晶体管耦合到使能信号和所述第二安全信号；
将第二晶体管耦合到所述第一晶体管和所述接触；
在节点处将第三晶体管耦合到所述第二晶体管，所述第三晶体管被耦合到所述接触和所述第二安全信号；
在所述节点处将第四晶体管耦合到所述第三晶体管，所述第四晶体管由所述第二安全信号控制；以及
将第五晶体管耦合到所述第四晶体管，所述第五晶体管由无故障使能信号控制，所述第一安全信号在所述节点上。
14.根据权利要求13所述的方法，进一步将第六晶体管耦合到所述第五晶体管，所述第六晶体管由所述使能信号控制。
15.根据权利要求14所述的方法，进一步耦合所述无故障使能信号包括：
将第一晶体管耦合到所述接触和所述第二安全信号；
将第二晶体管耦合到所述第一晶体管和故障使能信号；
将第三晶体管耦合到所述故障使能信号、所述第二安全信号和节点；以及
将第四晶体管耦合到所述故障使能信号和所述节点，所述无故障使能信号在所述节点上。
16.根据权利要求15所述的方法，其中施加所述控制信号包括：
将第一逻辑门耦合到所述使能信号和所述无故障使能信号；以及
将第二逻辑门耦合到所述第一逻辑门和第一控制数据，所述第二逻辑门的输出是所述控制信号。
17.一种高电压故障保护方法，包括：
检测传输电路的接触的电压，所述传输电路通过第一晶体管和第二晶体管传输第一数据，并且利用第三晶体管和第四晶体管传输第二数据；
由第一安全信号生成电路生成第一安全信号，当所述接触的所述电压高于阈值时，所述第一安全信号是所述接触的所述电压；
将所述第三晶体管耦合到电压源，所述第三晶体管耦合在所述第四晶体管与所述接触之间；以及
当所述接触的所述电压高于阈值时关断所述第四晶体管，所述第四晶体管被耦合到接地和所述第三晶体管。
18.根据权利要求17所述的方法，其中生成所述第一安全信号包括：
将第一晶体管耦合到使能信号和第二安全信号；
将第二晶体管耦合到所述第一晶体管和所述接触；
在节点处将第三晶体管耦合到所述第二晶体管，所述第三晶体管被耦合到所述接触和所述第二安全信号；
将第四晶体管耦合到所述第二安全信号，并且在所述节点处将所述第四晶体管耦合到所述第三晶体管；
将第五晶体管耦合到所述第四晶体管并且耦合到无故障使能信号，所述第一安全信号在所述节点上；以及
将第六晶体管耦合到所述第五晶体管和所述使能信号。
19.根据权利要求18所述的方法，进一步形成无故障使能信号生成电路，形成所述无故障使能信号生成电路包括：
将第一晶体管耦合到所述接触和所述第二安全信号；
将第二晶体管耦合到所述第一晶体管和故障使能信号；
将第三晶体管耦合到所述故障使能信号，所述第三晶体管被耦合到所述第二安全信号和节点；以及
将第四晶体管耦合到所述故障使能信号和所述节点，所述无故障使能信号在所述节点上。
20.根据权利要求19所述的方法，其中关断所述第四晶体管包括：
将第一与门耦合到所述使能信号和所述无故障使能信号；以及
将第二与门耦合到所述第一逻辑门和第一控制数据，所述第二逻辑门的输出被耦合到所述传输电路的所述第四晶体管。
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