JP2014029922A

JP2014029922A - セラミック電子部品

Info

Publication number: JP2014029922A
Application number: JP2012169659A
Authority: JP
Inventors: Hiroki Awata; 浩季粟田
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2012-07-31
Filing date: 2012-07-31
Publication date: 2014-02-13

Abstract

【課題】内部電極の合計厚みのセラミック層の厚みに対する比が大きく、内部電極の合計枚数が多いセラミック電子部品において耐電圧性を改善する。
【解決手段】セラミック電子部品１は、セラミック素体１０と、第１の内部電極１１と、第２の内部電極１２とを備える。セラミック素体１０内に配された第１及び第２の内部電極１１，１２の合計厚みΔｘと、セラミック素体１０の中心部分に位置するセラミック層１５の厚みＤ１とは、Δｘ／Ｄ１＞１７５の関係を満たす。第１及び第２の内部電極１１，１２の合計数は、２５０以上である。第１の主面１０ａに最も近いセラミック層１５の厚みＤ２と、厚みＤ１とは、Ｄ２＞Ｄ１の関係を満たす。
【選択図】図２

Description

本発明は、セラミック電子部品に関する。

従来、セラミックコンデンサなどのセラミック電子部品が種々の用途に使用されている。近年、セラミック電子部品の特性を向上させ、かつ小型化するために、例えば、特許文献１に開示されているように、セラミック電子部品のセラミック層の厚みを薄くしつつ、内部電極の積層数を増加させることが行われている。

特開平１０−３１２９３３号公報

しかしながら、積層された内部電極の合計厚み（Δｘ）のセラミック層の厚み（Ｄ１）に対する比（（Δｘ）／（Ｄ１））が大きく、内部電極の合計枚数が多い場合には、セラミック層の絶縁破壊が生じやすく、耐電圧性が低くなる傾向が顕著にみられる。

本発明の主な目的は、内部電極の合計厚みのセラミック層の厚みに対する比が大きく、内部電極の合計枚数が多いセラミック電子部品において耐電圧性を改善することにある。

本発明に係るセラミック電子部品は、セラミック素体と、第１の内部電極と、第２の内部電極とを備える。セラミック素体は、第１及び第２の主面、第１及び第２の側面、並びに第１及び第２の端面を有する。第１の内部電極は、セラミック素体内に配されている。第１の内部電極は、第１の端面から第１及び第２の主面と平行に延びる。第２の内部電極は、第１の内部電極とセラミック層を介して対向するようにセラミック素体内に配されている。第２の内部電極は、第２の端面から第１及び第２の主面と平行に延びる。セラミック素体内に配された第１及び第２の内部電極の合計厚みΔｘと、セラミック素体の中心部分に位置するセラミック層の厚みＤ１とは、Δｘ／Ｄ１＞１７５の関係を満たす。第１及び第２の内部電極の合計数は、２５０以上である。第１の主面に最も近いセラミック層の厚みＤ２と、厚みＤ１とは、Ｄ２＞Ｄ１の関係を満たす。

本発明に係るセラミック電子部品のある特定の局面では、合計厚みΔｘと、セラミック層の厚みＤ１とが、Δｘ／Ｄ１＞１５０の関係を満たす。

本発明に係るセラミック電子部品の他の特定の局面では、第１及び第２の内部電極の合計数が、３５０以上である。

本発明によれば、内部電極の合計厚みのセラミック層の厚みに対する比が大きく、内部電極の合計数が多いセラミック電子部品において耐電圧性を改善することができる。

本発明の一実施形態に係るセラミック電子部品の略図的斜視図である。図１の線ＩＩ−ＩＩ部分の略図的断面図である。図１の線ＩＩＩ−ＩＩＩ部分の略図的断面図である。

以下、本発明を実施した好ましい形態の一例について説明する。但し、下記の実施形態は、単なる例示である。本発明は、下記の実施形態に何ら限定されない。

また、実施形態等において参照する各図面において、実質的に同一の機能を有する部材は同一の符号で参照することとする。また、実施形態等において参照する図面は、模式的に記載されたものである。図面に描画された物体の寸法の比率などは、現実の物体の寸法の比率などとは異なる場合がある。図面相互間においても、物体の寸法比率等が異なる場合がある。具体的な物体の寸法比率等は、以下の説明を参酌して判断されるべきである。

図１は、本実施形態に係るセラミック電子部品１の略図的斜視図である。図２は、図１の線ＩＩ−ＩＩ部分の略図的断面図である。図３は、図１の線ＩＩＩ−ＩＩＩ部分の略図的断面図である。

セラミック電子部品１は、セラミック素体１０を備えている。セラミック素体１０は、略直方体状である。セラミック素体１０は、第１及び第２の主面１０ａ，１０ｂと、第１及び第２の側面１０ｃ，１０ｄと、第１及び第２の端面１０ｅ，１０ｆとを有する。第１及び第２の主面１０ａ，１０ｂは、それぞれ、長さ方向Ｌ及び幅方向Ｗに沿って延びている。第１の主面１０ａと第２の主面１０ｂとは、互いに平行である。第１及び第２の側面１０ｃ，１０ｄは、それぞれ、長さ方向Ｌ及び厚み方向Ｔに沿って延びている。第１の側面１０ｃと第２の側面１０ｄとは、互いに平行である。第１及び第２の端面１０ｅ，１０ｆは、それぞれ、幅方向Ｗ及び厚み方向Ｔに沿って延びている。第１の端面１０ｅと第２の端面１０ｆとは互いに平行である。

なお、「略直方体」には、角部や稜線部が面取りされた直方体や、角部や稜線部が丸められた直方体が含まれるものとする。

図２に示されるように、セラミック素体１０は、複数のセラミック層１５が厚み方向Ｔに沿って積層された積層体により構成されている。セラミック層１５の厚みは、０．５μｍ〜５μｍであることが好ましい。

セラミック素体１０は、適宜のセラミック材料により構成されている。セラミック素体１０を構成するセラミック材料は、セラミック電子部品１の特性などにより適宜選択される。

例えば、セラミック電子部品１がセラミックコンデンサ素子である場合は、セラミック素体１０は、誘電体セラミックを主成分とする材料により構成することができる。誘電体セラミックの具体例としては、例えば、ＢａＴｉＯ_３、ＣａＴｉＯ_３、ＳｒＴｉＯ_３、ＣａＺｒＯ_３などが挙げられる。セラミック素体１０には、例えば、Ｍｎ化合物、Ｍｇ化合物、Ｓｉ化合物、Ｃｏ化合物、Ｎｉ化合物、希土類化合物などの副成分を適宜添加してもよい。

また、例えば、セラミック電子部品１がセラミック圧電素子である場合には、セラミック素体１０は、例えば、圧電セラミックを主成分とする材料により構成することができる。圧電セラミックの具体例としては、例えば、ＰＺＴ（チタン酸ジルコン酸鉛）系セラミックなどが挙げられる。

例えば、セラミック電子部品１がサーミスタ素子である場合には、セラミック素体１０は、例えば、半導体セラミックにより構成することができる。半導体セラミックの具体例としては、例えば、スピネル系セラミックなどが挙げられる。

例えば、セラミック電子部品１がインダクタ素子である場合には、セラミック素体１０は、磁性体セラミックにより構成することができる。磁性体セラミックの具体例としては、例えば、フェライトセラミックなどが挙げられる。

以下、本実施形態では、セラミック電子部品１が、セラミックコンデンサであり、セラミック素体１０が、誘電体セラミックを主成分とする材料により形成されている例について説明する。

図２及び図３に示されるように、セラミック素体１０の内部には、第１及び第２の内部電極１１，１２が設けられている。第１及び第２の内部電極１１，１２は、それぞれ、長さ方向Ｌ及び幅方向Ｗに沿って設けられている。第１及び第２の内部電極１１，１２は、厚み方向Ｔにおいてセラミック層１５を介して対向している。

第１の内部電極１１は、第１の端面１０ｅから第１及び第２の主面１０ａ，１０ｂと平行に延びている。第１の内部電極１１は、第１の端面１０ｅに引き出されている。第１の内部電極１１は、第２の端面１０ｆ並びに第１及び第２の側面１０ｃ，１０ｄには引き出されていない。

第２の内部電極１２は、第２の端面１０ｆから第１及び第２の主面１０ａ，１０ｂと平行に延びている。第２の内部電極１２は、第２の端面１０ｆに引き出されている。第２の内部電極１２は、第１の端面１０ｅ並びに第１及び第２の側面１０ｃ，１０ｄには引き出されていない。このため、セラミック素体１０の長さ方向Ｌにおける両端部には、第１及び第２の内部電極１１，１２のうちの一方のみが設けられた領域が存在している。

第１及び第２の内部電極１１，１２は、それぞれ、適宜の導電材料により構成することができる。第１及び第２の内部電極１１，１２は、例えば、Ｎｉ，Ｃｕ，Ａｇ，Ｐｄ，Ａｇ−Ｐｄ合金、Ａｕなどの少なくとも一種により構成することができる。第１及び第２の内部電極１１，１２の厚みは、それぞれ、例えば０．３μｍ〜２．０μｍとすることができる。

第１の内部電極１１は、第１の外部電極１３に接続されている。第１の外部電極１３は、第１の端面１０ｅの上に設けられている。本実施形態では、第１の外部電極１３は、第１の端面１０ｅの上のみならず、第１及び第２の主面１０ａ，１０ｂ並びに第１及び第２の側面１０ｃ，１０ｄの上にも設けられている。

第２の内部電極１２は、第２の外部電極１４に接続されている。第２の外部電極１４は、第２の端面１０ｆの上に設けられている。本実施形態では、第２の外部電極１４は、第２の端面１０ｆの上のみならず、第１及び第２の主面１０ａ，１０ｂ並びに第１及び第２の側面１０ｃ，１０ｄの上にも設けられている。

第１及び第２の外部電極１３，１４のそれぞれは、例えば、複数の導電層の積層体により構成されていてもよい。具体的には、第１及び第２の外部電極１３，１４のそれぞれは、セラミック素体１０の上に配された下地層と、下地層の上に配されためっき層とにより構成されていてもよい。下地層は、例えば、Ｃｕ，Ｎｉ，Ａｇ，Ｐｄ，Ａｇ−Ｐｄ合金、Ａｕなどの少なくとも一種により構成することができる。下地層の最も厚い部分の厚みは、例えば、１０μｍ〜５０μｍとすることができる。めっき層は、例えば、Ｃｕ，Ｎｉ，Ａｇ，Ｐｄ，Ａｇ−Ｐｄ合金、Ａｕなどの少なくとも一種により構成することができる。めっき層は、複数層により構成されていてもよい。めっき層は、Ｎｉめっき層及びＳｎめっき層の２層により構成されていることが好ましい。めっき層の１層当たりの厚みは、例えば、１μｍ〜１０μｍ程度とすることができる。めっき層と下地層との間には、これらの層間に生じる応力を緩和するための導電性樹脂層が配されていてもよい。

セラミック素体１０内に配された第１及び第２の内部電極１１，１２の合計厚みΔｘと、セラミック素体１０の中心部分に位置するセラミック層１５の厚みＤ１とは、Δｘ／Ｄ１＞１７５の関係を満たす。

また、第１及び第２の内部電極１０，１１の合計数は、２５０以上である。第１及び第２の内部電極１０，１１の合計数が多くすることで、セラミック電子部品１の容量をより大きくし得る。

第１の主面１０ａに最も近いセラミック層１５の厚みＤ２と、厚みＤ１とは、Ｄ２＞Ｄ１の関係を満たす。

次に、セラミック電子部品１の製造方法の一例について説明する。

まず、セラミック素体１０を構成するためのセラミックグリーンシートを用意する。次に、セラミックグリーンシートの上に、内部電極を構成するための導電性ペースト層を形成する。導電性ペースト層が形成されたセラミックグリーンシートと、導電性ペースト層が形成されていないセラミックグリーンシートとを適宜積層し、プレスすることによってマザー積層体を形成する。次に、マザー積層体の上に、仮想のカットラインに沿ってマザー積層体をカッティングすることにより、マザー積層体から複数の生のセラミック積層体を作製する。その後、生のセラミック積層体を焼成することにより、第１及び第２の内部電極１１，１２が内部に設けられたセラミック素体１０を得ることができる。

第１及び第２の外部電極１３，１４は、例えば、生のセラミック積層体の上に、導電性ペーストを塗布しておくことにより形成してもよいし、焼成後のセラミック素体１０の上に、導電性ペーストの塗布やメッキなどにより形成してもよい。

上述の通り、セラミック電子部品のセラミック層の厚みを薄くした場合には、耐電圧性が低くなる傾向にある。本発明者が鋭意検討したところ、耐電圧性が低くなる原因の一つは、第１及び第２の内部電極により挟持されたセラミック層のうち、最も外側に位置するセラミック層（以下、「最外セラミック層」とする。）が薄くなることにより、耐電圧性が低くなっていることが見出された。本発明者がさらに検討したところ、この原因は、セラミック電子部品１の製造工程において、グリーンシートの積層体をプレスする際に、最外セラミック層を構成するためのセラミックグリーンシートが大きく流動し、主面側に配置された導電性ペースト層同士の間隔が狭くなっていることに起因することが見出された。また、この最外セラミック層を構成するためのセラミックグリーンシートの大きな流動は、常に生じるわけではなく、焼成後、内部電極の合計厚みΔｘと、セラミック素体の中心部分に位置するセラミック層の厚みＤ１とが、Δｘ／Ｄ１＞１７５の関係を満たし、かつ、内部電極の合計数が、２５０以上である場合に生じることが見出された。

本実施形態に係るセラミック電子部品１では、第１及び第２の内部電極１１，１２の合計厚みΔｘと、セラミック素体１０の中心部分に位置するセラミック層１５の厚みＤ１とが、Δｘ／Ｄ１＞１７５の関係を満たし、かつ、第１及び第２の内部電極１１，１２の合計数が、２５０以上である。しかしながら、セラミック電子部品１の第１の主面１０ａに最も近いセラミック層１５の厚みＤ２と、厚みＤ１とが、Ｄ２＞Ｄ１の関係を満たしており、最外セラミック層が厚いため、セラミック電子部品１の耐電圧性が高められている。

Δｘ／Ｄ１が大きくなるほど、セラミック電子部品の耐電圧性は低くなる傾向にあるが、本実施形態に係るセラミック電子部品１は、例えば、Δｘ／Ｄ１＞１５０の関係やΔｘ／Ｄ１＞１７５の関係を満たすようなセラミック層の厚みが薄くなる厳しい条件でも、高い耐電圧性を有する。

また、内部電極の合計数が大きくなるほど、セラミック電子部品の耐電圧性は低くなる傾向にあるが、本実施形態に係るセラミック電子部品１は、例えば、第１及び第２の内部電極１１，１２の合計数が、３５０以上である場合や、５００以上である場合にも、高い耐電圧性を有する。

以下、本発明について、具体的な実施例に基づいて、さらに詳細に説明する。本発明は、以下の実施例に何ら限定されず、その要旨を変更しない範囲において適宜変更して実施することが可能である。

（実施例１）
セラミック電子部品１と同様の構成を有するサンプルを３５２４３５個作製した。各サンプルの具体的な製造条件を以下に示す。なお、数値は各サンプルの平均値である。

各サンプルの寸法：１．６ｍｍ×０．８ｍｍ×０．８ｍｍ
セラミック材料：ＢａＴｉＯ_３
第１及び第２の内部電極の材料：Ｎｉ
セラミック層１５の厚みＤ１（焼成後）：１．４μｍ
セラミック層１５の厚みＤ２（焼成後）：６．５μｍ
第１及び第２の内部電極１１，１２の厚みＴ１：０．６μｍ
第１及び第２の内部電極１１，１２の合計枚数Ｎ：３８８
第１及び第２の内部電極１１，１２の合計厚みΔｘ：２３３
Δｘ／Ｄ１：１６６
外部電極の構成：下地層：Ｃｕ、めっき層：Ｎｉ-Ｓｎ

厚みＤ１及びＤ２は、以下のようにして測定した。
各サンプルを幅方向Ｗの１／２程度の位置まで研磨し、図２のようにＬＴ断面を露出させた。次に、ＬＴ断面において、走査型電子顕微鏡（日本電子株式会社製、ＪＳＭ−５８００）を用いて、厚みＤ１及びＤ２を測定した。なお、厚みＤ１及びＤ２の測定においては、長さ方向Ｌの中央部分において測定した。また、Ｄ１の測定においては、厚み方向Ｔにおいて、中央部分に位置するセラミック層１５の厚み２５箇所について測定し、その平均値を厚みＤ１とした。

［耐電力試験］
各サンプル１００個ずつに対して、印加電圧５０ｋＶ／ｍｍ、印加時間１秒の条件で、耐電力試験を行った。その結果、サンプルの不良率は、２．８ｐｐｍ（１／３５２４３５）であった。なお、ショートである場合に、サンプルは不良であると判断した。

（比較例１）
セラミック層１５の厚みＤ２（焼成後）が１．４μｍとなるように各サンプルを作製したこと以外は、実施例１と同様にして、３５２４３５個のサンプルを作製した。次に得られたサンプルについて、実施例１と同様にして耐電力試験を行った。その結果、サンプルの不良率は、２６ｐｐｍ（９／３５２４３５）であった。

１…セラミック電子部品
１０…セラミック素体
１０ａ…第１の主面
１０ｂ…第２の主面
１０ｃ…第１の側面
１０ｄ…第２の側面
１０ｅ…第１の端面
１０ｆ…第２の端面
１１…第１の内部電極
１２…第２の内部電極
１３…第１の外部電極
１４…第２の外部電極
１５…セラミック層
Ｄ１，Ｄ２…セラミック層の厚み

Claims

第１及び第２の主面、第１及び第２の側面、並びに第１及び第２の端面を有するセラミック素体と、
前記セラミック素体内に配されており、前記第１の端面から第１及び第２の主面と平行に延びる第１の内部電極と、
前記第１の内部電極とセラミック層を介して対向するように前記セラミック素体内に配されており、前記第２の端面から第１及び第２の主面と平行に延びる第２の内部電極と、
を備え、
前記セラミック素体内に配された前記第１及び第２の内部電極の合計厚みΔｘと、前記セラミック素体の中心部分に位置するセラミック層の厚みＤ１とが、Δｘ／Ｄ１＞１７５の関係を満たし、
前記第１及び第２の内部電極の合計数が、２５０以上であるセラミック電子部品であって、
前記第１の主面に最も近いセラミック層の厚みＤ２と、前記セラミック層の厚みＤ１とが、Ｄ２＞Ｄ１の関係を満たす、
セラミック電子部品。
前記合計厚みΔｘと、前記セラミック層の厚みＤ１とが、Δｘ／Ｄ１＞１５０の関係を満たす、請求項１に記載のセラミック電子部品。
前記第１及び第２の内部電極の合計数が、３５０以上である、請求項１または２に記載のセラミック電子部品。