JP2014027690A - 帯域通過フィルタ - Google Patents

Abstract

【課題】特別な素子を設けなくても、インピーダンスの不整合を抑えることができる帯域通過フィルタを提供する。
【解決手段】本発明に係る帯域通過フィルタは、入力端子Ｔ１と、出力端子Ｔ２と、一端が接地され、入力端子Ｔ１と出力端子Ｔ２の間に配置されたＬＣ並列共振器ＬＣ２、ＬＣ３、ＬＣ４と、ＬＣ並列共振器ＬＣ２、ＬＣ３、ＬＣ４と入力端子または出力端子との間に配置され、ＬＣ並列共振器ＬＣ２、ＬＣ４と電磁界結合するように設けられるトラップ共振器ＬＣ１、ＬＣ５と、を備えることを特徴とする。
【選択図】図１

Description

本発明は、帯域通過フィルタ、特にＬＣ並列共振器とトラップ共振器とを備える帯域通過フィルタに関するものである。

従来から、ＬＣ並列共振器とトラップ共振器とを備える帯域通過フィルタとして、例えば特許文献１に記載のものが知られている。

この帯域通過フィルタは、図６のように、入力端子Ｐ１と出力端子Ｐ２との間に、インダクタＬ１とコンデンサＣ１の並列接続からなるＬＣ並列共振器と、インダクタＬ２とコンデンサＣ２の並列接続からなるＬＣ並列共振器が接続されている。そして、入力端子Ｐ１と、インダクタＬ１とコンデンサＣ１の並列接続からなるＬＣ並列共振器との間に、インダクタＬ３とコンデンサＣｔ₁の並列接続からなるトラップ共振器が直列に接続されている。また、出力端子Ｐ２と、インダクタＬ２とコンデンサＣ２の並列接続からなるＬＣ並列共振器との間に、インダクタＬ４とコンデンサＣｔ₂の並列接続からなるトラップ共振器が直列に接続されている。これらのトラップ共振器は、通過帯域外の所望の周波数に必要な減衰量を確保するために設けられる。

特開２００２−９４３４９号公報

ところが、図６のように、入出力端子とＬＣ並列共振器の間にトラップ共振器を直列に接続した場合には、入出力端子とＬＣ並列共振器の間でインピーダンスの不整合が生じる。したがって、特許文献１に記載の帯域通過フィルタを外部回路と接続するにあたっては、この不整合を解消する必要があった。このため、例えば、ＬＣ並列共振器とトラップ共振器との間に、インピーダンス不整合を解消するコンデンサやインダクタ等の調整素子を別途設ける必要があった。

本発明は上記の課題に鑑みてなされたものであり、特別な素子を設けなくとも、インピーダンスの不整合を抑えることができる帯域通過フィルタを提供することをその目的とする。

本発明に係る帯域通過フィルタは、入力端子と、出力端子と、入力端子と出力端子の間に配置され、一端が接地されているＬＣ並列共振器と、ＬＣ並列共振器と入力端子または出力端子との間の少なくとも一方に配置され、ＬＣ並列共振器と電磁界結合するように設けられるトラップ共振器と、を備え、隣接するＬＣ並列共振器とトラップ共振器とは、各々に流れる信号の向きが逆であって、電磁界結合が容量性となるように配置されていることを特徴としている。

また、本発明に係る帯域通過フィルタは、入力端子と、出力端子と、入力端子と出力端子の間に配置され、一端が接地されているＬＣ並列共振器と、ＬＣ並列共振器と入力端子または出力端子との間の少なくとも一方に配置され、ＬＣ並列共振器と電磁界結合するように設けられるトラップ共振器と、を備え、隣接するＬＣ並列共振器とトラップ共振器とは、各々に流れる信号の向きが同じであって、電磁界結合が誘導性となるように配置されていることを特徴としている。

また、本発明に係る帯域通過フィルタでは、複数の誘電体層と、誘電体層上に形成された複数の電極層とが積層されてなり、ＬＣ並列共振器のインダクタとトラップ共振器のインダクタは、誘電体層を貫通するビア電極と誘電体層上に形成された線路電極層により構成され、共振器同士が互いに電磁界結合していることが好ましい。

また、本発明に係る帯域通過フィルタでは、ＬＣ並列共振器のキャパシタは、キャパシタ電極層と、接地電極層が対向して構成されており、ＬＣ並列共振器のインダクタは、線路電極層と、線路電極層の一端とキャパシタ電極層とを電気的に接続するビア電極と、線路電極層の他端と接地電極層とを電気的に接続するビア電極と、で構成されるループ形状であり、トラップ共振器のキャパシタは、一対のキャパシタ電極層が対向して構成されており、トラップ共振器のインダクタは、線路電極層と、線路電極層の一端と一対のキャパシタ電極のうち一方のキャパシタ電極層とを電気的に接続するビア電極と、線路電極層の他端と一対のキャパシタ電極のうち一方のキャパシタ電極層とを電気的に接続するビア電極と、で構成されるループ形状であることが好ましい。

また、本発明に係る帯域通過フィルタでは、ＬＣ並列共振器またはトラップ共振器のインダクタの２個のビア電極を含む面と垂直な方向からみて、ＬＣ並列共振器のインダクタのループ形状と、トラップ共振器のインダクタのループ形状とは、少なくとも一部が重なることが好ましい。

また、本発明に係る帯域通過フィルタでは、ＬＣ並列共振器は複数であり、複数のＬＣ並列共振器のうち、トラップ共振器と最も近接しているＬＣ並列共振器のインダクタのループ形状の積層方向の高さが、トラップ共振器のインダクタのループ形状の積層方向の高さと同じであることが好ましい。

また、本発明に係る帯域通過フィルタでは、ＬＣ並列共振器は複数であり、複数のＬＣ並列共振器のうち、トラップ共振器と最も近接しているＬＣ並列共振器のキャパシタ電極層とトラップ共振器のキャパシタ電極層は、誘電体層上に形成された結合電極層と誘電体層を介して対向し、結合電極層を介して、ＬＣ並列共振器とトラップ共振器とが互いに電磁界結合していることが好ましい。

また、本発明に係る帯域通過フィルタでは、誘電体層上に形成され、接地電極層に接続された調整用電極層をさらに備え、調整用電極層は、ＬＣ並列共振器の線路電極層を基準として、接地電極層およびキャパシタ電極層と積層方向において逆側に、かつ、積層方向からみて、線路電極層と重なるように形成されたことが好ましい。

本発明に係る帯域通過フィルタによれば、トラップ共振器とＬＣ並列共振器が電磁界結合しているため、インピーダンスの不整合を抑えることが可能である。

本発明に係る帯域通過フィルタの等価回路図である。 本発明に係る帯域通過フィルタの斜視図である。 本発明に係る帯域通過フィルタの分解斜視図である。 本発明に係る帯域通過フィルタのシミュレーション波形である。 （Ａ）はキャパシタ電極と結合電極の位置関係を示す誘電体層の平面図である。（Ｂ）は（Ａ）で表される構成の等価回路図である。 従来の帯域通過フィルタの等価回路図である。

以下において、本発明を実施するための形態について説明する。

（第１の実施形態）
図１は、第１の実施形態に係る帯域通過フィルタの等価回路図である。本実施形態において、端子Ｔ１は入力端子であり、Ｔ２は出力端子である。端子Ｔ１、Ｔ２の間には、３個のＬＣ並列共振器ＬＣ２、ＬＣ３、ＬＣ４と、２個のトラップ共振器ＬＣ１、ＬＣ５が配置されている。ＬＣ並列共振器ＬＣ２、ＬＣ３、ＬＣ４は、それぞれ一端が接地されている。また、ＬＣ並列共振器ＬＣ２とＬＣ３、及びＬＣ並列共振器ＬＣ３とＬＣ４は、互いに電磁界結合している。複数のＬＣ並列共振器ＬＣ２、ＬＣ３、ＬＣ４は、特定の周波数帯域の信号を通過させて、それ以外の周波数帯域の信号を遮断する機能を有する。

トラップ共振器ＬＣ１は、端子Ｔ１とＬＣ並列共振器ＬＣ２の間に直列に接続されている。また、トラップ共振器ＬＣ５は、端子Ｔ２とＬＣ並列共振器ＬＣ４の間に直列に接続されている。トラップ共振器ＬＣ１、ＬＣ５は、通過帯域外の所望の周波数帯域に必要な減衰量を確保するために設けられる。

図２は、本実施形態に係る帯域通過フィルタの斜視図である。帯域通過フィルタ１は、実装面と対向しうる２つの主面と、４つの側面を有する直方体状である。帯域通過フィルタ１の４つの側面には、それぞれ、入力端子２と、出力端子４と、接地端子３、５とが形成されている。

図３は、本実施形態に係る帯域通過フィルタの分解斜視図である。帯域通過フィルタは、複数の誘電体層１１ａ〜１１ｋと、誘電体層１１ａ〜１１ｋ上に形成された複数の電極層と、誘電体層１１ｃ〜１１ｉをその積層方向に貫通するビア電極６１、６２、６３、６４、６５、６６、６７、６８、６９、７０とで構成される。

入力電極層２１ａ、出力電極層２３ａ、接地電極層２５ａ、２７ａは、誘電体層１１ａ上に形成されている。調整電極層４３ｂは、誘電体層１１ｂ上に形成されている。線路電極層３３ｃ、３３ｄは、それぞれ誘電体層１１ｃ、１１ｄ上に形成されている。線路電極層３１ｅ、３２ｅ、３４ｅ、３５ｅは、誘電体層１１ｅ上に形成されている。線路電極層３１ｆ、３２ｆ、３４ｆ、３５ｆは、誘電体層１１ｆ上に形成されている。引出電極層３７ｇ、３８ｇは、誘電体層１１ｇ上に形成されている。接続電極層３９ｈ、４０ｈ、結合電極層４１ｈは、誘電体層１１ｈ上に形成されている。キャパシタ電極層５１ｉ、５２ｉ、５３ｉ、５４ｉ、５５ｉは、誘電体層１１ｉ上に形成されている。引出電極層２２ｊ、２４ｊ、接地電極層２５ｊは、誘電体層１１ｊ上に形成されている。入力電極層２１ｋ、出力電極層２３ｋ、接地電極層２５ｋ、２７ｋは、誘電体層１１ｋ上に形成されている。入力電極層２１ｋ、出力電極層２３ｋ、接地電極層２５ｋ、２７ｋは、積層後に積層体の表面に露出するように形成される。また、ビア電極６１、６２、６３、６４、６５、６６、６７、６８、６９、７０は、誘電体層１１を貫通するように、積層体の積層方向に沿って形成されている。

トラップ共振器ＬＣ１のキャパシタＣ１（図１参照）は、キャパシタ電極層５１ｉと引出電極層２２ｊが、誘電体層１１ｉを介して対向して構成されている。引出電極層２２ｊはキャパシタ電極層としての役割を有する。

トラップ共振器ＬＣ１のインダクタＬ１（図１参照）は、線路電極層３１ｅ、３１ｆと、ビア電極６１、６２と、で構成される。ビア電極６１は、線路電極層３１ｅ、３１ｆの一端とキャパシタ電極層５１ｉとを電気的に接続している。また、ビア電極６２は、線路電極層３１ｅ、３１ｆの他端と引出電極層２２ｊとを電気的に接続している。このように、キャパシタ電極層５１ｉとビア電極６１との接続点を始点とし、線路電極層３１ｅ、３１ｆを経由して、引出電極層２２ｊとビア電極６２との接続点を終点とするループ形状でインダクタＬ１が形成される。

線路電極層３１ｅ、３１ｆは、並列にビア電極６１、６２と接続されている。これにより、インダクタ全体の抵抗を小さくすることができ、トラップ共振器のＱ特性を向上させることができる。

引出電極層３７ｇはビア電極６２と接続されている。また、引出電極層３７ｇは、積層体の側面に引き出されて、入力電極層２１ａ、２１ｋ、引出電極層２２ｊと接続される。

ＬＣ並列共振器ＬＣ２のキャパシタＣ２（図１参照）は、キャパシタ電極層５２ｉと接地電極層２５ｊが、誘電体層１１ｉを介して対向して構成されている。

ＬＣ並列共振器ＬＣ２のインダクタＬ２（図１参照）は、線路電極層３２ｅ、３２ｆと、ビア電極６３、６４と、で構成されている。ビア電極６３は、線路電極層３２ｅ、３２ｆの一端とキャパシタ電極層５２ｉとを電気的に接続している。また、ビア電極６４は、線路電極層３２ｅ、３２ｆの他端と接地電極層２５ｊとを電気的に接続している。このように、キャパシタ電極層５２ｉとビア電極６３との接続点を始点とし、線路電極層３２ｅ、３２ｆを経由して、グランド電極層２５ｊとビア電極６４との接続点を終点とするループ形状でインダクタＬ２が形成される。

接続電極層３９ｈは、トラップ共振器ＬＣ１のビア電極６１と、ＬＣ並列共振器ＬＣ２のビア電極６３とを電気的に接続している。

ＬＣ並列共振器ＬＣ３のキャパシタＣ３（図１参照）は、キャパシタ電極層５３ｉと接地電極層２５ｊが、誘電体層１１ｉを介して対向して構成されている。

ＬＣ並列共振器ＬＣ３のインダクタＬ３（図１参照）は、線路電極層３３ｃ、３３ｄと、ビア電極６５、６６と、で構成される。ビア電極６５は、線路電極層３３ｃ、３３ｄの一端と接地電極層２５ｊとを電気的に接続している。また、ビア電極６６は、線路電極層３３ｃ、３３ｄの他端とキャパシタ電極層５３ｉとを電気的に接続している。このように、グランド電極層２５ｊとビア電極６５との接続点を始点とし、線路電極層３３ｃ、３３ｄを経由して、キャパシタ電極層５３ｉとビア電極６６との接続点を終点とするループ形状でインダクタＬ３が形成される。

ＬＣ並列共振器ＬＣ４のキャパシタＣ４（図１参照）は、キャパシタ電極層５４ｉと接地電極層２５ｊが、誘電体層１１ｉを介して対向して構成されている。

ＬＣ並列共振器ＬＣ４のインダクタＬ４（図１参照）は、線路電極層３４ｅ、３４ｆと、ビア電極６７、６８と、で構成される。ビア電極６７は、線路電極層３４ｅ、３４ｆの一端とキャパシタ電極層５４ｉとを電気的に接続している。また、ビア電極６８は、線路電極層３４ｅ、３４ｆの他端と接地電極層２５ｊとを電気的に接続している。このように、キャパシタ電極層５４ｉとビア電極６７との接続点を始点とし、線路電極層３４ｅ、３４ｆを経由して、グランド電極層２５ｊとビア電極６８との接続点を終点とするループ形状でインダクタＬ４が形成される。

トラップ共振器ＬＣ５のキャパシタＣ５（図１参照）は、キャパシタ電極層５５ｉと引出電極層２４ｊが、誘電体層１１ｉを介して対向して構成されている。

トラップ共振器ＬＣ５のインダクタＬ５（図１参照）は、線路電極層３５ｅ、３５ｆと、ビア電極６９、７０と、で構成されている。ビア電極６９は、線路電極層３５ｅ、３５ｆの一端とキャパシタ電極層５５ｉとを電気的に接続している。また、ビア電極７０は、線路電極層３５ｅ、３５ｆの他端と引出電極層２４ｊとを電気的に接続している。このように、キャパシタ電極層５５ｉとビア電極６９との接続点を始点とし、線路電極層３５ｅ、３５ｆを経由して、引出電極層２４ｊとビア電極７０との接続点を終点とするループ形状でインダクタＬ５が形成される。

引出電極層３８ｇはビア電極７０と接続されている。そして、引出電極層３８ｇは、積層体の側面で出力電極層２３ａ、２３ｋ、引出電極層２４ｊと接続されている。

接続電極層４０ｈは、ＬＣ並列共振器ＬＣ４のインダクタを構成するビア電極６７と、トラップ共振器ＬＣ５のインダクタを構成するビア電極６９とを電気的に接続している。

結合電極層４１ｈは、ＬＣ並列共振器ＬＣ２のキャパシタを構成するキャパシタ電極５２ｉと、ＬＣ並列共振器ＬＣ４のキャパシタを構成するキャパシタ電極５４ｉと、誘電体層１１ｈを介して対向して、結合キャパシタＣ２４（図２参照）を構成する。ＬＣ並列共振器ＬＣ２とＬＣ４は結合キャパシタＣ２４を介して、互いに結合している。

本実施形態では、トラップ共振器ＬＣ１とＬＣ並列共振器ＬＣ２が互いに電磁界結合している。また、ＬＣ並列共振器ＬＣ４とトラップ共振器ＬＣ５が互いに電磁界結合している。そのため、トラップ共振器ＬＣ１、ＬＣ５を配置したときにＬＣ並列共振器との間で生じるインピーダンスの不整合を抑えることができる。

より具体的には、トラップ共振器ＬＣ１のインダクタの２個のビア電極６１、６２を含む面と垂直な方向からみて、トラップ共振器ＬＣ１のインダクタのループ形状と、ＬＣ並列共振器ＬＣ２のインダクタのループ形状とは、少なくとも一部が重なっている。これにより、トラップ共振器ＬＣ１とＬＣ並列共振器ＬＣ２とが結合している。同様に、ＬＣ並列共振器ＬＣ４のインダクタのループ形状と、トラップ共振器ＬＣ５のインダクタのループ形状とは、少なくとも一部が重なっている。これにより、ＬＣ並列共振器とトラップ共振器ＬＣ５とが結合している。

また、本実施形態では、積層体内において、トラップ共振器ＬＣ１と最も近接しているＬＣ並列共振器ＬＣ２のループ形状の積層方向の高さが、トラップ共振器ＬＣ１のループ形状の積層方向の高さと同じである。ここで、ループ形状の積層方向の高さとは、ループ形状を構成する複数のビア電極のうち、最も長いビア電極の長さを意味する。したがって、トラップ共振器ＬＣ１のループ形状の積層方向の高さは、ビア電極６２の長さとなる。また、ＬＣ並列共振器ＬＣ２のループ形状の積層方向の高さは、ビア電極６４の長さとなる。また、このとき、線路電極３１ｅ、３２ｅは、同じ誘電体層１１ｅ上に形成されており、線路電極３１ｆ、３２ｆは、同じ誘電体層１１ｆ上に形成されている。

同様に、本実施形態では、ＬＣ並列共振器ＬＣ４のループ形状の積層方向の高さが、トラップ共振器ＬＣ５のループ形状の積層方向の高さと同じである。

トラップ共振器ＬＣ１、ＬＣ５のインダクタと、トラップ共振器ＬＣ１、ＬＣ５と最も近接しているＬＣ並列共振器ＬＣ２、ＬＣ４のインダクタは、積層方向の高さが異なっていてもよい。互いのインダクタの積層方向の高さを調節することで、結合の程度を調節することができる。

引出電極層２２ｊから入力された信号は、トラップ共振器ＬＣ１の中では、ビア電極６２→線路電極層３１ｅ、３１ｆ→ビア電極６１の順で通過する。すなわち、入力端子側の側面（図２参照）からみたときに、信号は時計回りと逆方向に流れる。

ＬＣ並列共振器ＬＣ２では、接続電極層３９ｈを通過した信号が、ビア電極６３→線路電極層３２ｅ、３２ｆ→ビア電極６４の順で流れる。すなわち、入力端子側の側面からみたときには、信号は時計回りと順方向に流れる。

ＬＣ並列共振器ＬＣ３は、ＬＣ並列共振器ＬＣ２と電磁界結合しており、信号は接地電極層２５ｊに向かって流れる。そのため、ＬＣ並列共振器ＬＣ３では、ビア電極６６→線路電極層３３ｃ、３３ｄ→ビア電極６５の順で信号が流れる。すなわち、入力端子側の側面からみたときには、信号は時計回りと逆方向に流れる。

ＬＣ並列共振器ＬＣ４は、ＬＣ並列共振器ＬＣ３と電磁界結合しており、信号は接地電極層２５に向かって信号が流れる。そのため、ＬＣ並列共振器ＬＣ４では、ビア電極６７→線路電極層３４ｅ、３４ｆ→ビア電極６８の順で信号が流れる。すなわち、入力端子側の側面からみたときには、信号は時計回りと順方向に流れる。

トラップ共振器ＬＣ５では、接続電極層４０ｈを通過した信号は、ビア電極７０→線路電極層３５ｅ、３５ｆ→ビア電極６９の順で流れる。入力端子側の側面からみたときには、信号はＬＣ並列共振器ＬＣ４とは逆の方向、すなわち、時計回りと逆方向に流れる。

以上のように、本実施形態では、トラップ共振器ＬＣ１とＬＣ並列共振器ＬＣ２の信号が流れる方向は逆である。そのため、トラップ共振器ＬＣ１とＬＣ並列共振器ＬＣ２は容量性の結合が強い状態となっている。同様に、ＬＣ並列共振器ＬＣ４とトラップ共振器ＬＣ５も、容量性の結合が強い状態となっている。

一方で、例えばトラップ共振器ＬＣ１とＬＣ並列共振器ＬＣ２において、信号の流れる向きが同じになるように接続電極層３９ｈが形成されていてもよい。この場合には、トラップ共振器ＬＣ１とＬＣ並列共振器ＬＣ２は誘導性の結合が強い状態となる。

ＬＣ並列共振器ＬＣ２、ＬＣ３、ＬＣ４がインピーダンス５０Ωで設計されているときに、トラップ共振器のインピーダンスが５０Ωよりも大きい場合には、ＬＣ並列共振器とトラップ共振器の結合を容量性とすることで、インピーダンスを小さくして、インピーダンスの不整合を解消することが可能である。一方、トラップ共振器のインピーダンスが５０Ωよりも小さい場合には、ＬＣ並列共振器とトラップ共振器の結合を誘導性とすることで、インピーダンスを大きくすることができる。

また、本実施形態では、誘電体層１１ｂ上に調整電極層４３ｂが設けられている。調整電極層４３ｂは積層体の側面で接地電極層２５ａ、２７ａ、２５ｊ、２５ｋ、２７ｋと接続されている。この調整電極層４３ｂは、ＬＣ並列共振器ＬＣ３の線路電極層３３ｃ、３３ｄを基準として、接地電極層２５ｊ及びキャパシタ電極層５３ｉと積層方向において逆側に形成されている。すなわち、調整電極層４３ｂは、線路電極３３ｃ、３３ｄとビア電極６５、６６で構成されるループ形状の外側に位置している。そして、調整電極層４３ｂは、積層方向からみて、線路電極層３２ｅ、３２ｆ、３３ｃ、３３ｄ、３４ｅ、３４ｆと重なるように形成されている。調整電極層４３ｂは、帯域通過フィルタの通過周波数帯域幅を調整するために設けられる。

図４は、本実施形態に係る帯域通過フィルタの減衰特性とインピーダンス特性のシミュレーション波形結果である。図４（Ａ）は、図１〜図３で説明した、３段のＬＣ並列共振器と、３段のうち両端のＬＣ並列共振器に電磁界結合している２つのトラップ共振器を備える帯域通過フィルタについてのものである。一方、図４（Ｂ）は、図４（Ａ）と同様の構成だが、ＬＣ並列共振器とトラップ共振器が電磁界結合していない帯域通過フィルタについてのものである。

図４（Ｂ）では、入出力端子とＬＣ並列共振器間のインピーダンスの不整合により、通過帯域の挿入損失が部分的に増大している。一方、図４（Ａ）では、インピーダンスの不整合が解消されているため、通過帯域の挿入損失の増大が解消されている。また、通過帯域より高周波の領域の減衰特性も、図４（Ｂ）に比べて改善していることが分かる。

（第２の実施形態）
第１の実施形態では、ＬＣ並列共振器のループ形状の一部とトラップ共振器のループ形状の一部を重ねることにより、ＬＣ並列共振器とトラップ共振器のインダクタ同士が互いに電磁界結合している例について説明した。本実施形態では、結合電極層を介して、ＬＣ並列共振器とトラップ共振器のキャパシタ同士が互いに電磁界結合している例について説明する。第１の実施形態と共通する部分については記載を省略する。

図５（Ａ）は、キャパシタ電極と結合電極の位置関係を示す誘電体層の平面図である。本実施形態では、第１の実施形態で示した構成とともに、結合電極層４２ｈを、誘電体層１１ｈ（図示せず）上に設けている。なお、第１の実施形態の帯域通過フィルタに存在している接続電極層３９ｈ（図３参照）は、本実施形態では不要である。結合電極層４２ｈは、トラップ共振器ＬＣ１のキャパシタ電極５１ｉおよびトラップ共振器ＬＣ２のキャパシタ電極５２と、誘電体層１１ｈを介して対向し結合容量を構成する。

図５（Ｂ）は、図５（Ａ）で表される構成の等価回路図である。図５（Ｂ）は、図１の第１の実施形態の等価回路と比較して、トラップ共振器ＬＣ１とＬＣ並列共振器ＬＣ２の間に、結合電極層４２ｈとトラップ共振器ＬＣ１のキャパシタ電極５１ｉが対向して構成された結合容量Ｃ１２ａと、結合電極層４２ｈとＬＣ並列共振器ＬＣ２のキャパシタ電極５２ｉが対向して構成された結合容量Ｃ１２ｂがある点で異なる。このように、トラップ共振器とＬＣ並列共振器の間に容量を構成することでも、入出力端子とＬＣ並列共振器間のインピーダンスの不整合を防ぐことができる。結合容量Ｃ１２ａ、Ｃ１２ｂの大きさは、図５（Ａ）の結合電極層４２ｈの位置や大きさを調節することにより、調節可能である。

なお、本実施形態では、入力端子側のトラップ共振器とＬＣ並列共振器の間に容量Ｃ１２ａ、Ｃ１２ｂを設ける例について説明した。出力端子側のトラップ共振器とＬＣ並列共振子の間に容量を設けてもよい。

また、本実施形態は上記の実施形態に限定されるものではなく、要旨を逸脱しない範囲において種々の変更が可能である。

１ 帯域通過フィルタ
２ 入力端子
３、５ 接地端子
４ 出力端子
１１ 誘電体層
２１ 入力電極層
２２ 引出電極層
２３ 出力電極層
２４ 引出電極層
２５ 接地電極層
２７ 接地電極層
３１、３２、３３、３４、３５ 線路電極層
３７、３８ 引出電極層
３９、４０ 接続電極層
４１、４２ 結合電極層
４３ 調整電極層
５１、５２、５３、５４、５５ キャパシタ電極層
６１、６２、６３、６４、６５、６６、６７、６８、６９、７０ ビア電極
Ｔ１、Ｔ２ 端子
ＬＣ１、ＬＣ５ トラップ共振器
ＬＣ２、ＬＣ３、ＬＣ４ ＬＣ並列共振器

Claims (8)

1. 入力端子と、出力端子と、前記入力端子と前記出力端子の間に配置され、一端が接地されているＬＣ並列共振器と、
   前記ＬＣ並列共振器と前記入力端子または前記出力端子との間の少なくとも一方に配置され、前記ＬＣ並列共振器と電磁界結合するように設けられるトラップ共振器と、
   を備え、
   隣接する前記ＬＣ並列共振器と前記トラップ共振器とは、各々に流れる信号の向きが逆であって、前記電磁界結合が容量性となるように配置されている帯域通過フィルタ。
2. 入力端子と、出力端子と、前記入力端子と前記出力端子の間に配置され、一端が接地されているＬＣ並列共振器と、
   前記ＬＣ並列共振器と前記入力端子または前記出力端子との間の少なくとも一方に配置され、前記ＬＣ並列共振器と電磁界結合するように設けられるトラップ共振器と、
   を備え、
   隣接する前記ＬＣ並列共振器と前記トラップ共振器とは、各々に流れる信号の向きが同じであって、前記電磁界結合が誘導性となるように配置されている帯域通過フィルタ。
3. 複数の誘電体層と、前記誘電体層上に形成された複数の電極層とが積層されてなり、
   前記ＬＣ並列共振器のインダクタと前記トラップ共振器のインダクタは、前記誘電体層を貫通するビア電極と前記誘電体層上に形成された線路電極層により構成され、前記共振器同士が互いに電磁界結合している、請求項１または２に記載の帯域通過フィルタ。
4. 前記ＬＣ並列共振器のキャパシタは、キャパシタ電極層と、接地電極層が対向して構成されており、
   前記ＬＣ並列共振器のインダクタは、線路電極層と、前記線路電極層の一端と前記キャパシタ電極層とを電気的に接続するビア電極と、前記線路電極層の他端と接地電極層とを電気的に接続するビア電極と、で構成されるループ形状であり、
   前記トラップ共振器のキャパシタは、一対のキャパシタ電極層が対向して構成されており、
   前記トラップ共振器のインダクタは、線路電極層と、前記線路電極層の一端と前記一対のキャパシタ電極層のうち一方のキャパシタ電極層とを電気的に接続するビア電極と、前記線路電極層の他端と前記一対のキャパシタ電極層のうち他方のキャパシタ電極層とを電気的に接続するビア電極と、で構成されるループ形状である、請求項３に記載の帯域通過フィルタ。
5. 前記ＬＣ並列共振器または前記トラップ共振器のインダクタの２個のビア電極を含む面と垂直な方向からみて、前記ＬＣ並列共振器のインダクタのループ形状と、前記トラップ共振器のインダクタのループ形状とは、少なくとも一部が重なる、請求項４に記載の帯域通過フィルタ。
6. 前記ＬＣ並列共振器は複数であり、
   前記複数のＬＣ並列共振器のうち、前記トラップ共振器と最も近接しているＬＣ並列共振器のインダクタのループ形状の積層方向の高さが、前記トラップ共振器のインダクタのループ形状の積層方向の高さと同じである、請求項４または５に記載の帯域通過フィルタ。
7. 前記ＬＣ並列共振器は複数であり、
   前記複数のＬＣ並列共振器のうち、前記トラップ共振器と最も近接しているＬＣ並列共振器のキャパシタ電極層と前記トラップ共振器のキャパシタ電極層は、前記誘電体層上に形成された結合電極層と前記誘電体層を介して対向し、前記結合電極層を介して、前記ＬＣ並列共振器と前記トラップ共振器とが互いに電磁界結合している、請求項４〜６のいずれか１項に記載の帯域通過フィルタ。
8. 前記誘電体層上に形成され、前記接地電極層に接続された調整用電極層をさらに備え、
   前記調整用電極層は、前記ＬＣ並列共振器の線路電極層を基準として、前記接地電極層および前記キャパシタ電極層と積層方向において逆側に、かつ、前記積層方向からみて、前記線路電極層と重なるように形成された、請求項４〜７のいずれか１項に記載の帯域通過フィルタ。

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