JP2014026712A5 - - Google Patents

Claims (13)

1. ビット毎に第１の値または第２の値の何れか一方の値を保持するメモリセルアレイの所定のデータ領域について、ライト処理に先立ってライト対象のデータ領域からプレリードデータを読み出すプレリード処理部と、
   前記プレリードデータから前記ライト処理の対象データとなるライトデータの第１の変換候補または第２の変換候補の何れに遷移させるかを選択する際に、前記第１の変換候補へ遷移させる場合の前記第１の値から前記第２の値への遷移ビット数および前記第２の値から前記第１の値への遷移ビット数の大きい方の値に基づいて前記第１の変換候補または前記第２の変換候補の何れを選択すべきかを判定結果として生成する変換判定部と、
   前記判定結果に応じて前記第１の変換候補または前記第２の変換候補の何れかを選択するとともに、何れが選択されたのかを選択情報として出力する変換制御部と
   を具備する記憶制御装置。
2. ビット毎に第１の値または第２の値の何れか一方の値を保持するメモリセルアレイの所定のデータ領域について、ライト処理に先立ってライト対象のデータ領域からプレリードデータを読み出すプレリード処理部と、
   前記プレリードデータから前記ライト処理の対象データとなるライトデータの第１の変換候補へ遷移させる場合の前記第１の値から前記第２の値への遷移ビット数および前記第２の値から前記第１の値への遷移ビット数の大きい方と、前記プレリードデータから前記ライトデータの第２の変換候補へ遷移させる場合の前記第１の値から前記第２の値への遷移ビット数および前記第２の値から前記第１の値への遷移ビット数の大きい方とを比較して、前記第１の変換候補または前記第２の変換候補の何れを選択すべきかについて前記比較対象の遷移ビット数が小さくなる方を判定結果として生成する変換判定部と、
   前記判定結果に応じて前記第１の変換候補または前記第２の変換候補の何れかを選択するとともに、何れが選択されたのかを選択情報として出力する変換制御部と
   を具備する記憶制御装置。
3. 前記変換判定部は、
   前記プレリードデータと前記第１の変換候補および前記第２の変換候補とにおける前記第１の値から第２の値への遷移または前記第１の値から第２の値への遷移の組合せを対応するビット毎に検出する検出器と、
   前記組合せの各々について検出されたビット数を計数するカウンタと、
   前記第１の変換候補および前記第２の変換候補の各々について前記第１の値から前記第２の値への遷移ビット数と前記第２の値から前記第１の値への遷移ビット数とのうち大きい方を選択する選択器と、
   前記第１の変換候補および前記第２の変換候補の各々について選択された遷移ビット数を比較して、前記第１の変換候補または前記第２の変換候補の何れかを選択すべきかについて前記比較対象の遷移ビット数が小さくなる方を前記判定結果とする比較器とを備える
   請求項２記載の記憶制御装置。
4. 前記ライトデータおよび前記選択情報を保持するライトバッファをさらに具備し、
   前記変換制御部は、前記判定結果に従って前記ライトバッファに保持されているライトデータを前記第１の変換候補または前記第２の変換候補の何れかに変換させるとともに何れに変換されたのかを前記選択情報として前記ライトバッファに保持させる
   請求項２または３に記載の記憶制御装置。
5. 前記第１の変換候補は前記ライトバッファと所定の値との排他的論理和演算により得られる値であり、前記第２の変換候補は前記ライトバッファと前記所定の値の反転値との排他的論理和演算により得られる値である請求項２から４のいずれかに記載の記憶制御装置。
6. 前記第１の変換候補は前記ライトバッファと所定の値との排他的論理和演算により得られる値に対して所定のビットシフト操作またはビット入れ換え操作の何れか一方の操作もしくはそれら操作の組合せを施したものであり、前記第２の変換候補は前記ライトバッファと前記所定の値の反転値との排他的論理和演算により得られる値に対して前記所定のビットシフト操作またはビット入れ換え操作の何れか一方の操作もしくはそれら操作の組合せを施したものである請求項２から５のいずれかに記載の記憶制御装置。
7. 前記第１の変換候補は前記ライトバッファと同じ値であり、前記第２の変換候補は前記ライトバッファの反転値である請求項２から６のいずれかに記載の記憶制御装置。
8. 前記第１の変換候補および前記第２の変換候補は、前記プレリードデータから前記第１の変換候補へ遷移させる場合の前記第１の値から前記第２の値への遷移ビット数および前記第２の値から前記第１の値への遷移ビット数の大きい方と、前記プレリードデータから前記第２の変換候補へ遷移させる場合の前記第１の値から前記第２の値への遷移ビット数および前記第２の値から前記第１の値への遷移ビット数の大きい方との何れか一方は前記ライトデータの全ビット長の半分以下になるように決定される請求項２から７のいずれかに記載の記憶制御装置。
9. ビット毎に第１の値または第２の値の何れか一方の値を保持するメモリセルアレイの所定のデータ領域について、ライト処理に先立ってライト対象のデータ領域からプレリードデータを読み出すプレリード処理部と、
   前記プレリードデータから前記ライト処理の対象データとなるライトデータの第１の変換候補または第２の変換候補の何れに遷移させるかを選択する際に、前記第１の変換候補へ遷移させる場合の前記第１の値から前記第２の値への遷移ビット数および前記第２の値から前記第１の値への遷移ビット数の大きい方と前記ライトデータの全ビット長の半分とを比較して、前記比較対象の遷移ビット数が前記ライトデータの全ビット長の半分よりも小さい場合には前記第１の変換候補を選択し、それ以外の場合には前記第２の変換候補を選択すべき旨を判定結果として生成する変換判定部と、
   前記判定結果に応じて前記第１の変換候補または前記第２の変換候補の何れかを選択するとともに、何れが選択されたのかを選択情報として出力する変換制御部と
   を具備する記憶制御装置。
10. ビット毎に第１の値または第２の値の何れか一方の値を保持するメモリセルアレイと、
    前記メモリセルアレイの所定のデータ領域について、ライト処理に先立ってライト対象のデータ領域からプレリードデータを読み出すプレリード処理部と、
    前記プレリードデータから前記ライト処理の対象データとなるライトデータの第１の変換候補または第２の変換候補の何れに遷移させるかを選択する際に、前記第１の変換候補へ遷移させる場合の前記第１の値から前記第２の値への遷移ビット数および前記第２の値から前記第１の値への遷移ビット数の大きい方の値に基づいて前記第１の変換候補または前記第２の変換候補の何れを選択すべきかを判定結果として生成する変換判定部と、
    前記判定結果に応じて前記第１の変換候補または前記第２の変換候補の何れかを選択するとともに、何れが選択されたのかを選択情報として出力する変換制御部と
    を具備する記憶装置。
11. 前記メモリセルアレイは可変抵抗素子である請求項１０記載の記憶装置。
12. ビット毎に第１の値または第２の値の何れか一方の値を保持するメモリセルアレイと、
    前記メモリセルアレイの所定のデータ領域について、ライト処理に先立ってライト対象のデータ領域からプレリードデータを読み出すプレリード処理部と、
    前記プレリードデータから前記ライト処理の対象データとなるライトデータの第１の変換候補または第２の変換候補の何れに遷移させるかを選択する際に、前記第１の変換候補へ遷移させる場合の前記第１の値から前記第２の値への遷移ビット数および前記第２の値から前記第１の値への遷移ビット数の大きい方の値に基づいて前記第１の変換候補または前記第２の変換候補の何れを選択すべきかを判定結果として生成する変換判定部と、
    前記判定結果に応じて前記第１の変換候補または前記第２の変換候補の何れかを選択するとともに、何れが選択されたのかを選択情報として出力する変換制御部と、
    前記メモリアレイに対するリードコマンドまたはライトコマンドを発行するホストコンピュータと
    を具備する情報処理システム。
13. ビット毎に第１の値または第２の値の何れか一方の値を保持するメモリセルアレイの所定のデータ領域について、ライト処理に先立ってライト対象のデータ領域からプレリードデータを読み出すプレリード処理手順と、
    前記プレリードデータから前記ライト処理の対象データとなるライトデータの第１の変換候補または第２の変換候補の何れに遷移させるかを選択する際に、前記第１の変換候補へ遷移させる場合の前記第１の値から前記第２の値への遷移ビット数および前記第２の値から前記第１の値への遷移ビット数の大きい方の値に基づいて前記第１の変換候補または前記第２の変換候補の何れを選択すべきかを判定結果として生成する変換判定手順と、
    前記判定結果に応じて前記第１の変換候補または前記第２の変換候補の何れかを選択するとともに、何れが選択されたのかを選択情報として出力する変換制御手順と
    を具備する記憶制御方法。