JP2014022631A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2014022631A
JP2014022631A JP2012161322A JP2012161322A JP2014022631A JP 2014022631 A JP2014022631 A JP 2014022631A JP 2012161322 A JP2012161322 A JP 2012161322A JP 2012161322 A JP2012161322 A JP 2012161322A JP 2014022631 A JP2014022631 A JP 2014022631A
Authority
JP
Japan
Prior art keywords
layer
aluminum
semiconductor device
insulating layer
channel layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012161322A
Other languages
English (en)
Other versions
JP5825683B2 (ja
Inventor
Yuichi Harada
裕一 原田
永輔 ▲徳▼光
Eisuke Tokumitsu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Tokyo Institute of Technology NUC
Original Assignee
Nippon Telegraph and Telephone Corp
Tokyo Institute of Technology NUC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp, Tokyo Institute of Technology NUC filed Critical Nippon Telegraph and Telephone Corp
Priority to JP2012161322A priority Critical patent/JP5825683B2/ja
Publication of JP2014022631A publication Critical patent/JP2014022631A/ja
Application granted granted Critical
Publication of JP5825683B2 publication Critical patent/JP5825683B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Formation Of Insulating Films (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】層状の炭素系材料の層の上に、良好な絶縁層が容易に形成できるようにする。
【解決手段】ジメチルエチルアミンアランをアルミニウムの原料ガスとし、H2Oを酸化ガスとし、アルミニウム層の形成と形成したアルミニウム層の酸化とを1サイクルとした原子層成長法により、ゲート電極形成領域111におけるチャネル層102の上に酸化アルミニウムからなるゲート絶縁層105を形成する。
【選択図】 図1C

Description

本発明は、グラファイトなどの層状炭素材料からチャネル層を構成したMOS型の半導体装置およびその製造方法に関する。
現在、グラファイトやグラフェンなどの層状炭素材料をチャネルとして利用したMOS型の半導体装置が開発されている。グラファイトなどの層状炭素材料は、非常に平らな表面を持ち、かつ表面は、π電子のみ存在する化学的に不活性な状態であり、不純物の吸着が少なく強い疎水性を示す。このようなことから、MOS構造に必要な均一な絶縁層の成長が期待できる。しかしながら、表面の化学的不活性のために、表面反応が関与する薄膜成長法では良好な酸化膜成長は非常に難しい(非特許文献1,非特許文献2参照)。
このため、シリコン材料や化合物半導体で近年盛んに用いられてきている原子層成長(ALD)法では、通常の条件では良好な絶縁膜が形成できないことが判明している(非特許文献3参照)。これは、ALD法でのAl23膜成長には、基板表面に水酸基(−OH)の存在が必要なためである。上で述べたように層状炭素材料では、このような水酸基が表面には存在しないことから、オゾン(O3)を供給することで表面を改変する方法(非特許文献4参照)、また、NOを供給することで表面を改変する方法が行われてきた。これは有用な方法ではあるが、条件によっては表面に損傷を与える場合が発生する。
A. Pirkle et al. , "The effect of graphite surface condition on the composition of Al2O3 by atomic layer deposition", APPLIED PHYSICS LETTERS, vol.97, 082901, 2010. X. Wang et al. , "Atomic Layer Deposition of Metal Oxides on Pristine and Functionalized Graphene", J. AM. CHEM. SOC. , vol.130, pp.8152-8153, 2008. Y. Xuan et al. , "Atomic-layer-deposited nanostructures for graphene-based nanoelectronics", APPLIED PHYSICS LETTERS, vol.92, 013101, 2008. B. Lee et al. , "Characteristics of high-k Al2O3 dielectric using ozone-based atomic layer deposition for dual-gated graphene devices", APPLIED PHYSICS LETTERS, vol.97, 043107, 2010.
以上に説明したように、従来のALD法では、層状炭素材料によるチャネル層の上に良好な絶縁膜が形成できていない。これに対し、熱蒸着,電子線蒸着,スパッタリング法などにより金属材料を堆積して金属層を形成し、酸素の導入やプラズマ酸化,陽極酸化などにより形成した金属層を酸化することで、層状炭素系材料に良好な絶縁膜を形成する試みがなされている。しかしこの技術では、形成した金属層を全て酸化して絶縁層にすることが容易ではなく、また、形成した絶縁層の層厚を正確に制御することが不可能であった。
これらのように、従来では、層状の炭素系材料の層の上に、良好な絶縁層を形成することが容易ではないという問題があった。
本発明は、以上のような問題点を解消するためになされたものであり、層状の炭素系材料の層の上に、良好な絶縁層が容易に形成できるようにすることを目的とする。
本発明に係る半導体装置の製造方法は、基板の上に層状炭素材料からなるチャネル層を形成する第1工程と、ジメチルエチルアミンアランをアルミニウムの原料ガスとしたアルミニウム層の形成と、H2Oを酸化ガスとしたアルミニウム層の酸化とを1サイクルとした原子層成長法により、チャネル層の上に酸化アルミニウムからなるゲート絶縁層を形成する第2工程と、ゲート絶縁層の上にゲート電極を形成する第3工程とを少なくとも備える。
上記半導体装置の製造方法において、第1工程では、基板の表面と離間する対向面を備えてチャネル層を形成し、第2工程では、形成されているチャネル層の露出面を覆ってゲート絶縁層を形成してもよい。
また、本発明に係る半導体装置は、上述した製造方法により製造されたものである。
以上説明したように、本発明によれば、ジメチルエチルアミンアランをアルミニウムの原料ガスとし、H2Oを酸化ガスとした原子層成長法によりゲート絶縁層を形成するようにしたので、層状の炭素系材料の層の上に、良好な絶縁層が容易に形成できるようになるという優れた効果が得られる。
図1Aは、本発明の実施の形態における半導体装置の製造方法を説明するための各工程における半導体装置の状態を模式的に示す断面図である。 図1Bは、本発明の実施の形態における半導体装置の製造方法を説明するための各工程における半導体装置の状態を模式的に示す断面図である。 図1Cは、本発明の実施の形態における半導体装置の製造方法を説明するための各工程における半導体装置の状態を模式的に示す断面図である。 図1Dは、本発明の実施の形態における半導体装置の製造方法を説明するための各工程における半導体装置の状態を模式的に示す断面図である。 図1Eは、本発明の実施の形態における半導体装置の製造方法を説明するための各工程における半導体装置の状態を模式的に示す断面図である。 図2は、成長温度と成膜レートとの関係を示す特性図である。 図3は、DMEAAを用いたALD法による酸化アルミニウム層の形成のサイクルの過程を示す説明図である。 図4は、本発明の実施の形態における半導体装置の製造方法により作製した一部のMOS型半導体装置の構成を示す斜視図である。
以下、本発明の実施の形態について図1A〜図1Eを参照して説明する。図1A〜図1Eは、本発明の実施の形態における半導体装置の製造方法を説明するための各工程における半導体装置の状態を模式的に示す断面図である。
この製造方法は、まず、図1Aに示すように、基板101の上に層状炭素材料からなるチャネル層102を形成する。また、チャネル層102の上に、ゲート電極などを形成するための所定の領域を開けてソース電極103,ドレイン電極104を形成する。例えば、基板101は、SiC基板であればよい。また、チャネル層102は、基板101がSiC基板である場合、よく知られた熱分解法により形成することができる。例えば、真空中またはAr雰囲気中などで1000℃程度に加熱することで、基板101表面のSiCを熱分解してシリコン原子を蒸発させ、炭素原子を表面に残すことで、基板101の表面にグラフェンからなるチャネル層102が形成できる。
また、ソース電極103,ドレイン電極104は、これら電極形成領域が開口したレジストマスクパターンを形成し、この上より金属材料を堆積し、この後、レジストマスクパターンを除去するリフトオフ法により形成すればよい。次いで、図1Bに示すように、ゲート電極形成領域111が開放したレジストパターン層112を形成する。なお、レジストマスクパターン、およびレジストパターン層112は、よく知られたリソグラフィ技術により形成すればよい。
次に、ジメチルエチルアミンアランをアルミニウムの原料ガスとしたアルミニウム層の形成と、H2Oを酸化ガスとした上記アルミニウム層の酸化とを1サイクルとした原子層成長(ALD)法により、図1Cに示すように、ゲート電極形成領域111におけるチャネル層102の上に酸化アルミニウムからなるゲート絶縁層105を形成する。例えば、層厚10〜20nm程度にゲート絶縁層105を形成する。この厚さであれば、十分な耐圧が得られる。
上述したゲート絶縁層105の形成において、ジメチルエチルアミンアランを原料ガスとしたアルミニウム層の形成条件を適宜に設定することで、導電性を有するチャネル層102の上に、選択的にアルミニウム層を形成する。このようにすることで、レジストパターン層112の上には形成せずに、ゲート電極形成領域111に選択的にゲート絶縁層105が形成できる。
次に、図1Dに示すように、形成したゲート絶縁層105の上に、ゲート電極106を形成する。例えば、ゲート絶縁層105の形成と同様にジメチルエチルアミンアランをアルミニウムの原料ガスとしたALD法によりアルミニウムを堆積すればよい。また、この場合、形成条件を適宜に設定することで、ゲート絶縁層105の上に選択的にアルミニウムが堆積でき、ゲート絶縁層105の上に選択的にゲート電極106が形成できる。
この後、レジストパターン層112を除去(リフトオフ)することで、図1Eに示すように、チャネル層102の上に、ゲート絶縁層105を介してゲート電極106が配置されたMOS型の半導体装置が得られる。また、上述したように、ゲート絶縁層105およびゲート電極106を選択的に堆積・形成すれば、リフトオフの工程においてレジストパターン層112はほとんどが露出した状態となるため、レジストパターン層112のリフトオフが容易である。また、このため、ソース電極103とドレイン電極104との間隔(ゲート長)を非常に短くしても、問題なくリフトオフができるようになる。これにより、リセス構造等の作製の難しいプロセスが省略可能となり、歩留まりの向上とプロセスの軽減によるコスト削減が望める。
次に、ジメチルエチルアミンアランをアルミニウムの原料ガスとしたALD法によるアルミニウム層の形成、およびジメチルエチルアミンアランをアルミニウムの原料ガスとし、H2Oを酸化ガスとしたALD法による酸化アルミニウム層の形成について、より詳細に説明する。
ALD法で利用可能なアルミニウム原料としては、トリメチルアルミニウム(TMA)、ジメチルアルミハイドライド(DMAH)、ジメチルエチルアミンアラン(DMEAA)の3種類が考えられる。この中で、本発明では、DMEAAを用いるところに特徴がある。ジメチルエチルアミンアランは、AlH3・N(CH3225という化学式で示される材料であり、アミン基は強い塩基性を示すために、アラン(AlH3)のプロトンと配位結合でつながっている物質である。このため、DMEAAは、比較的低温においてもアランがアミン基から容易にかい離し、アルミニウムとなる。また、アルミニウムに直接結合する炭素がないDMEAAを用いることで、形成されるアルミニウム層に対する炭素混入の抑制が期待できる。
ところで、DMEAAを用いたALD法では、分子形状から、TMAに見られるような自己飽和特性による単原子層成長条件が成り立たない。このために、DMEAAを用いたALD法では、単原子層が成長する条件を適宜に設定しておく必要がある。なお、このような単原子層が成長する条件は、用いる装置により各々異なるが、用いる装置各々において、実験などの結果を用いて適宜に設定すればよい。以下では、ALD装置として、フィンランドのピコサン(PicoSun)社の「SUNALE R150」を用いた場合を例に説明する。
一般的に、ALD法の成長条件としては、第1に成膜室の温度、第2にパルス(原料供給)時間、第3にパージ時間、第4にキャリアガスの流量、の4つの因子が重要となる。ここで、パージ時間とは、次に、原料ガス(プリカーサ)を供給するまでキャリアガスのみを供給する時間を示す。よく知られているように、原料を供給し、次いでパージを行う1回の一連の過程が、ALD法における1つのサイクルとなる。
成膜室の温度に関しては、基板表面において反応させることが重要であり、表面反応が高い150℃が最適である。これよりも高い200℃以上では、表面反応ではなく気相中反応が主体となり、良好なアルミニウム薄膜を得ることができない。また、図2に示すように、成長レートも150℃に比べて落ちる。
次に、パルス時間は、0.3から0.5秒が最適である。これ以上にパルス時間が長い場合には、堆積するアルミニウムの粒径がランダムとなりやすく、良好な平坦性を保つことができなくなる。
次に、パージ時間は、3.0から3.5秒が最適である。このパージ時間も5秒以上となると平坦性が悪くなることが分かっている。更に、キャリアガスの流量に関しては、100〜150sccmがよい。キャリアガスの流量値が大きい場合、例えば流量300sccmとすると、成長レートが著しく落ちる。これは、DMEAAが表面反応を十分に行う時間がなくチャンバ外に排気されるためと考えられる。なお、sccmは流量の単位であり、0℃・1013hPaの流体が1分間に1cm3流れることを示す。
以上をまとめると、DMEAAを用いたALD法による平坦性に優れ、粒径の揃ったアルミニウム薄膜の1サイクルの成長条件は、以下の表1に示すものとなる。この条件とすることで、前述したように、ジメチルエチルアミンアランをアルミニウムの原料ガスとし、H2Oを酸化ガスとしたALD法により形成した酸化アルミニウムからなるゲート絶縁層の上に、選択的にアルミニウムからなるゲート電極が形成できる。
この条件において、アルミニウムは1サイクルにおいて、1〜5原子層成長する。また、このサイクルを繰り返すことで、アルミニウム層の厚さを所望とする値に正確に制御できる。
次に、アルミニウム薄膜を酸化し、酸化アルミニウム(Al23)を作製するプロセスについて説明する。DMEAAを用いたALD法による酸化アルミニウム層の形成では、上述したアルミニウム層形成のサイクルに、形成したアルミニウム層を酸化するサイクルを追加すればよい。図3に示すように、DMEAAの供給(Tpulse1)→キャリアガスのみの供給(Tpurge1)→酸化ガスの供給(Tpulse2)→キャリアガスのみの供給(Tpurge2)を行う1回の一連の過程が、酸化アルミニウムを形成するALD法における1つのサイクルとなる。このALD法におけるアルミニウムの酸化には、酸素(O2)も利用可能ではあるが、安定性や特性を考えると水(H2O)が望ましい。
典型的な水(酸化ガス)の供給時間Tpulse2とバージ時間Tpurge2としては、Tpulse2=0.1〜0.2秒、Tpurge2=4.0〜6.0秒である。以上をまとめると、DMEAAを用いたALD法による平坦性に優れ、粒径の揃った酸化アルミニウム薄膜の1サイクルの成長条件は、以下の表2に示すものとなる。この条件で行うことで、前述したように、導電性を有するチャネル層の上に、選択的に酸化アルミニウムからなるゲート絶縁層が形成できる。
形成する酸化アルミニウム薄膜の良好な絶縁特性を得るためには、各サイクルにおけるアルミニウム堆積において形成するアルミニウム層の厚さは、1原子層ないしは2原子層程度にする必要があり、各サイクルにおいてこの条件が同一になるようにすることが重要である。
以上に説明したように、本発明によれば、ジメチルエチルアミンアランをアルミニウムの原料ガスとし、H2Oを酸化ガスとしたALD法によりゲート絶縁層を形成するようにしたので、層状の炭素系材料の層の上に、良好な絶縁層が容易に形成できるようになる。
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、ナノ電気機械システム(NEMS)に応用可能な、立体的なチャネル層の構造を有するMOS型の半導体装置にも適用可能である。
例えば、図4の(a)に示すように、絶縁体からなる2つの支持部401および支持部402の上に、チャネル層403を架設して形成することで、基板(不図示)の表面と離間する対向面を備えてチャネル層403を形成する。次いで、上述した実施の形態と同様にすることで、形成されているチャネル層403の露出面に酸化アルミニウムの層をALD法により形成することで、図4の(b)に示すように、チャネル層403の露出面を覆ってゲート絶縁層404を形成する。ALD法によれば、露出している面には均一に薄膜を形成することが可能であり、チャネル層403の上面に加え、側面および基板に対向する裏面にも、ゲート絶縁層404が形成できる。
このように、立体的にチャネル層を形成してゲート絶縁層が形成できれば、チャネル層の上に限らず、チャネル層の基板側にもゲート電極を配置することが可能であり、両方のゲート電極よりゲート電極を印加することも可能であり、また、加えた電圧による影響を検出することが可能となる。
また、上述では、SiCを用いた熱分解法により層状炭素材料(グラフェン)からなるチャネル層を形成したが、これに限るものではない。よく知られた剥離法や触媒CVDにより層状炭素からなるチャネル層を形成してもよい。また、チャネル層は、グラフェンに限らず、グラフェン数層からなるグラファイトであってもよい。また、ゲート電極は、アルミニウムに限らず、他のゲート電極材料(例えばAuやPtなど)を用いてもよいことは言うまでもない。
101…基板、102…チャネル層、103…ソース電極、104…ドレイン電極、105…ゲート絶縁層、106…ゲート電極。

Claims (3)

  1. 基板の上に層状炭素材料からなるチャネル層を形成する第1工程と、
    ジメチルエチルアミンアランをアルミニウムの原料ガスとしたアルミニウム層の形成と、H2Oを酸化ガスとした前記アルミニウム層の酸化とを1サイクルとした原子層成長法により、前記チャネル層の上に酸化アルミニウムからなるゲート絶縁層を形成する第2工程と、
    前記ゲート絶縁層の上にゲート電極を形成する第3工程と
    を少なくとも備えることを特徴とする半導体装置の製造方法。
  2. 請求項1記載の半導体装置の製造方法において、
    前記第1工程では、前記基板の表面と離間する対向面を備えて前記チャネル層を形成し、
    前記第2工程では、形成されている前記チャネル層の露出面を覆って前記ゲート絶縁層を形成することを特徴とする半導体装置の製造方法。
  3. 請求項1または2記載の半導体装置の製造方法により製造された半導体装置。
JP2012161322A 2012-07-20 2012-07-20 半導体装置の製造方法 Active JP5825683B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012161322A JP5825683B2 (ja) 2012-07-20 2012-07-20 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012161322A JP5825683B2 (ja) 2012-07-20 2012-07-20 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2014022631A true JP2014022631A (ja) 2014-02-03
JP5825683B2 JP5825683B2 (ja) 2015-12-02

Family

ID=50197168

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012161322A Active JP5825683B2 (ja) 2012-07-20 2012-07-20 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP5825683B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016025246A (ja) * 2014-07-22 2016-02-08 株式会社デンソー 有機トランジスタおよび有機トランジスタの製造方法
JP2016058449A (ja) * 2014-09-05 2016-04-21 住友電気工業株式会社 半導体装置
JP2016115849A (ja) * 2014-12-16 2016-06-23 株式会社デンソー 有機トランジスタおよびその製造方法
WO2017150212A1 (ja) * 2016-03-01 2017-09-08 宇部興産株式会社 酸化アルミニウム膜の製造方法及び酸化アルミニウム膜の製造原料
KR101933061B1 (ko) * 2015-05-11 2018-12-27 주식회사 엔씨디 유기발광소자를 위한 무기 박막 형성 방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002060944A (ja) * 2000-04-20 2002-02-28 Internatl Business Mach Corp <Ibm> 前駆原料混合物、膜付着方法、及び構造の形成
US20040045503A1 (en) * 2002-09-06 2004-03-11 Jong-Myeong Lee Method for treating a surface of a reaction chamber
JP2005529492A (ja) * 2002-06-05 2005-09-29 マイクロン・テクノロジー・インコーポレーテッド 酸化ハフニウムアルミニウム絶縁膜
US20070045752A1 (en) * 2005-08-31 2007-03-01 Leonard Forbes Self aligned metal gates on high-K dielectrics
WO2010113518A1 (ja) * 2009-04-01 2010-10-07 国立大学法人北海道大学 電界効果トランジスタ
JP2011211175A (ja) * 2010-03-29 2011-10-20 Internatl Business Mach Corp <Ibm> 炭素ベース材料上の向上した結合界面を有する半導体構造体、その形成方法、及び、電子デバイス
WO2012017533A1 (ja) * 2010-08-05 2012-02-09 富士通株式会社 半導体装置の製造方法及びグラフェンの成長方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002060944A (ja) * 2000-04-20 2002-02-28 Internatl Business Mach Corp <Ibm> 前駆原料混合物、膜付着方法、及び構造の形成
JP2005529492A (ja) * 2002-06-05 2005-09-29 マイクロン・テクノロジー・インコーポレーテッド 酸化ハフニウムアルミニウム絶縁膜
US20040045503A1 (en) * 2002-09-06 2004-03-11 Jong-Myeong Lee Method for treating a surface of a reaction chamber
US20070045752A1 (en) * 2005-08-31 2007-03-01 Leonard Forbes Self aligned metal gates on high-K dielectrics
WO2010113518A1 (ja) * 2009-04-01 2010-10-07 国立大学法人北海道大学 電界効果トランジスタ
JP2011211175A (ja) * 2010-03-29 2011-10-20 Internatl Business Mach Corp <Ibm> 炭素ベース材料上の向上した結合界面を有する半導体構造体、その形成方法、及び、電子デバイス
WO2012017533A1 (ja) * 2010-08-05 2012-02-09 富士通株式会社 半導体装置の製造方法及びグラフェンの成長方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Y.XUAN ET AL.: "Atomic-layer-deposited nanostructures for graphene-based nanoelectronics", APPLIED PHYSICS LETTERS, vol. Volume 92, Issue 1, JPN7015000193, 7 January 2008 (2008-01-07), pages 013101, ISSN: 0003165023 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016025246A (ja) * 2014-07-22 2016-02-08 株式会社デンソー 有機トランジスタおよび有機トランジスタの製造方法
JP2016058449A (ja) * 2014-09-05 2016-04-21 住友電気工業株式会社 半導体装置
JP2016115849A (ja) * 2014-12-16 2016-06-23 株式会社デンソー 有機トランジスタおよびその製造方法
KR101933061B1 (ko) * 2015-05-11 2018-12-27 주식회사 엔씨디 유기발광소자를 위한 무기 박막 형성 방법
WO2017150212A1 (ja) * 2016-03-01 2017-09-08 宇部興産株式会社 酸化アルミニウム膜の製造方法及び酸化アルミニウム膜の製造原料

Also Published As

Publication number Publication date
JP5825683B2 (ja) 2015-12-02

Similar Documents

Publication Publication Date Title
US10923567B2 (en) Graphene FET with graphitic interface layer at contacts
KR101284059B1 (ko) 그라핀-산화물반도체 이종접합 소자 및 그의 제조방법
JP4279176B2 (ja) シリコン窒化膜の形成方法
US9028919B2 (en) Epitaxial graphene surface preparation for atomic layer deposition of dielectrics
JP5825683B2 (ja) 半導体装置の製造方法
KR20170048545A (ko) 3d nand 하드마스크 애플리케이션을 위한 나노결정질 다이아몬드 탄소 필름
JP2011201735A (ja) グラフェン膜の製造方法及び半導体装置の製造方法
TW201332016A (zh) 碳化矽的分子層沉積
Park et al. Wafer-scale single-domain-like graphene by defect-selective atomic layer deposition of hexagonal ZnO
JP5499319B2 (ja) 半導体デバイス及びその製造方法
US8507030B2 (en) Method of fabricating metal oxide film on carbon nanotube and method of fabricating carbon nanotube transistor using the same
CN109728087B (zh) 基于纳米球掩模的低欧姆接触GaN基HEMT制备方法
JPWO2014010405A1 (ja) トランジスタの製造方法
CN105575814B (zh) 鳍式场效应晶体管及其形成方法
JP2014041945A (ja) 炭化珪素半導体装置の製造方法
JP6163024B2 (ja) 基板の製造方法
TWI709658B (zh) 氧化石墨烯沉積源及利用其的氧化石墨烯薄膜形成方法
CN107634097B (zh) 一种石墨烯场效应晶体管及其制造方法
CN107492502B (zh) 利用苯系蒸汽对石墨烯表面处理的方法及应用
KR20220058634A (ko) 성막 방법
Jung Vertical semiconducting single-walled carbon nanotube Schottky diode
JP2015062210A (ja) Iii族窒化物半導体のエッチング方法およびiii族窒化物半導体装置の製造方法
JP2014075474A (ja) 炭化珪素半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140612

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20140612

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150121

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150127

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150320

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150811

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150907

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151006

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151008

R150 Certificate of patent or registration of utility model

Ref document number: 5825683

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250