JP2014003292A5 - - Google Patents

Claims (10)

1. 少なくとも１つのダイパッドをその上に位置決めしたアクティブ面を含む第１のダイと、
   前記第１のダイの前記アクティブ面に結合される第１の表面および前記第１の表面の反対側の第２の表面を有する第１の接着剤層と、
   上面を有する第１の誘電体層であって、前記第１の誘電体層の前記上面の第１の部分が、前記第１の接着剤層の前記第２の表面に結合される、第１の誘電体層とを含むチップパッケージにおいて、
   前記第１の部分と異なる、前記第１の誘電体層の前記上面の第２の部分には、実質的に接着剤がない、チップパッケージ。
2. 前記第１の誘電体層の前記上面の前記第２の部分は、前記誘電体層の前記上面の前記第１の部分を実質的に取り囲み、
   前記第１の接着剤層の前記第１の表面は、前記第１のダイの前記アクティブ面の表面積にほぼ等しい表面積を有し、
   前記チップパッケージは、
   少なくとも１つのダイパッドをその上に位置決めしたアクティブ面を含む第２のダイと、
   前記第２のダイの前記アクティブ面に結合される第１の表面および前記第１の表面の反対側の第２の表面を有する第２の接着剤層とをさらに含み、
   前記第２の接着剤層の前記第２の表面は、前記第１の誘電体層の前記上面の第３の部分に結合され、
   前記第１および第２のダイは、ギャップがそれらの間に形成されるように位置決めされ、
   前記ギャップと位置合わせされる前記第１の誘電体層の前記上面の部分には、実質的に接着剤がなく、
   前記第１の接着剤層は、非導電性であり、
   前記チップパッケージは、
   前記第１の誘電体層の前記上面に結合される第１のメタライズ層をさらに含み、
   前記第１の誘電体層を貫通して形成され、前記第１のメタライズ層および前記少なくとも１つのダイパッドのうちの少なくとも１つと接触する第１の複数の金属化接続部をさらに含み、
   前記上面と反対側の、前記誘電体層の底面に結合される再配置層をさらに含み、前記再配置層は、
   第２の誘電体層と、
   前記第２の誘電体層に結合される第２のメタライズ層と、
   前記第２の誘電体層を貫通して形成され、前記第１および第２のメタライズ層と電気接触する第２の複数の金属化接続部とを含む、請求項１記載のチップパッケージ。
3. 少なくとも１つの接触パッドをその上に位置決めしたアクティブ面を含む第１の半導体ダイを提供するステップと、
   接着剤層を前記第１の半導体ダイの前記アクティブ面に付加するステップと、
   それに付加された前記接着剤層を有する前記第１の半導体ダイを誘電体基板の上面に前記接着剤層を介して接着するステップとを含み、
   前記接着剤層を前記第１の半導体ダイの前記アクティブ面に付加するステップは、前記接着剤層の第１の表面が半導体ウエハーのアクティブ面と接触するように前記接着剤層を前記半導体ウエハーに付加するステップを含み、
   前記第１の半導体ダイを前記半導体ウエハーから単体化するステップをさらに含む、統合チップパッケージを形成する方法。
4. 前記第１の半導体ダイを単体化する前に、前記第１の表面と反対側の、前記接着剤層の第２の表面に剥離シートを結合するステップをさらに含む、請求項３記載の方法。
5. 前記第１の半導体ダイを単体化する前に前記接着剤層をＢステージ硬化させるステップをさらに含む、請求項３または４に記載の方法。
6. 少なくとも１つのダイパッドをその上に位置決めしたアクティブ面を含む第２の半導体ダイを提供するステップと、
   接着剤層を前記第２の半導体ダイの前記アクティブ面に付加するステップと、
   それに付加された前記接着剤層を有する前記第２の半導体ダイを前記誘電体基板の前記上面に接着するステップとをさらに含む、請求項３乃至５のいずれかに記載の方法。
7. 前記第１および第２の半導体ダイの前記接着剤層間の前記誘電体基板の前記上面にギャップが形成されるように、前記第１の半導体ダイおよび前記第２の半導体ダイを前記誘電体基板の前記上面に位置決めするステップをさらに含む、請求項６記載の方法。
8. 第１のメタライズ層を前記誘電体基板の前記上面に形成するステップと、
   前記誘電体基板を貫通する第１の複数の金属化接続部を形成するステップであって、前記第１の複数の金属化接続部が、前記第１のメタライズ層および前記少なくとも１つの接触パッドのうちの少なくとも１つと接触する、ステップとをさらに含む、請求項３乃至７のいずれかに記載の方法。
9. 誘電体基板と、
   第１のダイアセンブリであって、
   接触パッドをその上に位置決めしたアクティブ面を有する半導体ダイと、
   前記半導体ダイの前記アクティブ面に結合される第１の表面を有する非導電性接着剤層とを含み、
   前記接着剤層の前記第１の表面の表面積が、前記半導体ダイの前記アクティブ面の表面積に実質的に等しく、
   前記第１の表面と反対側の、前記接着剤層の第２の表面が、前記誘電体基板の表面に結合される、第１のダイアセンブリとを含む統合チップパッケージにおいて、
   前記第１のダイアセンブリに隣接する前記柔軟な基板の前記表面の小部分には、実質的に接着剤がない、統合チップパッケージ。
10. 接触パッドをその上に位置決めしたアクティブ面を有する半導体ダイと、
    前記半導体ダイの前記アクティブ面に結合される接着剤層であって、前記接着剤層の表面積が、前記半導体ダイの前記アクティブ面の表面積に実質的に等しい、接着剤層とを含む第２のダイアセンブリをさらに含み、
    前記第２のダイアセンブリは、前記柔軟な基板の前記表面に結合され、
    前記第１および第２のダイアセンブリ間の前記柔軟な基板の前記表面に形成されるギャップには、実質的に接着剤がなく、
    前記第２のダイアセンブリは、前記第１のダイアセンブリの前記接着剤層が前記第２のダイアセンブリの前記接着剤層と接触しないように前記柔軟な基板の前記表面に位置決めされる、請求項９記載の統合チップパッケージ。