JP2013513252A5 - - Google Patents

Claims (14)

1. 半導体デバイスの製造方法であって、前記方法は、
   打込みマスク層上にエッチマスクをパターニング処理する工程、
   を含み、ここで、打込みマスク層は、第１導電型の半導体材料のチャネル層上にあり、および、チャネル層は、第１導電型の半導体基板の上面上にあり、
   前記方法は、さらに、
   エッチマスクを介してチャネル層及び打込みマスク層の一部を選択的にエッチングし、上面と、各々の底面により画定されるエッチングされた各部分に隣接した側壁とを各々有する隆起した領域を画定する工程と、
   チャネル層のエッチングされた部分の底面の下に半導体材料中の第２導電型の打込み領域を形成するために、打込みマスク層のエッチングされた部分を介してチャネル層へイオンを打込む工程と、
   を含み、ここで、イオンは、半導体基板の上面に対して垂直から＋／−１０°以内の角度で打込まれ、打込む工程の間に打込みマスク層に衝突する十分なイオンは打込みマスクによって散乱され、隆起した領域のチャネル層の側壁に隣接した第２導電型の打込み領域に＋ドーピングされ、エッチングされた部分の底面の下の打込み領域は隆起した領域のチャネル層の側壁に隣接した打込み領域に繋がっており、前記の２導電型の＋ドーピングされた打込み領域がトレンチの底部から隆起した領域の頂上近くまで伸長する長いチャネルを形成していることを特徴とする方法。
2. チャネル層が、半導体基板上にある第１導電型の半導体材料のドリフト層上にあることを特徴とする請求項1に記載の方法。
3. チャネル層とドリフト層は、各々、ドーパント濃度を有し、およびチャネル層のドーパント濃度は、ドリフト層のドーパント濃度より低いことを特徴とする請求項２に記載の方法。
4. 打込み中のイオンのエネルギーが、２５０ｋｅＶから２ＭｅＶであることを特徴とする請求項1に記載の方法。
5. イオンの打込みの間、打込みマスク層は、第１導電型の半導体材料のソース層上にあり、およびソース層はチャネル層上にあることを特徴とする請求項1に記載の方法。
6. チャネル層および半導体基板が、ＳｉＣを含むことを特徴とする請求項１に記載の方法。
7. 打込みマスク層が、少なくとも０．５μｍの厚さを有することを特徴とする請求項１に記載の方法。
8. チャネル層が、０．２５μｍ〜５μｍの厚さおよび１ｘ１０^１４／ｃｍ^３〜１ｘ１０^１８／ｃｍ^３のドーパント濃度を有することを特徴とする請求項１に記載の方法。
9. ドリフト層が、２００μｍ未満の厚さおよび１ｘ１０^１４／ｃｍ^３〜１ｘ１０^１８／ｃｍ^３のドーパント濃度を有することを特徴とする請求項２に記載の方法。
10. ソース層が、５ｘ１０^１８／ｃｍ^３より大きなドーパント濃度を有することを特徴とする請求項５に記載の方法。
11. 半導体基板は、１ｘ１０^１８／ｃｍ^３〜１ｘ１０^２０／ｃｍ^３のドーパント濃度を有することを特徴とする請求項１に記載の方法。
12. イオンの打込みの間、打込みマスク層が、第１導電型の半導体材料のソース層上にあり、およびソース層はチャネル層上にあることを特徴とする請求項２に記載の方法。
13. 隆起したソース領域が、フィンガーの形態の複数の離間した細長い部分を含むことを特徴とする請求項１に記載の方法。
14. イオンが、半導体基板の上面に対して垂直から＋／−０．１°の角度でチャネル層へ打込まれることを特徴とする請求項１に記載の方法。