JP2013509708A - 支持構造の製造方法 - Google Patents
支持構造の製造方法 Download PDFInfo
- Publication number
- JP2013509708A JP2013509708A JP2012536730A JP2012536730A JP2013509708A JP 2013509708 A JP2013509708 A JP 2013509708A JP 2012536730 A JP2012536730 A JP 2012536730A JP 2012536730 A JP2012536730 A JP 2012536730A JP 2013509708 A JP2013509708 A JP 2013509708A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- burl
- top layer
- electrode
- providing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6831—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks
- H01L21/6833—Details of electrostatic chucks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/115—Via connections; Lands around holes or via connections
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
本発明は、リソグラフィプロセスにおいて物品を支持するための支持構造の製造方法に関する。本方法は、絶縁体上に設けられた導電性最上層を有する基板を設ける工程と、パターン化された電極構造を設けるために導電性最上層のパターニングを行う工程と、絶縁性上面を有する埋め込み電極構造を設けるように導電性最上層を酸化する工程と、を含む。これにより、静電クランプを手軽に設けるための電極構造として単純な埋め込み構造を提供することができる。本発明は、リソグラフィプロセスにおいて物品を支持するために相応に製造される支持構造にさらに関する。
【選択図】図1
【選択図】図1
Description
本発明は、リソグラフィプロセスにおいて物品を支持するための支持構造の製造方法に関する。
リソグラフィ投影装置においては、フォトリソグラフィプロセス中、ウエハーまたはレチクルなどの物品はクランプ力によって物品支持構造上にクランプされる。このクランプ力は、真空圧力から、静電力、分子間結合力、または単なる重力にまで及びうる。この物品支持構造は、ウエハーまたはレチクルがその上に保持される平面を、均一な平坦面を画成する複数の突起の形態で、画成する。これら突起の高さの微細なばらつきは画像解像度にとって致命的である。その理由は、物品が理想的な面配向からの少しでも偏向すると、ウエハーの回転をもたらし、この回転によるオーバレイ誤差をもたらしうるからである。また、物品支持構造のこのような高さのばらつきは、物品支持構造によって支持される物品の高さのばらつきをもたらしうる。リソグラフィプロセス中、投影系の焦点距離が限られていることから、このような高さのばらつきは画像解像度に影響を及ぼしうる。したがって、理想的な平坦な物品支持構造を有することは極めて重要である。
欧州特許出願公開第0947884号には、基板の平坦度を向上するように突起が配置された基板保持具を有するリソグラフィ装置が記載されている。例えば、このような突起の一般的な直径は0.5mmであり、このような突起を一般に3mmの相互離間距離で複数配置することによって、基板を支持する複数の支持部材から成る1つのベッドを形成しうる。これらの突起間の間隙は比較的大きいため、汚染物質が存在したとしても汚染物質は突起間に落ちるので、汚染物質によって基板が局所的に持ち上げられないため、通常は基板の平坦度に支障を来たすことはない。
従来の製造手法は時間がかかる上に、研磨工程を複数伴うため、これらの研磨工程による損失が大きく、信頼性が低い。一代替方法において、国際公開第2008/051369号は、複数のシリコンウエハー(片)を用いた静電クランプの製造方法を開示している。これらのシリコンウエハー(片)は、CVD、PVDプロセス、およびフォトリソグラフィ技術によって処理および機械加工され、その後に組み立てられて静電クランプを形成する。ただし、埋め込み電極を分離構造内に有する支持構造で構成された、複雑な組み立て手法を必要としない完成版クランプを容易に提供するという課題が存在する。その理由は、複雑な組み立て手法は、得られる構造の平坦度を容易に損ないうるからである。
米国特許第4184188号は、Al電極を酸化させて分離層を形成する静電クランプ作製方法を示している。ただし、このような電極の平坦度は問題があり、分離層を介した放電を防止するために分離層を厚くする必要がある。このため、所望のクランプ効果を得るには、より高いクランプ電圧を使用する必要がある。
この出願の文脈において、前記「物品」は、上記のウエハー、レチクル、マスク、または基板という用語の何れにも相当し、より具体的には以下の用語に相当しうる。
−リソグラフィ投影手法を使用する製造装置で処理される基板、または
−リソグラフィ投影装置、マスク検査またはクリーニング装置などのマスクハンドリング装置、あるいはマスク製造装置におけるリソグラフィ投影マスクまたはマスクブランク、あるいは放射系の光路においてクランプされる何れか他の物品または光学素子、
−印刷用ディスプレイのための基板、
−CVDまたはPVD装置のような真空装置において処理される基板。
−リソグラフィ投影手法を使用する製造装置で処理される基板、または
−リソグラフィ投影装置、マスク検査またはクリーニング装置などのマスクハンドリング装置、あるいはマスク製造装置におけるリソグラフィ投影マスクまたはマスクブランク、あるいは放射系の光路においてクランプされる何れか他の物品または光学素子、
−印刷用ディスプレイのための基板、
−CVDまたはPVD装置のような真空装置において処理される基板。
リソグラフィプロセスにおいて物品を支持するための支持構造の製造方法を提供することが提案される。本方法は、
絶縁体上に設けられた上側導電層を有する基板を設ける工程と、
パターン化された電極構造を設けるために、上側導電層のパターニングを行う工程と、
分離層に接続される絶縁性上面を有する埋め込み電極構造を設けるために、上側導電層を変性させる工程と、
を含む。
絶縁体上に設けられた上側導電層を有する基板を設ける工程と、
パターン化された電極構造を設けるために、上側導電層のパターニングを行う工程と、
分離層に接続される絶縁性上面を有する埋め込み電極構造を設けるために、上側導電層を変性させる工程と、
を含む。
別の側面において、本発明は物品を支持する支持構造に関する。本支持構造は、
−絶縁体上に設けられた導電層を有する基板を備え、
−前記上側導電層は電極構造としてパターン化され、
−絶縁された上面を有する埋め込み電極構造を形成するために、前記導電層は酸化された上面を有する。
−絶縁体上に設けられた導電層を有する基板を備え、
−前記上側導電層は電極構造としてパターン化され、
−絶縁された上面を有する埋め込み電極構造を形成するために、前記導電層は酸化された上面を有する。
これにより、静電クランプを手軽に設けるための電極構造として単純な埋め込み構造を提供することができる。
埋め込み酸化物層を用いるSOI(シリコンオンインシュレータ)製造法は知られており、一般には以下の基本工程に従う。
1)O2を高投与量(約2e18cm−2)およびエネルギー(150〜300keV)でシリコン基板に注入する工程と、
2)高温(1100〜1175℃)でのアニールプロセスを(例えばN2を用いた)不活性環境で3〜5時間にわたって実施し、基板表面の結晶性の回復と埋め込まれた酸化物自体の形成の2つを行う工程と、
3)この埋め込まれた酸化物の上にエピタキシャルシリコン層(後で回路をその上に構築するための層として役立つ層)を堆積させる工程。近年、SOI技術においては、埋め込み窒化シリコン層(Si3N4)の使用も同様に成功している。シリコンオンインシュレータ基板10が図1に示されている。
1)O2を高投与量(約2e18cm−2)およびエネルギー(150〜300keV)でシリコン基板に注入する工程と、
2)高温(1100〜1175℃)でのアニールプロセスを(例えばN2を用いた)不活性環境で3〜5時間にわたって実施し、基板表面の結晶性の回復と埋め込まれた酸化物自体の形成の2つを行う工程と、
3)この埋め込まれた酸化物の上にエピタキシャルシリコン層(後で回路をその上に構築するための層として役立つ層)を堆積させる工程。近年、SOI技術においては、埋め込み窒化シリコン層(Si3N4)の使用も同様に成功している。シリコンオンインシュレータ基板10が図1に示されている。
図1は、本発明による静電クランプ製造方法の起点を示している。基本的に、本方法は何れの種類の静電クランプにも適用可能であり、特に、ドープされた誘電体を介して電荷がクランプの表面に移動するジョンソン・ラーベック(JR)型の静電クランプに適用可能でありうる。本願の各実施例は、クーロン型静電クランプ力を用いた静電クランプを開示する。基本的に、本方法は、工程Aにおいて、絶縁体20の上に設けられた上側導電層30を有する基板10を設けることを考えている。
一般に、このような基板は、公知のシリコンオンインシュレータ型100の導電性基板10である。あるいは、本基板は、アルミニウム、Ti、TiNの導電層を有する、表面が陽極酸化されたアルミニウム、ガラス、不動態化層(非SOI)を有する標準的なシリコンから作製することもできる。酸化シリコン層20は電気絶縁層である。上側シリコン層30は導電性であり、形成される電極構造のための電極材料を基本的に形成する。工程Bで、電極プリフォーム40を導電性シリコン層にエッチングする。このパターニング工程は、レジスト層50を設け、レジスト50を現像し、基板をエッチングしてレジストパターンに対応するパターン化されたプリフォーム電極構造40を形成するという公知の方法で行われる。その後、パターン化されたレジスト層を除去する。したがって、この工程では、肉厚材料部分41と肉薄材料部分42の高さの輪郭を画成するプリフォーム電極パターニング構造40が作成される。あるいは、代替工程B’に示されているように、絶縁体層20を露出させることによって肉薄材料部分42が全くないプリフォームパターニング構造40を作成してもよい。肉厚部分間の一般的な間隙距離は20ミクロン台でよく、好ましくは変性中に間隙が除去されて上面がほぼ閉じるように10ミクロンである。変性後、研磨可能な均質で閉じた最上層を設けるために、このような間隙は一般に変性二酸化シリコンで完全に満たされる。
変性時、導電層30の肉厚部分41の各側面43は、特にシリコンから二酸化シリコンへの熱変性によって、分離層になる。
工程Cで、上側導電層30を部分的に分離層に変性する。特に、上側導電層(30)の変性によってプリフォーム電極構造40の上に分離層31が形成される。
また、導電性構造30の肉薄部分42を分離層に変性し、形成された電極61を分離する。変性された各肉薄部分42は下側分離層20に接触し、これにより、形成された電極構造60を基本的に分離する。したがって、上側導電層31を酸化することによって、分離層20に接続される絶縁性上面31を有する埋め込み電極構造60が設けられる。これにより、最上層31は、導電性電極部分61を完全に取り囲む。一般に、酸化は熱酸化処理によって行われる。なお、プリフォームは、変性工程によって、分離層20、31に埋め込まれた電極構造60として形成されることに注目されたい。アルミニウムの場合は湿式酸化、またはTi、SiN、またはTiNの場合は酸素プラズマ処理のように、他の変性方法も可能である。
以降の工程Dでは、必要であれば、図2に示されているように仕上げ工程を設けてもよい。この仕上げ工程には、例えば、研磨、耐摩耗性最上層70の形成、および/または以降の処理工程のための準備が含まれる。なお、使用される材料はシリコンおよび酸化シリコンであるが、他の材料、特にGe、SiN、Ti、TiN、またはAlなど、も考えられ、またJR型クランプをもたらすために、または他の方法で材料の導電率を所望どおりに調整するために、シリコン層をドープしうることに注目されたい。さらに、熱酸化は好適な酸化方法であるが、適した反応物質を選択することによって他の変性方法も考えられうる。
したがって、図1には、特に工程Dに、物品を支持するための支持構造100として、
−絶縁体20上に設けられた導電層30を有する基板10を備え、
−上側導電層30は電極構造40としてパターン化され、
−前記導電層は、絶縁された上面31を有する埋め込み電極構造40を形成するために変性された上面31を有する、
支持構造100が示されている。
−絶縁体20上に設けられた導電層30を有する基板10を備え、
−上側導電層30は電極構造40としてパターン化され、
−前記導電層は、絶縁された上面31を有する埋め込み電極構造40を形成するために変性された上面31を有する、
支持構造100が示されている。
動作時に電極を帯電させて静電クランプをもたらすために、電気制御システム(図示せず)が設けられることは明らかである。
図2は、図1のように形成されたパターン化された電極構造60の上にバール構造を設けるためのオプションプロセスをより詳細に示している。
工程Eで、電極構造にビア穴81を設けるパターニング工程が行われる。このパターニング工程は、ビア穴構造を画成するパターン化されたレジスト層82を用いて一般に行われ、以降のエッチング工程においてビア穴81が作成される。したがって、エッチング工程は、ビア穴81を、好ましくは導電性の、基板10に接触させるように行われることが好ましい。
工程Fでは、エッチングされたビア穴81にバール材料70を、一般には適した堆積方法によって、設けることによってバール構造80が形成される。TiNまたは二酸化シリコンは、適した耐磨耗性を有するオプション材料である。導電性バール材料を選択することによって、電荷の蓄積をウエハーから大地電位に導くための通電をもたらすことができる。なお、バール構造80は電極構造60から電気的に分離されていることに注目されたい。
工程Gでは、電極構造の絶縁性上面31を露出させるために、剥離および研磨によって最上部が除去される。
したがって、バール構造80は、酸化された上側導電層の上に設けられる耐摩耗層70として設けられ、バール構造を形成するために耐磨耗層は部分的に除去される。
さらに、絶縁性上面を露出させるために、バール構造は平坦化される。
また、工程Hにおいて、絶縁性上面31から突出したバール構造80を作成するために、絶縁性上面31がエッチングされる。
したがって、図2には、特に工程Hに、パターン化された電極構造40の上にバール構造80をさらに備えた支持構造が示されている。バール構造80を基板10に接触させるためのビア穴81がバール構造80に設けられている。
図2に開示されているバール構造80は、接地を形成するために導電性基板10に電気的に接触するビア穴81を有するが、一部の実施形態においては接地は不要である。したがって、一般には電極構造の上に設けられた構造によって基板10から分離させたバール構造80を設けてもよい。代替工程B’を参照すると、肉薄層42が用いられない場合は、代わりにバール構造を電極間に設けてもよく、適したバール材料を電極61間に形成された間隙に充填することによって基板10との接触を形成できる。
図3は、図1の実施形態の静電クランプにバール構造を設けるための一代替方法を示す。この例においては、図2の二酸化シリコン層31に設けられた間挿バールパターン80とは対照的に、電極上のバール構造をエッチングするために最上部の二酸化シリコン層が直接用いられる。図1の工程D、場合によっては図3のE(2)では、追加堆積された酸化シリコンによって必要に応じて拡大された平坦な酸化シリコン層を有する支持構造100が得られる。この実施形態の場合、二酸化シリコン層は、バール構造をエッチングするために十分に肉厚であり、研磨後の肉厚が好ましくは7〜15ミクロンの絶縁性最上層31においてバール間隙の高さが約5〜10ミクロンになるように一般に寸法設計される。
このようにして、バールを形成可能な完全に平坦な表面を製造できるため、平坦な支持面を複数のバール80の頂面として有する支持構造100を提供可能である。
オプション工程E(1)においては、図1Dの研磨工程の前に、絶縁性最上層31に追加の二酸化シリコン71を、例えば化学気相成長(CVD)、スパッタリング、PECVD、またはスピンコーティング法によって、設けうる。この工程は、所望のバール間隙高さを設けるには変性層の高さが不十分な場合に、望ましいことがある。変性層31の一般的な寸法は7ミクロンであり、この寸法は、熱酸化の場合は、熱処理の数日後に得られ、最大厚として約15ミクロンを実現可能である。熱酸化されたシリコン層(31)の分離性は極めて優れており、約1V/nmに耐えることができる。追加の耐摩耗層71を加えて絶縁性最上層(31)をより厚い層に成長させると、分離性(例えば、PECVD、SiO2、SiN)または導電性(TaN)の耐摩耗層71の材料特性を熱変性層31の分離性に組み合わせることができる。これにより、一部の実施形態においては、導電面を有する支持構造100が提供されうる。
2ミクロンの酸化物層31の上のバール間隙高さが約5ミクロンであり、合計の厚みが7ミクロンである場合、僅か約600Vという好適なクランプ電圧になる。これは、ブレークスルーを引き起こす可能性がより高い数kVという従来のクランプ電圧に比べ、有利である。より高いバール80の場合、例えば、4ミクロンの酸化物層の上のバール間隙の高さが約10ミクロンであると、クランプのクランプ電圧はやや高くなり約1200V台になる。
分離層31は機械的、電気的、および熱的に良好な堅牢性を有し、特に2ミクロンの層は、高クランプ電圧に耐えて放電を防止できる優れた絶縁性を既に形成し、放電効果を誘発しうる表面損傷を防止する、または高衝撃力に耐える、機械的堅牢性も有することが見出されている。
以降の工程F(2)で、平坦化された酸化シリコン層31に、バールパターンに従ってパターン化されたレジスト層82が設けられる。このバールパターンには、例えば、バール直径が0.5mmであるこのような複数の突起が一般に3mmの相互離間距離で配置されている。
工程G(2)で、マスクパターンによって保護された位置にバール80が設けられるように、二酸化シリコン31がエッチングされる。エッチングプロセスによっては、約5〜10ミクロンのエッチング高さが可能である。
工程H(2)で、パターン化されたレジスト層82が除去される。バール80の平坦度は図1Dの研磨工程で画定されるので、バールは極めて平坦であり、電極クランプ100に所望される平坦度を十分にもたらすことができる。特に、エッチングによって形成されるバール間の間隙の平坦度公差はあまり重要ではない。
本発明を図面に例示し、上記説明において詳細に説明してきたが、このような例示および説明は説明的または例示的であると見なされるべきであり、制限的なものとは見なされるべきでなく、本発明は開示されている実施形態に限定されるものではない。特に、文脈から明らかでない限り、個別に議論されているさまざまな実施形態で扱われているさまざまな実施形態の複数の側面は、関連性のある、物理的に可能な組み合わせ変形例の何れかに開示されていると見なされ、本発明の範囲はこのような組み合わせにも及ぶ。
このような代替用途の文脈においては、本願明細書中の「ウエハー」という用語は、より一般的な「基板」という用語と同意語であると見なしうることを当業者は理解されるであろう。
当業者は、図面、開示、および添付の特許請求の範囲を検討されることにより、開示されている実施形態の他の変形例を理解し、特許請求されている本発明の実施の際に具体化できるであろう。リソグラフィプロセスにおいて物品を支持するための支持構造の製造方法を提供することが提案される。本方法は、
絶縁体上に設けられた上側導電層を有する基板を設ける工程と、
パターン化された電極構造を設けるために、上側導電層のパターニングを行う工程と、
分離層に接続される絶縁性上面を有する埋め込み電極構造を設けるように、上側導電層を変性させる工程と、
を含む。
絶縁体上に設けられた上側導電層を有する基板を設ける工程と、
パターン化された電極構造を設けるために、上側導電層のパターニングを行う工程と、
分離層に接続される絶縁性上面を有する埋め込み電極構造を設けるように、上側導電層を変性させる工程と、
を含む。
別の側面において、本発明は物品を支持する支持構造に関する。本支持構造は、
絶縁体上に設けられた導電層を有する基板であって、
前記上側導電層が電極構造としてパターン化された、基板と、
絶縁された上面を有する埋め込み電極構造を形成するための、前記パターン化された電極構造の上の最上層と、
を備える。このような最上層は、特に、これがシリコンである場合は、前記電極構造の酸化された上面でもよい。
絶縁体上に設けられた導電層を有する基板であって、
前記上側導電層が電極構造としてパターン化された、基板と、
絶縁された上面を有する埋め込み電極構造を形成するための、前記パターン化された電極構造の上の最上層と、
を備える。このような最上層は、特に、これがシリコンである場合は、前記電極構造の酸化された上面でもよい。
あるいは、電極は、光造形可能な金属など如何なる導電性材料でも形成されうる。その場合、絶縁性最上層は、例えばPECVD窒化シリコンまたは何れか他の薄膜材料でもよい。
このような場合は、絶縁性最上層を他の何れかの手段、例えばCVD、PECVD、スピンコーティングなど、で堆積させてもよい。材料は、例えば酸化シリコン、窒化シリコン、ポリマー類、または薄く均一に堆積可能な何れか他の分離層にすることができる。特許請求の範囲において、「備える/含む(comprising)」という単語は、他の要素または工程を排除するものではなく、不定冠詞「a」または「an」は複数を排除するものではない。単一ユニットは、特許請求の範囲に記載されている複数項目の機能を果たしうる。特定の方策が互いに異なる従属請求項に記載されているという単なる事実は、これらの方策の組み合わせを好都合に使用できないことを示すものではない。特許請求の範囲の参照符号は何れも範囲を限定するものと解釈されるべきではない。
Claims (15)
- リソグラフィプロセスにおいて物品を支持するための支持構造(100)の製造方法であって、
−絶縁体層(20)の上に設けられた上側導電層(30)を有する基板(10)を設ける工程と、
−電極部分(41)の高さ輪郭を有するプリフォームパターニング構造(40)を前記上側導電層(30)に設ける工程と、
−前記上側導電層(30)を部分的に変性させることによって前記電極部分(41)の各側面(43)が変性されて分離層になり、これにより、前記分離層(20)に接続されて残りの導電性電極(61)を完全に取り囲む絶縁性最上層(31)を有する埋め込み電極構造(60)を設ける工程と、
を含み、研磨工程後に、
−前記パターン化された電極構造(40)の上にバール構造(80)を設ける工程、
をさらに含む方法。 - 前記上側導電層は、シリコン層(30)、あるいはSiNまたはTiNから成る群の何れか、によって形成される、請求項1に記載の方法。
- 前記導電層はドープされる、請求項2に記載の方法。
- 前記部分的変性工程は熱酸化またはプラズマ処理によって行われる、請求項1に記載の方法。
- 前記バール構造(80)は、前記酸化された最上層(31)または絶縁体(20)の何れかの上に設けられる耐摩耗層(70、71)として設けられ、前記耐磨耗層(70、71)は、前記バール構造(80)を形成するために部分的に除去される、請求項1に記載の方法。
- 前記耐摩耗層(70)を設ける前に、前記バール構造(80)を前記基板(10)または絶縁体(20)の何れかに接触させるためのビア穴(81)が前記電極構造(40)に設けられ、前記絶縁性最上層(31)を露出させるために前記バール構造(80)を平坦化し、前記絶縁性最上層(31)をエッチングし、これにより前記絶縁性最上層(31)から突出したバール構造(80)を形成する工程をさらに含む、請求項6に記載の方法。
- 前記バール構造(80)と前記基板(10)とは導電性である、請求項6に記載の方法。
- 前記耐摩耗層(70、71)はTiNまたはSiO2を含む、請求項5に記載の方法。
- 前記バール構造(80)を画成するパターン化されたレジスト層82が前記絶縁された最上層(31)に設けられ、前記絶縁された最上層の厚さより小さいバール間隙高さを有するバールパターンが前記絶縁された最上層(31)にエッチングされる、請求項1に記載の方法。
- 前記パターン化されたレジスト層を設ける前に、耐摩耗性最上層(71)を形成するために、前記絶縁された最上層をCVD、スパッタリング、PECVD、またはスピンコーティング法によって成長させる、請求項9に記載の方法。
- 物品を支持するための支持構造(100)であって、
−絶縁体層(20)の上に設けられた導電層(30)を有する基板(10)であって、
−前記上側導電層(30)は複数の電極(61)を備えた電極構造(40)としてパターン化され、
−前記導電性電極(61)を完全に取り囲む絶縁された最上層(31)を有する埋め込み電極構造(40)を形成するために、前記導電層は、前記分離層(20)に接続されて前記電極(61)を完全に取り囲む部分的に変性された最上層(31)を有する、基板(10)と、
−前記パターン化された電極構造(40)の上に設けられたバール構造と、
を備える支持構造。 - 前記パターン化された電極構造(40)の上にバール構造(80)をさらに備え、前記バール構造(80)を前記基板(10)に接触させるためのビア穴(81)が前記バール構造(80)に設けられる、請求項11に記載の支持構造。
- 前記バールパターンは、前記絶縁された最上層(31)に設けられ、前記絶縁された上面の厚さより小さいバール間隙を有する、請求項11に記載の支持構造。
- 前記絶縁された最上層(31)は、前記バール構造(80)が形成される耐摩耗性最上層(71)を設けて成長させられる、請求項11に記載の支持構造。
- リソグラフィプロセスにおいて物品を支持するための支持構造(100)の製造方法であって、
−酸化シリコン層(20)の上に設けられた導電性最上層(30)を有するシリコン基板(10)を設ける工程と、
−電極部分(41)の高さ輪郭を有するプリフォームパターニング構造(40)を前記導電性最上層(30)に設ける工程と、
−前記上側導電層(30)を熱酸化して前記電極部分(41)の各側面(43)が分離層になるように変性させ、これにより、前記分離層(20)に接続されて残りの導電性電極(61)を完全に取り囲む絶縁性最上層(31)を有する埋め込み電極構造(60)を設ける工程と、を含み、バール構造(80)を前記パターン化された電極構造(40)の上に設ける工程、をさらに含む方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP09174710A EP2317546A1 (en) | 2009-10-30 | 2009-10-30 | Method of making a support structure |
EP09174710.5 | 2009-10-30 | ||
PCT/NL2010/050727 WO2011053145A1 (en) | 2009-10-30 | 2010-11-01 | Method of making a support structure |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013509708A true JP2013509708A (ja) | 2013-03-14 |
Family
ID=42035662
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012536730A Pending JP2013509708A (ja) | 2009-10-30 | 2010-11-01 | 支持構造の製造方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US20130126226A1 (ja) |
EP (2) | EP2317546A1 (ja) |
JP (1) | JP2013509708A (ja) |
KR (1) | KR20120120143A (ja) |
CN (1) | CN102696100A (ja) |
WO (1) | WO2011053145A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016519332A (ja) * | 2013-03-27 | 2016-06-30 | エーエスエムエル ネザーランズ ビー.ブイ. | リソグラフィ装置における使用のための物体ホルダ、及び、物体ホルダを製造する方法 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102011014162B4 (de) | 2011-03-16 | 2019-12-05 | Berliner Glas Kgaa Herbert Kubatz Gmbh & Co | Verfahren zur Herstellung eines Trägers eines elektrostatischen Clamps |
KR101652782B1 (ko) | 2012-02-03 | 2016-08-31 | 에이에스엠엘 네델란즈 비.브이. | 기판 홀더 및 리소그래피 장치 |
KR102590964B1 (ko) * | 2016-07-20 | 2023-10-18 | 삼성디스플레이 주식회사 | 정전척 |
DE102018116463A1 (de) * | 2018-07-06 | 2020-01-09 | Berliner Glas Kgaa Herbert Kubatz Gmbh & Co. | Elektrostatische Haltevorrichtung und Verfahren zu deren Herstellung |
US10971514B2 (en) * | 2018-10-17 | 2021-04-06 | Sandisk Technologies Llc | Multi-tier three-dimensional memory device with dielectric support pillars and methods for making the same |
CN111696961B (zh) | 2019-03-11 | 2022-04-12 | 联华电子股份有限公司 | 半导体结构及其制作方法 |
DE102019108855B4 (de) * | 2019-04-04 | 2020-11-12 | Berliner Glas Kgaa Herbert Kubatz Gmbh & Co. | Elektrostatische Haltevorrichtung mit einer Schichtverbund-Elektrodeneinrichtung und Verfahren zu deren Herstellung |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4184188A (en) * | 1978-01-16 | 1980-01-15 | Veeco Instruments Inc. | Substrate clamping technique in IC fabrication processes |
JP2000277597A (ja) * | 1999-03-25 | 2000-10-06 | Ibiden Co Ltd | 静電チャック |
JP2002100669A (ja) * | 2000-09-21 | 2002-04-05 | Toshiba Corp | 静電チャックおよびその製造方法 |
JP2007511900A (ja) * | 2003-10-10 | 2007-05-10 | アクセリス テクノロジーズ インコーポレーテッド | Memsベースの接触伝導型静電チャック |
JP2008181913A (ja) * | 2007-01-23 | 2008-08-07 | Creative Technology:Kk | 静電チャック及びその製造方法 |
JP2009176928A (ja) * | 2008-01-24 | 2009-08-06 | Suzuka Fuji Xerox Co Ltd | 静電チャックおよびその製造方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4724510A (en) * | 1986-12-12 | 1988-02-09 | Tegal Corporation | Electrostatic wafer clamp |
EP0609504A1 (en) * | 1992-11-20 | 1994-08-10 | Texas Instruments Incorporated | Thin-film electrostatic wafer chuck |
US5463526A (en) * | 1994-01-21 | 1995-10-31 | Lam Research Corporation | Hybrid electrostatic chuck |
US5583736A (en) * | 1994-11-17 | 1996-12-10 | The United States Of America As Represented By The Department Of Energy | Micromachined silicon electrostatic chuck |
EP0947884B1 (en) | 1998-03-31 | 2004-03-10 | ASML Netherlands B.V. | Lithographic projection apparatus with substrate holder |
EP1391786B1 (en) * | 2002-08-23 | 2010-10-06 | ASML Netherlands B.V. | Chuck, lithographic apparatus and device manufacturing method |
US7072165B2 (en) * | 2003-08-18 | 2006-07-04 | Axcelis Technologies, Inc. | MEMS based multi-polar electrostatic chuck |
WO2008051369A2 (en) | 2006-10-25 | 2008-05-02 | Axcelis Technologies, Inc. | Low-cost electrostatic clamp with fast declamp time and the manufacture |
WO2008082977A2 (en) * | 2006-12-26 | 2008-07-10 | Saint-Gobain Ceramics & Plastics, Inc. | Electrostatic chuck and method of forming |
-
2009
- 2009-10-30 EP EP09174710A patent/EP2317546A1/en not_active Withdrawn
-
2010
- 2010-11-01 US US13/504,542 patent/US20130126226A1/en not_active Abandoned
- 2010-11-01 KR KR1020127014025A patent/KR20120120143A/ko not_active Application Discontinuation
- 2010-11-01 WO PCT/NL2010/050727 patent/WO2011053145A1/en active Application Filing
- 2010-11-01 JP JP2012536730A patent/JP2013509708A/ja active Pending
- 2010-11-01 CN CN2010800579885A patent/CN102696100A/zh active Pending
- 2010-11-01 EP EP10781538A patent/EP2494592A1/en not_active Withdrawn
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4184188A (en) * | 1978-01-16 | 1980-01-15 | Veeco Instruments Inc. | Substrate clamping technique in IC fabrication processes |
JP2000277597A (ja) * | 1999-03-25 | 2000-10-06 | Ibiden Co Ltd | 静電チャック |
JP2002100669A (ja) * | 2000-09-21 | 2002-04-05 | Toshiba Corp | 静電チャックおよびその製造方法 |
JP2007511900A (ja) * | 2003-10-10 | 2007-05-10 | アクセリス テクノロジーズ インコーポレーテッド | Memsベースの接触伝導型静電チャック |
JP2008181913A (ja) * | 2007-01-23 | 2008-08-07 | Creative Technology:Kk | 静電チャック及びその製造方法 |
JP2009176928A (ja) * | 2008-01-24 | 2009-08-06 | Suzuka Fuji Xerox Co Ltd | 静電チャックおよびその製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016519332A (ja) * | 2013-03-27 | 2016-06-30 | エーエスエムエル ネザーランズ ビー.ブイ. | リソグラフィ装置における使用のための物体ホルダ、及び、物体ホルダを製造する方法 |
KR101739765B1 (ko) | 2013-03-27 | 2017-05-25 | 에이에스엠엘 네델란즈 비.브이. | 물체 홀더 및 물체 홀더를 제조하는 방법 |
Also Published As
Publication number | Publication date |
---|---|
EP2494592A1 (en) | 2012-09-05 |
EP2317546A1 (en) | 2011-05-04 |
CN102696100A (zh) | 2012-09-26 |
KR20120120143A (ko) | 2012-11-01 |
US20130126226A1 (en) | 2013-05-23 |
WO2011053145A1 (en) | 2011-05-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2013509708A (ja) | 支持構造の製造方法 | |
TWI233658B (en) | Electrostatic absorbing apparatus | |
US10069064B1 (en) | Memory structure having a magnetic tunnel junction (MTJ) self-aligned to a T-shaped bottom electrode, and method of manufacturing the same | |
EP3531461B1 (en) | Fabrication of large height top metal electrodes for sub-60 nm width magnetic tunnel junctions of magnetoresistive random access memory devices | |
JP4582235B2 (ja) | 圧電デバイスの製造方法 | |
JP3900741B2 (ja) | Soiウェーハの製造方法 | |
WO2019200723A1 (zh) | 一种掩膜版及其制造方法 | |
US20100062224A1 (en) | Method for manufacturing a micromachined device | |
US8232127B2 (en) | Thermo-electric semiconductor device and method for manufacturing the same | |
JP2010198991A (ja) | 静電駆動型mems素子及びその製造方法 | |
KR20060125721A (ko) | Mems 기반 접촉 전도성 정전기 처크 | |
TW201142939A (en) | Method for routing a chamfered substrate | |
TW200847433A (en) | Semiconductor device and fabrication method thereof | |
CN107527798A (zh) | 半导体装置的形成方法 | |
CN103011054A (zh) | 机电换能器的制造方法 | |
US11444244B2 (en) | Mask plate and fabrication method thereof | |
US9536706B2 (en) | Self-aligned dynamic pattern generator device and method of fabrication | |
JP2006121092A (ja) | Soi基板、その製造方法、そしてsoi基板を用いた浮遊構造体の製造方法 | |
CN116472614A (zh) | 具有纳米线芯的铁电场效应晶体管 | |
JP2003225896A (ja) | 粘着防止膜を有する超小型機械構造体及びその製造方法 | |
JPH08102544A (ja) | 金属の陽極処理膜による微小機械装置 | |
WO2023184517A1 (en) | Mems device for euv mask-less lithography | |
US20230189534A1 (en) | Layered bottom electrode dielectric for embedded mram | |
JPH08316296A (ja) | 静電チャック | |
JPH0563069A (ja) | 誘電体分離領域を有する半導体基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20131022 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140917 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140924 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20150310 |