JP2013257919A - 半導体装置 - Google Patents

Abstract

【課題】従来よりもメモリマットにおける救済効率を向上させる。
【解決手段】一の方向に沿って交互に配置されるメモリマット（ＭＡＴ３）およびセンスアンプ列（ＳＡ２、ＳＡ３）と、活性化対象のメモリマットに対して相補ビット線を一の側のメモリマットに持つセンスアンプ列と他の側のメモリマットに持つセンスアンプ列とを区別してそれぞれ選択可能とする二本のカラム選択線（ＹＳｊ、ＹＳｋ）と、カラム選択線を冗長なカラム選択線で置換するカラム救済回路と、を備える。
【選択図】図２

Description

本発明は、半導体装置に係り、特に、カラム救済機能を有する半導体装置に係る。

一般にＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体装置において、メモリアレイには、メモリセルを有するメモリマット（マット）が複数配置されている。ワード線が選択されると、選択されたワード線に対応するメモリマットのみが活性される。続いてカラム選択線が選択されると、活性されたメモリマット内のワード線とカラム選択線の交点に該当するメモリセルが選択される。このように構成されたメモリアレイにおけるカラム救済では、救済効率を高めるために、カラム選択線全体を置換して救済するのではなく、欠陥が発生したメモリマットに対応してカラム選択線を置換して救済することが行われる（特許文献１参照）。

このようなカラム救済（Ｙ系救済）に関し、複数のビット線と複数のワード線にそれぞれ結合された複数のメモリセルを含むメモリマットの複数個を上記ビット線方向に配置し、上記ビット線方向に配置されたメモリマットの間の領域に、かかるメモリマットに振り分けられて設けられるビット線対の半分に対して入出力ノードが接続されてなる複数のラッチ回路を含むセンスアンプ列を設け、上記各ビット線対とそれに接続されるセンスアンプ単位で冗長ビット線対とそれに対応した冗長センスアンプとの置き換えを可能とすることにより、効果的でかつ合理的なＹ系救済を実現する半導体記憶装置が特許文献２に開示されている。より具体的には、特許文献２の図５に示すように、不具合箇所のあるメモリマットに対しさらに上下それぞれ１つのメモリマットずつの計３つのメモリマットを必ず同時に救済する技術が開示されている。

特開２００２−９３１８８号公報 特開２００１−２７３７８８号公報

以下の分析は本発明において与えられる。

ところで、本発明者は、従来技術で示されるようなカラム救済には、以下に示すような問題点が存在することを見出した。

図１０は、従来技術によるカラム救済を実施した場合のメモリアレイの構成を模式的に示す図である。メモリセルが配置されるメモリマット（ＭＡＴ０〜ＭＡＴ７）と、△印で示されるセンスアンプが配置されるセンスアンプ列とが、縦方法に交互に配置される。センスアンプからは、上下のメモリマットに対し、相補となるビット線が配線される。センスアンプは、カラム選択線によって駆動される。図１０では、例えば不良箇所Ｐが存在するメモリマットＭＡＴ３についてカラム選択線ＹＳｊから代替となるカラム選択線ＲＹＳｊへの切替を行う場合が示される。

このような場合、不良メモリセルに接続される第１のビット線とペアになる第２のビット線（ＭＡＴ２又はＭＡＴ４に属する）に不良が存在しない場合であっても、第２のビット線に属するメモリセルが行アドレスによって選択された場合には不良メモリセルに接続される第１のビット線の電位がセンスアンプ回路においてリファレンス電位とされるため、やはり不良となる公算が高い。ここで、公算が高いとしたのは、以下の理由による。

例えば、半導体装置の試験において、第２のビット線に属するメモリセルも不良メモリセルに接続される第１のビット線が適切なリファレンス電位を示さないことによって不良であると判定されれば問題はない。しかしながら、テスト時にリファレンス電位がそれほど変動せずに不良ではないと判定された場合、救済のための冗長切替が行われず、実使用中に徐々に不良化が進んでしまう場合が考えられる。

その解決手段として、図１０においては不良と判定されたメモリセルが接続されるビット線に対してペアとなるビット線が置かれたメモリマット（ここではＭＡＴ２、４）についても救済するようにする。このような救済により、上記のように徐々に不良化した場合であっても、ＭＡＴ２、４側も冗長切替されているために不良とはならない。その一方で、該不良と全く関係のない点線丸印Ｑの部分まで切替えられてしまうため、救済効率が下がってしまうという問題点を本発明者は見出した。

本発明は、上記のようなリファレンス不良の対策も行いつつ、従来よりもメモリマットの救済効率を向上させることを課題とする。

本発明の１つのアスペクト（側面）に係る半導体装置は、複数のメモリセル及び複数の冗長メモリセルと、複数のメモリセルのうち対応する複数のメモリセルのデータを其々増幅する複数のセンスアンプ回路及び複数の冗長メモリセルのうち対応する複数の冗長メモリセルのデータを其々増幅する複数の冗長センスアンプ回路と、複数のメモリセルのうち不良であるメモリセルに対応する第１のセンスアンプ回路に対応した列アドレス情報を保持し、第１のセンスアンプ回路を選択する行アドレス及び列アドレスを受けた場合に、第１のセンスアンプ回路を選択せずに所定の冗長センスアンプ回路を選択する制御を行う冗長制御回路と、を備える。

本発明の他のアスペクト（側面）に係る半導体装置は、一の方向に沿って交互に配置されるメモリマットおよびセンスアンプ列と、活性化対象のメモリマットに対して相補ビット線を一の側のメモリマットに持つセンスアンプ列と他の側のメモリマットに持つセンスアンプ列とを区別してそれぞれ選択可能とする二本のカラム選択線と、カラム選択線を冗長なカラム選択線で置換するカラム救済回路と、を備える。

本発明によれば、従来よりもメモリマットにおける救済効率を向上させることが可能である。

本発明の第１の実施例に係る半導体装置の構成を示す図である。 本発明の第１の実施例に係る半導体装置のメモリセルアレイの構成を示す回路図である。 センスアンプ列と、このセンスアンプ列を救済するために対で救済する必要のあるメモリマットとの関係を示す図である。 本発明の第１の実施例に係るカラム救済回路の回路図である。 本発明の第１の実施例に係る選択回路の回路図である。 具体的な列冗長の切替の概念図である。 カラム救済を実施した場合のメモリアレイの構成を模式的に示す図である。 本発明の第２の実施例に係る半導体装置のメモリセルアレイの構成を示す回路図である。 本発明の第２の実施例に係るカラム救済回路の回路図である。 従来技術によるカラム救済を実施した場合のメモリアレイの構成を模式的に示す図である。

以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。

本発明の一の実施形態に係る半導体装置は、複数のメモリセル及び複数の冗長メモリセルと、複数のメモリセルのうち対応する複数のメモリセルのデータを其々増幅する複数のセンスアンプ回路及び複数の冗長メモリセルのうち対応する複数の冗長メモリセルのデータを其々増幅する複数の冗長センスアンプ回路と、複数のメモリセルのうち不良であるメモリセルに対応する第１のセンスアンプ回路に対応した列アドレス情報を保持し、第１のセンスアンプ回路を選択する行アドレス及び列アドレスを受けた場合に、第１のセンスアンプ回路を選択せずに所定の冗長センスアンプ回路を選択する制御を行う冗長制御回路と、を備える。

半導体装置において、複数のセンスアンプ回路は、複数の行上に其々複数並んで設けられるものであり、冗長制御回路に保持される第１のセンスアンプ回路の情報は、複数の行のうち、第１のセンスアンプ回路が属する行の情報であるようにしてもよい。

半導体装置において、冗長制御回路は、第１のセンスアンプ回路に対応した列アドレス情報を保持するヒューズ素子を備えるようにしてもよい。

本発明の他の実施形態に係る半導体装置は、一の方向に沿って交互に配置されるメモリマット（図２のＭＡＴ３）およびセンスアンプ列（図２のＳＡ２、ＳＡ３）と、活性化対象のメモリマットに対して相補ビット線を一の側のメモリマットに持つセンスアンプ列と他の側のメモリマットに持つセンスアンプ列とを区別してそれぞれ選択可能とする二本のカラム選択線（図２のＹＳｊ、ＹＳｋ）と、カラム選択線を冗長なカラム選択線で置換するカラム救済回路（図１、図４の２０）と、を備える。

半導体装置において、一本のカラム選択線（図２のＹＳｊ）は、一つのセンスアンプ列内において近接した複数のセンスアンプ（図２のＡ０ｏ〜Ａ３ｏ）を共通して駆動するようにしてもよい。

半導体装置において、カラム救済回路（図４の２０）は、センスアンプ列毎に対応させて、カラム選択線を冗長なカラム選択線で置換するか否かの情報を保持する記憶部（図４のＦＳ１ａ〜ＦＳ４ａ、ＦＳ１ｂ〜ＦＳ４ｂ）を備え、所定のセンスアンプ列を挟む２つのメモリマット（図４のＭＡＴｋ、ＭＡＴｋ＋１）のいずれかが選択された場合に、記憶部に保持された情報に基づいてカラム選択線の置換を決定する（図４のＲＹＳｍをアクティブとする）ようにしてもよい。

半導体装置において、カラム救済回路（図４の２０）は、センスアンプ列の配置位置が偶数番目であるか奇数番目であるかにそれぞれ対応した２つの部分回路（図４の３１ａ、３１ｂ）を備え、それぞれの部分回路は、それぞれ記憶部を備え、それぞれの記憶部に保持された情報に従って一本のカラム選択線の置換を決定するようにしてもよい。

半導体装置において、カラム救済回路（図９の２０ａ）は、センスアンプ列の配記位置が偶数番目であるか奇数番目であるかにそれぞれ対応した２つの部分回路（図９の３１ａ、３１ｂ）を備え、それぞれの部分回路は、それぞれ記憶部を備え、それぞれの記憶部に保持された情報に従ってそれぞれ異なるカラム選択線の置換を決定する（図９のＲＹＳｍ＿ｅｖｅｎ、ＲＹＳｍ＿ｏｄｄをアクティブとする）ようにしてもよい。

このような半導体装置によれば、メモリマット中の不良が発生した箇所に係るセンスアンプと、このセンスアンプと同じカラム選択線で選択される、このセンスアンプが存在するセンスアンプ列中のセンスアンプとが救済される。したがって、従来よりもメモリマットにおける救済効率を向上させることが可能である。

以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の第１の実施例に係る半導体装置の構成を示す図である。図１において、半導体装置は、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）であって、アドレス入力回路１１、アドレスラッチ回路１２、コマンド入力回路１３、コマンドデコード回路１４、ロウプリデコーダ１５、ロウ救済回路１６、選択回路１７、ロウデコーダ１８、カラムプリデコーダ１９、カラム救済回路２０、選択回路２１、カラムデコーダ２２、メモリセルアレイ２３、クロック入力回路２４、周波数検知回路２５、位相調整回路２６、タイミングジェネレータ２７、ＦＩＦＯ回路２８、入出力回路２９、内部電源発生回路３０を備える。

アドレス入力回路１１は、外部からアドレス信号ＡＤＤを入力してバッファリングし、アドレスラッチ回路１２に出力する。アドレスラッチ回路１２は、アドレス信号ＡＤＤをクロック信号ＩＣＬＫのタイミングでラッチし、ロウプリデコーダ１５、ロウ救済回路１６、カラムプリデコーダ１９、カラム救済回路２０に出力する。

コマンド入力回路１３は、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、リセット信号／ＲＳＴを外部から入力し、コマンドに係る信号をコマンドデコード回路１４に出力する。コマンドデコード回路１４は、コマンドに係る信号をクロック信号ＩＣＬＫのタイミングでラッチしてデコードし、ロウ救済回路１６の動作タイミングをロウ救済回路１６に出力し、カラム救済回路２０の動作タイミングをカラム救済回路２０に出力に出力する。

ロウプリデコーダ１５は、アドレスラッチ回路１２が出力するアドレス信号をデコードして得られるロウアドレスを選択回路１７に出力する。ロウ救済回路１６は、アドレスラッチ回路１２が出力するアドレス信号をデコードして得られるロウアドレスに対し予めプログラムされたデータに基づいてデコードして得られるロウ救済アドレスを選択回路１７に出力する。選択回路１７は、ロウ救済回路１６が救済したか否かに基づいてロウ救済回路１６の出力かロウプリデコーダ１５の出力かを選択してロウデコーダ１８に出力する。ロウデコーダ１８は、選択回路１７の出力であるロウアドレスをメモリセルアレイ２３に与える。

カラムプリデコーダ１９は、アドレスラッチ回路１２が出力するアドレス信号をデコードして得られるカラムアドレスを選択回路２１に出力する。カラム救済回路２０は、アドレスラッチ回路１２が出力するアドレス信号をデコードして得られるカラムアドレスに対し予めプログラムされたデータに基づいてデコードして得られるカラム救済アドレスを選択回路２１に出力する。選択回路２１は、カラム救済回路２０が救済したか否かに基づいてカラム救済回路２０の出力かカラムプリデコーダ１９の出力かを選択してカラムデコーダ２２に出力する。カラムデコーダ２２は、選択回路２１の出力であるカラムアドレスをメモリセルアレイ２３に与える。メモリセルアレイ２３は、カラムアドレスとロウアドレスとに対応するメモリセルにアクセスする。

クロック入力回路２４は、外部からクロック信号ＣＫ、／ＣＫを入力してバッファリングし、クロック信号ＩＣＬＫをアドレスラッチ回路１２、コマンドデコード回路１４、周波数検知回路２５、位相調整回路２６に出力する。周波数検知回路２５は、クロック信号ＩＣＬＫの周波数の情報を検出する。位相調整回路２６は、周波数検知回路２５が検出した周波数の情報に基づいてクロック信号ＩＣＬＫの位相を調整して得られるクロック信号ＬＣＬＫをＦＩＦＯ回路２８、入出力回路２９に出力する。

ＦＩＦＯ回路２８は、メモリセルアレイ２３と入出力回路２９間にあって入出力データをバッファリングする。入出力回路２９は、ＤＱ端子から入力されたライトデータをＦＩＦＯ回路２８に出力し、また、ＦＩＦＯ回路２８から入力されたリードデータをＤＱ端子に出力する。この場合、クロック信号ＬＣＬＫの位相は、クロック信号ＬＣＬＫに同期してＤＱ端子から出力されるデータ信号が外部のクロック信号ＣＫと同期するように調整される。

内部電源発生回路３０は、外部から電源ＶＤＤ、ＶＳＳを供給され、内部の電源電圧を発生する。

次に、メモリセルアレイ２３について詳しく説明する。図２は、本発明の第１の実施例に係る半導体装置のメモリセルアレイの構成を示す回路図である。図２において、センスアンプ配置領域であるセンスアンプ列ＳＡ２、メモリセル配置領域であるメモリマットＭＡＴ３、センスアンプ配置領域であるセンスアンプ列ＳＡ３が縦の方向に順に配置される。ここでは、簡単化のため構成の一部のみを示している。

ロウデコーダ１８からメモリセルアレイ２３に対してワード線ＷＬｉが配線される。また、カラムデコーダ２２からメモリセルアレイ２３に対してカラム選択線ＹＳｊ、ＹＳｋが配線される。さらに、ＩＯ線ＩＯ０Ｔ〜ＩＯ３Ｔ、ＩＯ０Ｂ〜ＩＯ３ＢがＦＩＦＯ回路２８に対し配線される。なお、ここでは簡単のために２本のカラム選択線ＹＳｊ、ＹＳｋのみとこれらに関連する回路部分を図示して説明する。

センスアンプ列ＳＡ２は、センスアンプＡ０ｏ、Ａ１ｏ、Ａ２ｏ、Ａ３ｏを含む。メモリマットＭＡＴ３は、メモリセルＣＥ０ｂ〜ＣＥ３ｂ、ＣＥ０ｃ〜ＣＥ３ｃを含む。センスアンプ列ＳＡ３は、センスアンプＡ０ｅ、Ａ１ｅ、Ａ２ｅ、Ａ３ｅを含む。メモリセルＣＥ０ｂ〜ＣＥ３ｂは、センスアンプＡ０ｏ〜Ａ３ｏによって駆動され、メモリセルＣＥ０ｃ〜ＣＥ３ｃは、センスアンプＡ０ｅ〜Ａ３ｅによって駆動される。

カラム選択線ＹＳｊは、ＮＭＯＳトランジスタＮ０ａ〜Ｎ３ａ、Ｎ０ｂ〜Ｎ３ｂのゲートに接続され、ＮＭＯＳトランジスタＮ０ａ〜Ｎ３ａ、Ｎ０ｂ〜Ｎ３ｂをオンとすることでメモリマットＭＡＴ３の上側の４個のセンスアンプＡ０ｏ、Ａ１ｏ、Ａ２ｏ、Ａ３ｏを各ＩＯ線ＩＯ０Ｔ〜ＩＯ３Ｔ、ＩＯ０Ｂ〜ＩＯ３Ｂに接続する。また、カラム選択線ＹＳｋは、ＮＭＯＳトランジスタＮ０ｃ〜Ｎ３ｃ、Ｎ０ｄ〜Ｎ３ｄのゲートに接続され、ＮＭＯＳトランジスタＮ０ｃ〜Ｎ３ｃ、Ｎ０ｄ〜Ｎ３ｄをオンとすることでメモリマットＭＡＴ３の下側の４個のセンスアンプＡ０ｅ、Ａ１ｅ、Ａ２ｅ、Ａ３ｅを各ＩＯ線ＩＯ０Ｔ〜ＩＯ３Ｔ、ＩＯ０Ｂ〜ＩＯ３Ｂに接続するように構成される。

１本のカラム選択線に接続されるセンスアンプ数は、本実施例も従来技術もどちらも４個である。本実施例の半導体装置は、カラム選択線ＹＳｊ、ＹＳｋのそれぞれによって、上側のセンスアンプ列ＳＡ２と下側のセンスアンプ列ＳＡ３とをそれぞれ区別する。上側のセンスアンプ列ＳＡ２は、活性されたメモリマットＭＡＴ３のさらに１つ上のメモリマットＭＡＴ２（不図示）に相補ビット線を持つ。下側のセンスアンプ列ＳＡ３は、活性されたメモリマットＭＡＴ３のさらに１つ下のメモリマットＭＡＴ４（不図示）に相補ビット線を持つ。これらをカラム選択線ＹＳｊ、ＹＳｋによって区別するということは、２通りの相補ビット線の持ち方をするセンスアンプ列を偶数（ＥＶＥＮ）列と奇数（ＯＤＤ）列として区別して認識することに相当する。

したがって、センスアンプ列を偶数列と奇数列で区別して選択するカラム選択線によって救済が行われる。この場合、カラム選択線は、正規線と冗長線を通じて選択回路２１で決定される１本しか選択されないので、データの衝突を起こすことなく、救済機能が実現される。また、ＥＶＥＮセンスアンプ列か、ＯＤＤセンスアンプ列かによって、対として救済するメモリマットを変更することで、センスアンプ毎での救済が可能になる。

図３に、センスアンプ列と、このセンスアンプ列を救済するために対で救済する必要のあるメモリマットとの関係を示す。例えば、センスアンプ列ＳＡ０はＭＡＴ０とＭＡＴ１を、センスアンプ列ＳＡ１はＭＡＴ１とＭＡＴ２を、・・・センスアンプ列ＳＡ７はＭＡＴ７とＭＡＴ０を、それぞれ救済する。よって、メモリマット毎に救済アドレスをプログラムする際、ＳＡ０の救済アドレスはＭＡＴ０用とＭＡＴ１用のヒューズ素子に、ＳＡ１の救済アドレスはＭＡＴ１用とＭＡＴ２用のヒューズ素子に、・・・ＳＡ７の救済アドレスはＭＡＴ７用とＭＡＴ０用のヒューズ素子に、それぞれ同じ値を救済情報としてプログラムすることになる。すなわち、救済メモリマット情報としてヒューズ素子を切断するか否かをプログラムする。

このような場合、ＭＡＴ０用のヒューズ素子はＳＡ７とＳＡ０の救済アドレスを、ＭＡＴ１用のヒューズ素子はＳＡ０とＳＡ１の其々の救済アドレスをという具合に、２つの救済アドレスをプログラムする必要があり、ヒューズも其々必要で、ヒューズ数が倍必要になる。１つのセンスアンプ列に関与する２つのメモリマットに対応して同値をプログラムするのは冗長であるので、センスアンプ列に対応してヒューズを備えたほうが合理的である。

以上のような救済機能を有するカラム救済回路２０の回路例を図４に示す。図４では、センスアンプ列がＳＡ０〜ＳＡ７で構成され、カラムアドレスがＹ０〜Ｙ６で構成される場合の例を示す。ここではＹ１〜Ｙｎを一例としてＹ１〜Ｙ６であって、Ｙｋ＝Ｙ６としている。なお、Ｙ１〜Ｙｎには、エネイブルヒューズ用のダミーアドレスＹＥ（「Ｈレベル」固定）も含まれる。Ｙ０はＤＤＲ１のプリフェッチアドレスであり、Ｙ０の違いは同時選択されることになるので、救済用のアドレスからは外してある。Ｙ６はＥＶＥＮセンスアンプ列とＯＤＤセンスアンプ列とを区別するカラムアドレスビットである。Ｙ６が「０」の時にＥＶＥＮセンスアンプ列を選択し、Ｙ６が「１」の時にＯＤＤセンスアンプ列を選択する。

カラム救済回路２０は、ＥＶＥＮセンスアンプ列用の部分回路３１ａ、ＯＤＤセンスアンプ列用の部分回路３１ｂ、インバータ回路ＩＮＶ２、ＡＮＤ回路ＡＮＤ１ａ、ＡＮＤ１ｂ、ＯＲ回路ＯＲ２を備える。ここで部分回路３１ａ、３１ｂは同一の構成であり、それぞれがＹ１〜Ｙｎに対応してｎ個ずつ存在する。

部分回路３１ａ（３１ｂ）は、ＮＭＯＳトランジスタＭ１ａ〜Ｍ４ａ（Ｍ１ｂ〜Ｍ４ｂ）、ＰＭＯＳトランジスタＭ５ａ、Ｍ６ａ（Ｍ５ｂ、Ｍ６ｂ）、インバータ回路ＩＮＶ１ａ（ＩＮＶ１ｂ）、ＯＲ回路ＯＲ１ａ〜ＯＲ４ａ（ＯＲ１ｂ〜ＯＲ４ｂ）、否定排他的論理和回路ＮＥＸ１ａ（ＮＥＸ１ｂ）、ラッチ回路ＬＴ１ａ〜ＬＴ４ａ（ＬＴ１ｂ〜ＬＴ４ｂ）、ヒューズ素子ＦＳ１ａ〜ＦＳ４ａ（ＦＳ１ｂ〜ＦＳ４ｂ）を備える。

ＯＲ回路ＯＲｊａ（ＯＲｊｂ）（ｊ＝１〜４）は、一方の入力端をＭＡＴ２（ｊ−１）に接続し、他方の入力端をＭＡＴ２ｊ−１に接続し、出力端をＮＭＯＳトランジスタＭｊａ（Ｍｊｂ）のゲートに接続する。ＮＭＯＳトランジスタＭｊａ（Ｍｊｂ）は、ドレインを共通にＰＭＯＳトランジスタＭ５ａ、Ｍ６ａ（Ｍ５ｂ、Ｍ６ｂ）のドレインおよびインバータ回路ＩＮＶ１ａ（ＩＮＶ１ｂ）の入力端に接続し、ソースをラッチ回路ＬＴｊａ（ＬＴｊｂ）の出力端に接続する。ラッチ回路ＬＴｊａ（ＬＴｊｂ）は、入力端をヒューズ素子ＦＳｊａ（ＦＳｊｂ）を介して接地し、ラッチタイミングとして信号ＦＳＥＴを入力する。なお、信号ＦＳＥＴは、デバイスの電源投入後所定期間経過後に（ヒューズ素子の切断／非切断による電位レベルの変動が確定した後に）ヒューズ素子の状態を出力させるための信号である。

ＰＭＯＳトランジスタＭ５ａ（Ｍ５ｂ）は、ゲートに信号ＦＰＲＥＢを入力し、ソースを電源に接続する。なお、信号ＦＰＲＥＢは、デバイスの電源投入後の所定期間だけＬレベルとなって、否定排他的論理和回路ＮＥＸ１ａ（ＮＥＸ１ｂ）一方の入力をＬレベルにラッチするための信号である。ＰＭＯＳトランジスタＭ６ａ（Ｍ６ｂ）は、インバータ回路ＩＮＶ１ａ（ＩＮＶ１ｂ）の出力端および否定排他的論理和回路ＮＥＸ１ａ（ＮＥＸ１ｂ）の一方の入力端をゲートに接続し、ソースを電源に接続し、インバータ回路ＩＮＶ１ａ（ＩＮＶ１ｂ）と共にラッチ回路を構成する。否定排他的論理和回路ＮＥＸ１ａ（ＮＥＸ１ｂ）は、他方の入力端をＹ１〜Ｙ５、ＹＥのいずれかに接続し、出力端をＡＮＤ回路ＡＮＤ１ａ（ＡＮＤ１ｂ）の入力端の一つに接続する。ただし、ＹＥ＝「Ｈレベル」固定とする。

ＡＮＤ回路ＡＮＤ１ａは、Ｙ１〜Ｙ５、ＹＥにそれぞれ対応した否定排他的論理和回路ＮＥＸ１ａの出力端およびインバータ回路ＩＮＶ２の出力端にそれぞれの入力端を接続し、出力端をＯＲ回路ＯＲ２の一方の入力端に接続する。インバータ回路ＩＮＶ２は、Ｙ６を論理反転して出力する。ＡＮＤ回路ＡＮＤ１ｂは、Ｙ１〜Ｙ５、ＹＥにそれぞれ対応した否定排他的論理和回路ＮＥＸ１ｂの出力端およびＹ６の出力端にそれぞれ入力端を接続し、出力端をＯＲ回路ＯＲ２の他方の入力端に接続する。ＯＲ回路ＯＲ２は、出力端を冗長カラム選択線ＲＹＳｍに接続する。

以上のような構成のカラム救済回路２０において、ヒューズ素子ＦＳ１ａ〜ＦＳ４ａ、ＦＳ１ｂ〜ＦＳ４ｂは、それぞれＥＶＥＮセンスアンプ列とＯＤＤセンスアンプ列毎に対応して設けられる。また、選択されるセンスアンプ列のプログラム値は、ロウ活性時に、図３に示すようなマット選択信号の論理和（ｏｒ）によって取り出される。したがって、１つのメモリマットの選択によってＥＶＥＮとＯＤＤの２つのセンスアンプ列が選ばれることになる。このようにＥＶＥＮセンスアンプ列群とＯＤＤセンスアンプ列群とに分け、カラム救済回路２０は、各群でマット選択信号を受けた時に選択されるセンスアンプを１つに決めるように機能する。

このような構成によれば、ロウ活性のタイミングがカラム活性のタイミングに先行することを利用した、小さな規模のダイナミック回路で選択機能を実現することできる。続いてカラム活性時のアドレス入力を受けて、先に取り出した活性センスアンプのプログラム値とアドレスとを否定排他的論理和回路ＮＥＸ１ａ（ＮＥＸ１ｂ）で比較する。

そして、ＡＮＤ回路ＡＮＤ１ａによって生成されるＥＶＥＮセンスアンプ列用の救済ヒット情報と、ＡＮＤ回路ＡＮＤ１ｂによって生成されるＯＤＤセンスアンプ用の救済ヒット情報とのいずれかを、Ｙ６の値によって選択し、冗長カラム選択線ＲＹＳｍとする。なお、ヒューズカット情報を救済アドレス情報とみなすかどうかを決めるエネイブルヒューズ群に対しては、否定排他的論理和回路ＮＥＸ１ａ（ＮＥＸ１ｂ）の他方の入力は、Ｙ１〜Ｙ５に替えてＹＥ＝「Ｈレベル」に固定とされる。

次に、カラム救済に係る選択回路２１について説明する。図５は、選択回路２１の回路図である。選択回路２１は、ＯＲ回路ＯＲ５、セレクタＳＥＬ１を備える。ＯＲ回路ＯＲ５は、冗長カラム選択線ＲＹＳ０〜ＲＹＳｎを入力し、出力をセレクタＳＥＬ１の選択制御信号とする。セレクタＳＥＬ１は、冗長カラム選択線ＲＹＳ０〜ＲＹＳｎのいずれ一つが活性化された（Ｈレベルとなった）場合に、救済機能を働かせるように冗長カラム選択線ＲＹＳ０〜ＲＹＳｎをカラム選択線としてそれぞれカラムデコーダ２２に出力する。また、冗長カラム選択線ＲＹＳ０〜ＲＹＳｎのいずれもが活性化されない（全てＬレベルとなった）場合に、救済機能を働かることなくカラムプリデコーダ１９が出力するカラム選択線信号ＰＲＥＣをそれぞれカラムデコーダ２２にカラム選択線として出力する。

次に、以上のようなカラム救済に係る回路によってカラム選択線の切替が行われる状況について説明する。図６は、具体的な列冗長の切替の概念図である。ここでは簡単のため、列選択線を選択する列アドレスを５ビット（Ｙ１〜Ｙ５）として説明する。つまり、図４においてｎ＝５、ｋ＝５とした場合を示す。実際の製品では、記憶容量に応じて５ビットではなく、更に多い例えば９ビット等で制御される。

センスアンプ列ＳＡ２、ＳＡ３側の救済において、救済対象となる列アドレスＹ１〜Ｙ４は、（００１１）である。そこで、列アドレスＹ１〜Ｙ４が入力された時にＨＩＴ信号（ＡＮＤ回路ＡＮＤ１ａ、ＡＮＤ１ｂの出力）が活性化（Ｈレベル）されるように、各ヒューズ素子は、以下のようにプログラムされる。

ＳＡ２、ＳＡ３部のヒューズ素子について（００１１）
Ｙ１、Ｙ２用 非切断（接続）
Ｙ３、Ｙ４用 切断
とし、同様に
ＳＡ４、ＳＡ５部のヒューズ素子について（１１００）
Ｙ１、Ｙ２用 切断
Ｙ３、Ｙ４用 非切断
とする。この様に各ヒューズ素子をプログラムすることで、灰色部のＳＡ２〜ＳＡ５がＲＹＳｍの対応するＳＡ２〜ＳＡ５に切替られる。ＳＡ２とＳＡ３の判別、およびＳＡ４とＳＡ５の判別は、上記プログラムがＥＶＥＮセンスアンプ列群用のヒューズセットに成されているか、あるいはＯＤＤセンスアンプ列群用のヒューズセットに成されているかによって行われ、動作時のＹ５の値によって個別のカラム選択線によって選ばれる。上記の例では両方のセンスアンプ列群用のヒューズセットに対してプログラムされている。

次に、以上述べたようなセンスアンプ毎のカラム救済を実施した場合のメモリアレイの構成について説明する。図７は、カラム救済を実施した場合のメモリアレイの構成を模式的に示す図である。ここで、ＭＡＴ３中のＰが不具合箇所であるとする。不具合箇所Ｐの影響を受ける、カラム選択線ＹＳｊで駆動されるセンスアンプ列ＳＡ２中の４つのセンスアンプ（図７のＳ２内のハッチングされた三角形）と、カラム選択線ＹＳｋで駆動されるセンスアンプ列ＳＡ３中の４つのセンスアンプ（図７のＳ３内のハッチングされた三角形）とに対して救済が行われる。すなわち、不具合箇所Ｐに係るセンスアンプが選択される場合には、カラム選択線ＹＳｊ、ＹＳｋがそれぞれ冗長カラム選択線ＲＹＳｊ、ＲＹＳｋに置き換えられる。

このような置き換えによって、不具合箇所Ｐを包含して櫛型の形状（図７の左側の８個のセンスアンプとこれらに接続される太線で示されるビット線群）の箇所が救済される。すなわち、メモリマットＭＡＴ３中の該当箇所と、メモリマットＭＡＴ２中の該当の半分の箇所と、メモリマットＭＡＴ４中の該当の半分の箇所とが救済される。したがって、同時救済が実質的に２つのメモリマットに対して行われるために、救済効率が従来に比べて向上する。

図８は、本発明の第２の実施例に係る半導体装置のメモリセルアレイの構成を示す回路図である。図８において、図２と同一の符号は同一物を表し、その説明を省略する。

本実施例のメモリセルアレイは、第１の実施例では同時に選択されることの無かった、ＥＶＥＮセンスアンプ列とＯＤＤセンスアンプ列とを区別するカラム選択線ＹＳｊ、ＹＳｋを、同時に選択可能とするように構成される。すなわち、カラム選択線ＹＳｊ＿ｅｖｅｎが４個のＥＶＥＮセンスアンプＡ０、Ａ２、Ａ４、Ａ６を各ＩＯ線ＩＯ０Ｔ、ＩＯ２Ｔ、ＩＯ４Ｔ、ＩＯ６Ｔ、ＩＯ０Ｂ、ＩＯ２Ｂ、ＩＯ４Ｂ、ＩＯ６Ｂに接続する。また、カラム選択線ＹＳｊ＿ｏｄｄが４個のＯＤＤセンスアンプＡ１、Ａ３、Ａ５、Ａ７を各ＩＯ線ＩＯ１Ｔ、ＩＯ３Ｔ、ＩＯ５Ｔ、ＩＯ７Ｔ、ＩＯ１Ｂ、ＩＯ３Ｂ、ＩＯ５Ｂ、ＩＯ７Ｂに接続するように対応して設けられる。

このような構成によれば、ＹＳｊ＿ｅｖｅｎとＹＳｊ＿ｏｄｄとに対応するそれぞれのＩＯ線は、異なるＩＯ線となる。したがって、ＹＳｊ＿ｅｖｅｎとＹＳｊ＿ｏｄｄとを同時に選択してもデータの衝突がなく、同時に選択が可能である。ただし、この場合、ＥＶＥＮセンスアンプ列とＯＤＤセンスアンプ列とで救済エリアを分けないと、救済後におけるデータの衝突が生じる。例えば、ＥＶＥＮセンスアンプのカラム選択線をＯＤＤセンスアンプのカラム選択線で置換すると、ＯＤＤセンスアンプ側のＩＯ線でカラム選択線が２本選択されてしまい、データの衝突が生じる。

このようなデータの衝突を防止するカラム救済回路２０ａの例を図９に示す。図９において、図４と同一の符号は同一物を表し、その説明を省略する。ここでＹ１〜ＹｎをＹ１〜Ｙ５、ＹＥとする。

ＡＮＤ回路ＡＮＤ２ａは、Ｙ１〜Ｙ５、ＹＥにそれぞれ対応した否定排他的論理和回路ＮＥＸ１ａの出力端にそれぞれ入力端を接続し、出力端を冗長カラム選択線ＲＹＳｍ＿ｅｖｅｎに接続する。ＡＮＤ回路ＡＮＤ２ｂは、Ｙ１〜Ｙ５、ＹＥにそれぞれ対応した否定排他的論理和回路ＮＥＸ１ｂの出力端にそれぞれ入力端を接続し、出力端を冗長カラム選択線ＲＹＳｍ＿ｏｄｄに接続する。

本実施例のカラム救済回路では、センスアンプ列のＥＶＥＮ／ＯＤＤを決定するＹ６が救済用のアドレスから外される。さらに、冗長カラム選択線も、ＥＶＥＮセンスアンプ列用にＲＹＳｍ＿ｅｖｅｎとし、ＯＤＤセンスアンプ列用にＲＹＳ＿ＯＤＤＳＡｍとして個別に動作させる。このような構成によれば、入れ子に存在するＥＶＥＮセンスアンプ群およびＯＤＤセンスアンプ群をあたかも別のバンクであるかのように扱うことが可能である。なお、同時に選択するカラム選択線に対し、ＤＤＲ ＳＤＲＡＭ(Double-Data-Rate Synchronous Dynamic Random Access Memory)のプリフェッチアドレスを割り当てることも可能である。

なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１１ アドレス入力回路
１２ アドレスラッチ回路
１３ コマンド入力回路
１４ コマンドデコード回路
１５ ロウプリデコーダ
１６ ロウ救済回路
１７ 選択回路
１８ ロウデコーダ
１９ カラムプリデコーダ
２０、２０ａ カラム救済回路
２１ 選択回路
２２ カラムデコーダ
２３ メモリセルアレイ
２４ クロック入力回路
２５ 周波数検知回路
２６ 位相調整回路
２７ タイミングジェネレータ
２８ ＦＩＦＯ回路
２９ 入出力回路
３０ 内部電源発生回路
３１ａ、３１ｂ 部分回路
Ａ０ｅ〜Ａ３ｅ、Ａ０ｏ〜Ａ３ｏ、Ａ０〜Ａ７ センスアンプ
ＡＮＤ１ａ、ＡＮＤ１ｂ、ＡＮＤ２ａ、ＡＮＤ２ｂ ＡＮＤ回路
ＣＥ０ｂ〜ＣＥ３ｂ、ＣＥ０ｃ〜ＣＥ３ｃ メモリセル
ＦＳ１ａ〜ＦＳ４ａ、ＦＳ１ｂ〜ＦＳ４ｂ ヒューズ素子
ＩＮＶ１ａ、ＩＮＶ１ｂ、ＩＮＶ２ インバータ回路
ＩＯ０Ｔ〜ＩＯ７Ｔ、ＩＯ０Ｂ〜ＩＯ７Ｂ ＩＯ線
ＬＴ１ａ〜ＬＴ４ａ、ＬＴ１ｂ〜ＬＴ４ｂ ラッチ回路
Ｍ１ａ〜Ｍ４ａ、Ｍ１ｂ〜Ｍ４ｂ、Ｎ０ａ〜Ｎ３ａ、Ｎ０ｂ〜Ｎ３ｂ、Ｎ０ｃ〜Ｎ３ｃ、Ｎ０ｄ〜Ｎ３ｄ ＮＭＯＳトランジスタ
Ｍ５ａ、Ｍ６ａ、Ｍ５ｂ、Ｍ６ｂ ＰＭＯＳトランジスタ
ＭＡＴ０〜ＭＡＴ７ メモリマット
ＮＥＸ１ａ、ＮＥＸ１ｂ 否定排他的論理和回路
ＯＲ１ａ〜ＯＲ４ａ、ＯＲ１ｂ〜ＯＲ４ｂ、ＯＲ２、ＯＲ５ ＯＲ回路
ＳＡ０〜ＳＡ７ センスアンプ列
ＳＥＬ１ セレクタ
ＷＬｉ ワード線
ＹＳｊ、ＹＳｋ、ＲＹＳｊ、ＲＹＳｋ カラム選択線

Claims (8)

1. 複数のメモリセル及び複数の冗長メモリセルと、
   前記複数のメモリセルのうち対応する複数のメモリセルのデータを其々増幅する複数のセンスアンプ回路及び前記複数の冗長メモリセルのうち対応する複数の冗長メモリセルのデータを其々増幅する複数の冗長センスアンプ回路と、
   前記複数のメモリセルのうち不良であるメモリセルに対応する第１の前記センスアンプ回路に対応した列アドレス情報を保持し、前記第１のセンスアンプ回路を選択する行アドレス及び前記列アドレスを受けた場合に、前記第１のセンスアンプ回路を選択せずに所定の冗長センスアンプ回路を選択する制御を行う冗長制御回路と、
   を備える半導体装置。
2. 前記複数のセンスアンプ回路は、複数の行上に其々複数並んで設けられるものであり、前記冗長制御回路に保持される前記第１のセンスアンプ回路の情報は、前記複数の行のうち、前記第１のセンスアンプ回路が属する行の情報である請求項１記載の半導体装置。
3. 前記冗長制御回路は、前記第１のセンスアンプ回路に対応した列アドレス情報を保持するヒューズ素子を備える請求項１記載の半導体装置。
4. 一の方向に沿って交互に配置されるメモリマットおよびセンスアンプ列と、
   活性化対象のメモリマットに対して相補ビット線を一の側のメモリマットに持つセンスアンプ列と他の側のメモリマットに持つセンスアンプ列とを区別してそれぞれ選択可能とする二本のカラム選択線と、
   前記カラム選択線を冗長なカラム選択線で置換するカラム救済回路と、
   を備える半導体装置。
5. 一本の前記カラム選択線は、一つの前記センスアンプ列内において近接した複数のセンスアンプを共通して駆動する請求項４記載の半導体装置。
6. 前記カラム救済回路は、前記センスアンプ列毎に対応させて、前記カラム選択線を冗長なカラム選択線で置換するか否かの情報を保持する記憶部を備え、所定のセンスアンプ列を挟む２つのメモリマットのいずれかが選択された場合に、前記記憶部に保持された情報に基づいてカラム選択線の置換を決定する請求項４記載の半導体装置。
7. 前記カラム救済回路は、前記センスアンプ列の配置位置が偶数番目であるか奇数番目であるかにそれぞれ対応した２つの部分回路を備え、それぞれの前記部分回路は、それぞれ前記記憶部を備え、それぞれの前記記憶部に保持された情報に従って一本の前記カラム選択線の置換を決定する請求項６記載の半導体装置。
8. 前記カラム救済回路は、前記センスアンプ列の配記位置が偶数番目であるか奇数番目であるかにそれぞれ対応した２つの部分回路を備え、それぞれの前記部分回路は、それぞれ前記記憶部を備え、それぞれの前記記憶部に保持された情報に従ってそれぞれ異なる前記カラム選択線の置換を決定する請求項６記載の半導体装置。

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