JP2013257612A - 設計支援プログラム、設計支援方法および半導体装置 - Google Patents

設計支援プログラム、設計支援方法および半導体装置 Download PDF

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Abstract

【課題】設計におけるノイズ対策を容易にすること。
【解決手段】設計支援装置１は、電源層とグランド層が積層された基板モデル２上に配置される半導体集積回路の給電点３を選択し、基板モデル２の辺に、給電点３に対応して設けられ基板モデル２の外部に突出する第１の突出部４の配置位置を決定し、決定した第１の突出部４の配置位置から所定距離だけ離れた辺上に基板モデル２の外部に突出する第２の突出部５の配置位置を決定し、第１の突出部４と第２の突出部５を決定した配置位置に配置した基板モデル６を作成する。
【選択図】図１

Description

本発明は設計支援プログラム、設計支援方法および半導体装置に関する。
基板上に半導体集積回路が配置される多層の回路基板において、基板上に配置される半導体集積回路の電源ピンに流れるノイズ電流により、電源層とＧＮＤ層からなる部分が共振器としてはたらき、回路基板の周辺に放射ノイズが発生することが知られている。
特開平９−２０５２９０号公報
放射ノイズの対策として、例えば回路基板にバイパスコンデンサを追加する方法を考える。この場合、適切なコンデンサの配置位置を探すには、設計者の熟練を要する。また、適切なコンデンサの配置位置を探すためにシミュレーションを実行すると工数がかかる。また、追加するコンデンサのコストがかかる。
１つの側面では、本発明は、設計におけるノイズ対策を容易にすることを目的とする。
上記目的を達成するために、開示の設計支援プログラムが提供される。このプログラムは、電源層とグランド層が積層された基板モデル上に配置される半導体集積回路の給電点を選択し、基板モデルの辺に、給電点に対応して設けられ基板モデルの外部に突出する第１の突出部の配置位置を決定し、決定した第１の突出部の配置位置から所定距離だけ離れた辺上に基板モデルの外部に突出する第２の突出部の配置位置を決定し、第１の突出部と第２の突出部を決定した配置位置に配置した基板モデルを作成する処理をコンピュータに実行させる。
１態様では、設計におけるノイズ対策を容易にすることができる。
第１の実施の形態の設計支援装置を示す図である。 第２の実施の形態の設計支援装置により設計したプリント基板モデルを説明する図である。 第２の実施の形態の設計支援装置により設計したプリント基板モデルを説明する図である。 第２の実施の形態の設計支援装置のハードウェア構成を示す図である。 第２の実施の形態の設計支援装置の機能を示すブロック図である。 突起構造の配置位置の決定方法を説明する図である。 テーブル記憶部に記憶されているテーブルを説明する図である。 突起構造を配置する座標を示す図である。 突起構造の形状の決定方法を説明する図である。 放射ノイズの計測結果を示す図である。 シミュレーション測定時の各基板の電界分布を示す図である。 設計支援装置の処理を示すフローチャートである。
以下、実施の形態の設計支援装置を、図面を参照して詳細に説明する。
＜第１の実施の形態＞
図１は、第１の実施の形態の設計支援装置を示す図である。
第１の実施の形態の設計支援装置（コンピュータ）１は、基板データ記憶部１ａと、位置決定部１ｂと、形状決定部１ｃと、データ更新部１ｄとを有している。基板データ記憶部１ａは、設計支援装置１が有するＲＡＭ（Random Access Memory）やハードディスクドライブ（ＨＤＤ:Hard Disk Drive）等が備えるデータ記憶領域により実現することができる。また、位置決定部１ｂ、形状決定部１ｃ、およびデータ更新部１ｄは、設計支援装置１が有するＣＰＵ（Central Processing Unit）が備える機能により実現することができる。
基板データ記憶部１ａには、設計対象の基板に関するデータが記憶されている。このデータは、基板の大きさや、基板上に配置される半導体集積回路のデータを含んでいる。図１には、基板データ記憶部１ａに記憶されているデータにより具現される基板モデル２を図示している。基板モデル２は、電源層とグランド層が積層された積層基板のモデルである。なお、基板データ記憶部１ａは、設計支援装置１の外部に設けられていてもよい。
位置決定部１ｂは、基板モデル２の外部方向に突出する第１の突出部４および第２の突出部５を配置する位置を決定する。この第１の突出部４および第２の突出部５を適切な位置に設けることにより、電源層とグランド層が共振することにより発生する放射ノイズの位相を変えることができ、周波数のピークレベルを低減することができる。なお、図１では、第１の突出部４および第２の突出部５の形状を矩形としたが、第１の突出部４および第２の突出部５の形状は矩形に限定されない。
以下、位置決定部１ｂの処理を説明する。
まず、位置決定部１ｂは、基板モデル２上に配置される半導体集積回路の給電点３を選択する。給電点３は、例えば半導体集積回路の電源ピン等が挙げられる。
次に、位置決定部１ｂは、給電点３から基板モデル２の各辺へ下ろした垂線の各辺との交点に第１の突出部４の配置位置を決定する。図１には、決定した配置位置に第１の突出部４を配置した図を示している。各辺の給電点３と最も近い位置に第１の突出部４を配置することで、周波数のピークレベルを低減できる可能性を高めることができる。
次に、位置決定部１ｂは、決定した第１の突出部４の配置位置から両側に所定距離だけ離れた辺上に第２の突出部５の配置位置を決定する。この第２の突出部５の位置の決定方法については、第２の実施の形態にて詳述する。第２の突出部５を適切な位置に配置することで、周波数のピークレベルを低減できる可能性をより高めることができる。
形状決定部１ｃは、入力される周波数に基づき第１の突出部４と第２の突出部５の形状を決定する。例えば、形状決定部１ｃは、入力される周波数に基づき波長を求める。そして、形状決定部１ｃは、第１の突出部４と第２の突出部５の長さを、求めた波長の１／８に決定する。そして、形状決定部１ｃは、第１の突出部４と第２の突出部５の長さが予め定めた基準値を超える場合は、第１の突出部４と第２の突出部５を鋭角に所定角度折り曲げる。これにより、第１の突出部４と第２の突出部５が周波数のピークレベルを低減する機能に与える影響を最小限に留めつつ、基板の面積を小さくすることができる。
データ更新部１ｄは、決定した形状の第１の突出部４と第２の突出部５を基板モデル２の決定した配置位置に配置した基板モデル６のデータを作成する。そして、データ更新部１ｄは、基板データ記憶部１ａに記憶されているデータを上書きする。これにより、基板データ記憶部１ａに記憶されているデータが更新される。
この設計支援装置１によれば、第１の突出部４、および第２の突出部５を基板モデル２に配置することにより、簡易な方法で放射ノイズのピークレベルを低減できる基板モデル６を作成することができる。位相の変更の際にコンデンサ等を追加しないので、適切なコンデンサの配置位置を探すための工程等を省略することができる。従って、設計におけるノイズ対策を容易にすることができる。
また、設計支援装置１により設計した基板モデル６によれば、給電点３から半導体集積回路に電圧が供給されることによりＧＮＤ層と電源層間に生じる放射ノイズが発生する位相が、基板モデル２に比べ変化する。これにより、コンデンサ等を追加せずに放射ノイズのピークレベルを低減することができる。
以下、第２の実施の形態において、開示の設計支援装置をより具体的に説明する。
＜第２の実施の形態＞
第２の実施の形態においては、まず、第２の実施の形態の設計支援装置により作成されたプリント基板モデルを説明し、次に、プリント基板モデルを作成するにあたって設計支援装置が備える機能を説明する。
図２および図３は、第２の実施の形態の設計支援装置により設計したプリント基板モデルを説明する図である。
第２の実施の形態の設計支援装置により設計した基板モデル２０は、正方形のベース基板２１を備えている。ベース基板２１は、絶縁層を介してＧＮＤ層２１１、電源層２１２、ＧＮＤ層２１３が積み重なる多層基板である。ベース基板２１の一辺の長さｈ１は１５０ｍｍである。ベース基板２１の各辺２１ａ、２１ｂ、２１ｃ、２１ｄにはそれぞれベース基板２１の外部方向に突出する突起構造２２ａ、２２ｂ、２２ｃ、２２ｄが設けられている。突起構造２２ａ、２２ｃは、給電点ｐ１を通り辺２１ｂ（２１ｄ）に平行な直線と、辺２１ａ、２１ｃとの交点に配置されている。突起構造２２ｂ、２２ｄは、給電点ｐ１を通り辺２１ａ（２１ｃ）に平行な直線と、辺２１ｂ、２１ｄとの交点に配置されている。
そして、突起構造２２ａの両側の、突起構造２２ａから辺２１ａの所定距離だけ離れた辺２１ａ上には突起構造２３ａ、２３ａが設けられている。突起構造２２ｂから辺２１ｂの所定距離だけ離れた辺２１ｂ上には突起構造２３ｂ、２３ｂが設けられている。突起構造２２ｃから辺２１ｃの所定距離だけ離れた辺２１ｃ上には突起構造２３ｃ、２３ｃが設けられている。突起構造２２ｄから辺２１ｄの所定距離だけ離れた辺２１ｄ上には突起構造２３ｄ、２３ｄが設けられている。
以下、代表的に突起構造２２ａと突起構造２３ａ、２３ａの位置関係を説明する。
突起構造２２ａの左辺と突起構造２３ａの左辺との距離ｈ２は、３５ｍｍである。また、突起構造２２ａ、２３ａの長さｈ３は、それぞれ１２ｍｍ、幅ｗ１は、それぞれ７ｍｍである。なお、距離ｈ２、長さｈ３、および幅ｗ１の決定方法については後述する。
図３に示すように、突起構造２２ａのＧＮＤ層２２１、電源層２２２、ＧＮＤ層２２３は、それぞれＧＮＤ層２１１、電源層２１２、ＧＮＤ層２１３に接続されている。突起構造２２ｂ〜２２ｄ、２３ｂ〜２３ｄの接続関係についても同様である。
ところで、半導体集積回路に電圧を供給する給電点ｐ１が、電源層２１２に設けられている。この給電点ｐ１に電源電圧が供給され、給電点ｐ１から電源層２１２にノイズ電流が流れると、ノイズ電流は絶縁層を挟んだＧＮＤ層２１１、２１３との間で共振し、ベース基板２１の端面から放射ノイズを発生させる。この放射ノイズにより、給電点ｐ１から垂線を下ろしたベース基板２１の辺の近傍に強い電界が発生する。基板モデル２０によれば、この辺の電界の強い箇所に突起構造２２ａ〜２２ｄが配置されている。これにより、電界の強い箇所の位相が変化し、突起構造２２ａ〜２２ｄを設けない場合に比べ、放射ノイズのピーク値が低減される。
また、突起構造２３ａ〜２３ｄを設けることにより、突起構造２３ａ〜２３ｄを設けない場合に比べ、放射ノイズのピーク値が低減される。また、突起構造２３ａ〜２３ｄを設けることにより、突起構造２２ａ〜２２ｄの面積を大きくして位相を変化させる場合に比べ、基板モデル２０の面積が平面方向に大きくなりすぎるのを抑制することができる。
以下、基板モデル２０を作成する方法を例に、第２の実施の形態の設計支援装置の動作を説明する。
図４は、第２の実施の形態の設計支援装置のハードウェア構成を示す図である。
設計支援装置１０は、ＣＰＵ１０１によって装置全体が制御されている。ＣＰＵ１０１には、バス１０８を介してＲＡＭ１０２と複数の周辺機器が接続されている。
ＲＡＭ１０２は、設計支援装置１０の主記憶装置として使用される。ＲＡＭ１０２には、ＣＰＵ１０１に実行させるＯＳ（Operating System）のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ１０２には、ＣＰＵ１０１による処理に使用する各種データが格納される。
バス１０８には、ハードディスクドライブ１０３、グラフィック処理装置１０４、入力インタフェース１０５、ドライブ装置１０６、および通信インタフェース１０７が接続されている。
ハードディスクドライブ１０３は、内蔵したディスクに対して、磁気的にデータの書き込みおよび読み出しを行う。ハードディスクドライブ１０３は、設計支援装置１０の二次記憶装置として使用される。ハードディスクドライブ１０３には、ＯＳのプログラム、アプリケーションプログラム、および各種データが格納される。なお、二次記憶装置としては、フラッシュメモリ等の半導体記憶装置を使用することもできる。
グラフィック処理装置１０４には、モニタ１０４ａが接続されている。グラフィック処理装置１０４は、ＣＰＵ１０１からの命令に従って、画像をモニタ１０４ａの画面に表示させる。モニタ１０４ａとしては、ＣＲＴ（Cathode Ray Tube）を用いた表示装置や、液晶表示装置等が挙げられる。
入力インタフェース１０５には、キーボード１０５ａとマウス１０５ｂとが接続されている。入力インタフェース１０５は、キーボード１０５ａやマウス１０５ｂから送られてくる信号をＣＰＵ１０１に送信する。なお、マウス１０５ｂは、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、例えばタッチパネル、タブレット、タッチパッド、トラックボール等が挙げられる。
ドライブ装置１０６は、例えば、光の反射によって読み取り可能なようにデータが記録された光ディスクや、ＵＳＢ（Universal Serial Bus）メモリ等の持ち運び可能な記録媒体に記録されたデータの読み取りを行う。例えば、ドライブ装置１０６が光学ドライブ装置である場合、レーザ光等を利用して、光ディスク２００に記録されたデータの読み取りを行う。光ディスク２００には、Ｂｌｕ−ｒａｙ（登録商標）、ＤＶＤ（Digital Versatile Disc）、ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory）、ＣＤ−Ｒ（Recordable）／ＲＷ（ReWritable）等が挙げられる。
通信インタフェース１０７は、ネットワーク５０に接続されている。通信インタフェース１０７は、ネットワーク５０を介して、他のコンピュータまたは通信機器との間でデータを送受信する。
以上のようなハードウェア構成によって、本実施の形態の処理機能を実現することができる。
図４に示すようなハードウェア構成の設計支援装置１０内には、以下のような機能が設けられる。
図５は、第２の実施の形態の設計支援装置の機能を示すブロック図である。
設計支援装置１０は、基板データ記憶部１１と、テーブル記憶部１２と、位置決定部１３と、形状決定部１４と、構造追加部１５と、基板データ記憶部１６とを有している。
基板データ記憶部１１には、処理対象のプリント基板の基板データが記憶されている。基板データ記憶部１１は、設計支援装置１０の外部に設けられていてもよい。
テーブル記憶部１２は、位置決定部１３が突起構造２３ａ〜２３ｄの配置位置を決定する際に用いるテーブルが記憶されている。
位置決定部１３は、給電点の位置により、ノイズの低減効果を見込める突起構造の配置位置を決定する。
図６は、突起構造の配置位置の決定方法を説明する図である。
位置決定部１３は、基板データ記憶部１１に記憶されている基板データを読み込む。図６には、読み込まれた基板データにより具現される基板モデル３０を図示している。以下の説明では、基板モデル２０と同じ部分には同じ符号を付す。
本実施の形態では、給電点ｐ１から基板モデル３０のベース基板２１の４箇所の辺２１ａ、２１ｂ、２１ｃ、２１ｄに向かって垂線を下ろし、垂線が接触する辺上の点を、突起構造２２ａ、２２ｂ、２２ｃ、２２ｄの配置位置に特定する。給電点ｐ１は、基板モデル３０上に配置される半導体集積回路のうち、放射ノイズが最も大きい半導体集積回路の設計者が指定した給電点である。給電点ｐ１は、半導体集積回路に電圧を供給する１つのピンの位置であってもよいし、複数のピンの集合体の中心位置であってもよい。以下の説明では給電点ｐ１の座標を（Ｘ，Ｙ）とし、突起構造２２ａの辺２１ａとの接点の座標を（Ｘ，Ｙ１）とする。突起構造２２ｂの辺２１ｂとの接点の座標を（Ｘ１，Ｙ）とする。
次に、位置決定部１３は、突起構造２２ａより左右それぞれの等間隔ｄ１だけ離れた位置に、突起構造２２ａと同じ形状の突起構造２３ａを配置する座標を計算する。
等間隔の距離は、以下の式（１）により求めることができる。
Figure 2013257612
 ここで、ｆは周波数、Ｃ0は光速、εrは、基材の比誘電率、ａ、ｂは、電源層２１２（電源プレーン）の辺の長さ、ｍ、ｎは、求める整数値である。本実施の形態では、ａは、辺２１ａ（２１ｃ）の長さに一致し、ｂは、辺２１ｂ（２１ｄ）の長さに一致するものとする。また、ｆは、設計者が任意に決定することができ、一例として低減させたい放射ノイズのピークレベルの周波数に決定する。
位置決定部１３は、求めたｍ、ｎの組み合わせを使用し、対応する基板モデル３０の各辺の長さを等分して突起構造２３ａを配置する座標を求める。具体的には、位置決定部１３は、テーブル１２ａ（後述、図７）を参照し、突起構造２２ａ、２３ａ間の辺２１ａに沿う方向の間隔ｄ１をａ／ｍにて求める。また、位置決定部１３は、テーブル１２ａを参照し、突起構造２２ｂ、２３ｂ間の辺２１ｂに沿う方向の間隔ｄ２をａ／ｎにて求める。
図７は、テーブル記憶部に記憶されているテーブルを説明する図である。
テーブル１２ａは、行方向にｍの値が設定されており、列方向にｎの値が設定されている。そして、ｍの値とｎの値が交わる箇所には放射ノイズのピークレベルを低減させたい周波数（ＧＨｚ）が設定されている。例えば、放射ノイズのピークレベルを低減させたい周波数が２ＧＨｚであれば、ｍ＝４、ｎ＝２、またはｍ＝２、ｎ＝４となる。
この計算方法を用いて突起構造間の間隔を求めることで、突起構造２２ａの両側に配置する突起構造２３ａの数が２つである場合のノイズの低減の効果を向上させることができる。
図８は、突起構造を配置する座標を示す図である。
位置決定部１３は、突起構造２２ａから決定した間隔ｄ１だけ左右方向に移動した位置に突起構造２３ａ、２３ａの配置位置を決定する。突起構造２２ａの配置位置の座標が（Ｘ，Ｙ１）であるため、突起構造２３ａ、２３ａの座標は、それぞれ（Ｘ−ｄ１，Ｙ１）、（Ｘ＋ｄ１，Ｙ１）となる。また、突起構造２２ｂから決定した間隔ｄ２だけ左右方向に移動した位置に突起構造２３ｂ、２３ｂの配置位置を決定する。突起構造２２ｂの配置位置の座標が（Ｘ１，Ｙ）であるため、突起構造２３ｂ、２３ｂの座標は、それぞれ（Ｘ１，Ｙ＋ｄ２）、（Ｘ１，Ｙ−ｄ２）となる。なお、図８では図示を省略したが、突起構造２２ｃ、２２ｄの両端部にも突起構造の配置位置を決定する。
形状決定部１４は、位置決定部１３が決定した各座標に形成する突起構造の形状を決定する。
図９は、突起構造の形状の決定方法を説明する図である。
図９（ａ）、（ｂ）には、突起構造の一例として突起構造２２ｂを図示している。形状決定部１４は、放射ノイズのピークレベルを低減させたい周波数から波長を求める。そして、形状決定部１４は、突起構造２２ｂの長さＣＸを波長の１／８に決定する。これにより、突起構造２２ｂの共振を避けることができる。なお、長さＣＸは、波長の１／８以下の値で設計者が任意の値に決定することができる。また、形状決定部１４は、突起構造２２ｂの幅ＣＹを波長の１／１６に決定する。なお、幅ＣＹは、波長の１／１６以下の値で設計者が任意の値に決定することができる。幅ＣＹは、一例として５ｍｍ〜７ｍｍである。
次に、形状決定部１４は、決定した突起構造２２ｂの長さＣＸが基準値を超えているか否かに応じて突起構造２２ｂの形状を決定する。
例えば基準値が２０ｍｍである場合、形状決定部１４は、長さＣＸが２０ｍｍを超えている場合には、図９（ｂ）に示すように、突起構造２２ｂの形状をＬ字型とする。これにより、作成後の基板モデル２０全体の大きさ（表面積）を小さくすることができる。なお、本実施の形態では、突起構造２２ｂの形状をＬ字型としたが、突起構造２２ｂの一部が鋭角に折り曲がった形状としてもよい。
他方、形状決定部１４は、長さＣＸが２０ｍｍ以下である場合には、図９（ａ）に示すように、突起構造２２ｂの形状を矩形とする。
構造追加部１５は、給電点ｐ１のある電源層２１２と上下層のＧＮＤ層２１１、２１３に、形状決定部１４が決定した突起構造２２ａ〜２２ｄ、２３ａ〜２３ｄを形成する。そして突起構造２２ａ〜２２ｄ、２３ａ〜２３ｄを追加した基板モデル２０のデータを基板データ記憶部１６に記憶する。
図１０は、放射ノイズの計測結果を示す図である。
基板データ記憶部１１に記憶されている基板データ（ベース基板２１のみの基板データ）により具現される基板モデル（以下、追加前基板モデルという）と、基板データ記憶部１６に記憶されている（突起構造２２ａ〜２２ｄ、２３ａ〜２３ｄを追加した）基板データにより具現される基板モデル２０を用意した。そして、追加前基板モデルと基板モデル２０の給電点ｐ１に印加する電圧の周波数を変化させたときの放射レベルをシミュレーションにより測定した。
基板モデル２０の測定結果は、追加前基板モデルの測定結果に比べ、２．７ＧＨｚ付近で約１０ｄＢノイズを低減することができた。
図１１は、シミュレーション測定時の各基板の電界分布を示す図である。
図１１（ａ）は、追加前基板モデルの給電点ｐ１に印加する電圧の周波数２．７ＧＨｚ、位相９０°での電界分布を示している。図１１（ｂ）は、基板モデル２０の給電点ｐ１に印加する電圧の周波数２．７ＧＨｚ、位相９０°での電界分布を示している。図１１では、基板モデルの外部の電界が弱い箇所については黒色で示し、基板モデルの外部に電界が強く表れた箇所を灰色で示している。電界が強く表れた箇所ほど白色に近くなっている。図１１（ａ）に示す追加前基板モデルでは給電点ｐ１を中心として同心円状に電界の強い箇所の広がりが確認できるが、図１１（ｂ）に示す基板モデル２０では、追加前基板モデルに比べ、電界の強い箇所の広がりが抑制できた。
なお、図１１では、位相９０°での電界分布を示したが、位相０°、１５０°の電界分布についても位相９０°での電界分布と同様の傾向が得られた。
次に、設計支援装置１０の処理を、フローチャートを用いて説明する。
図１２は、設計支援装置の処理を示すフローチャートである。
［ステップＳ１］ 位置決定部１３は、基板データ記憶部１１に記憶されている基板データを用いてベース基板２１上の給電点ｐ１のＸ座標、およびＹ座標を取り込む。その後、ステップＳ２に遷移する。
［ステップＳ２］ 位置決定部１３は、ステップＳ１にて取得した給電点ｐ１のＸ座標、およびＹ座標からベース基板２１の４箇所の辺２１ａ、２１ｂ、２１ｃ、２１ｄに向かって垂線を下ろし、垂線が接触する辺上の座標を、突起構造２２ａ、２２ｂ、２２ｃ、２２ｄの配置位置に特定する。その後、ステップＳ３に遷移する。
［ステップＳ３］ 位置決定部１３は、放射ノイズのピークレベルを低減させたい周波数の入力を受け付ける。その後、ステップＳ４に遷移する。
［ステップＳ４］ 位置決定部１３は、式（１）と、テーブル１２ａとを用いて突起構造２２ａ〜２２ｄの左右に形成する突起構造２３ａ〜２３ｄの座標を計算する。その後、ステップＳ５に遷移する。
［ステップＳ５］ 位置決定部１３は、突起構造２２ａ〜２２ｄ、および突起構造２３ａ〜２３ｄのサイズを計算により求める。その後、ステップＳ６に遷移する。
［ステップＳ６］ 形状決定部１４は、ステップＳ５にて求めた突起構造２２ａ〜２２ｄ、および突起構造２３ａ〜２３ｄのサイズが基準値を超えているか否かを判断する。突起構造２２ａ〜２２ｄ、および突起構造２３ａ〜２３ｄのサイズが基準値を超えている場合（ステップＳ６のＹｅｓ）、ステップＳ７に遷移する。突起構造２２ａ〜２２ｄ、および突起構造２３ａ〜２３ｄのサイズが基準値以下である場合（ステップＳ６のＮｏ）、ステップＳ８に遷移する。
［ステップＳ７］ 形状決定部１４は、突起構造２２ａ〜２２ｄ、および突起構造２３ａ〜２３ｄの形状をＬ字型とする。その後、ステップＳ８に遷移する。
［ステップＳ８］ 構造追加部１５は、突起構造２２ａ〜２２ｄ、および突起構造２３ａ〜２３ｄを電源層２１２、およびＧＮＤ層２１１、２１３に追加する。そして得られる基板モデル２０を、基板モデル２０のデータを基板データ記憶部１６に記憶する。その後、図１２の処理を終了する。
以上述べたように、設計支援装置１０によれば、突起構造２２ａ〜２２ｄ、２３ａ〜２３ｄをベース基板２１に配置することにより、簡易な方法で放射ノイズのピークレベルを低減できる基板モデル２０を作成することができる。すなわち、コンデンサ等を追加しないので、適切なコンデンサの配置位置を探すための工程等を省略することができる。従って、設計におけるノイズ対策を容易にすることができる。
また、設計支援装置１０により設計した基板モデル２０によれば、給電点ｐ１から半導体集積回路に電圧が供給されることによりＧＮＤ層と電源層間に生じる放射ノイズが発生する位相が、追加前基板モデルに比べ変化する。これにより、コンデンサ等を追加せずに放射ノイズのピークレベルを低減することができる。
なお、本実施の形態では、突起構造２２ａ〜２２ｄの側に設ける突起構造２３ａ〜２３ｄの数を２つとしたが、設ける突起構造２３ａ〜２３ｄの数は２つに限定されず、１つまたは３つ以上とすることもできる。
なお、設計支援装置１０が行った処理が、複数の装置によって分散処理されるようにしてもよい。例えば、１つの装置が、突起構造２２ａ〜２２ｄ、２３ａ〜２３ｄの配置位置を決定しておき、他の装置が、突起構造２２ａ〜２２ｄ、２３ａ〜２３ｄの形状を決定するようにしてもよい。
以上、本発明の設計支援プログラム、設計支援方法および半導体装置を、図示の実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や工程が付加されていてもよい。
また、本発明は、前述した各実施の形態のうちの、任意の２以上の構成（特徴）を組み合わせたものであってもよい。
なお、上記の処理機能は、コンピュータによって実現することができる。その場合、設計支援装置１、１０が有する機能の処理内容を記述したプログラムが提供される。そのプログラムをコンピュータで実行することにより、上記処理機能がコンピュータ上で実現される。処理内容を記述したプログラムは、コンピュータで読み取り可能な記録媒体に記録しておくことができる。コンピュータで読み取り可能な記録媒体としては、磁気記憶装置、光ディスク、光磁気記録媒体、半導体メモリ等が挙げられる。磁気記憶装置には、ハードディスクドライブ、フレキシブルディスク（ＦＤ）、磁気テープ等が挙げられる。光ディスクには、ＤＶＤ、ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ／ＲＷ等が挙げられる。光磁気記録媒体には、ＭＯ（Magneto-Optical disk）等が挙げられる。
プログラムを流通させる場合には、例えば、そのプログラムが記録されたＤＶＤ、ＣＤ−ＲＯＭ等の可搬型記録媒体が販売される。また、プログラムをサーバコンピュータの記憶装置に格納しておき、ネットワークを介して、サーバコンピュータから他のコンピュータにそのプログラムを転送することもできる。
プログラムを実行するコンピュータは、例えば、可搬型記録媒体に記録されたプログラムもしくはサーバコンピュータから転送されたプログラムを、自己の記憶装置に格納する。そして、コンピュータは、自己の記憶装置からプログラムを読み取り、プログラムに従った処理を実行する。なお、コンピュータは、可搬型記録媒体から直接プログラムを読み取り、そのプログラムに従った処理を実行することもできる。また、コンピュータは、ネットワークを介して接続されたサーバコンピュータからプログラムが転送される毎に、逐次、受け取ったプログラムに従った処理を実行することもできる。
また、上記の処理機能の少なくとも一部を、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＰＬＤ（Programmable Logic Device）等の電子回路で実現することもできる。
以上の第１〜第２の実施の形態に関し、さらに以下の付記を開示する。
（付記１） 電源層とグランド層が積層された基板モデル上に配置される半導体集積回路の給電点を選択し、
前記基板モデルの辺に、前記給電点に対応して設けられ前記基板モデルの外部に突出する第１の突出部の配置位置を決定し、
決定した前記第１の突出部の配置位置から所定距離だけ離れた辺上に前記基板モデルの外部に突出する第２の突出部の配置位置を決定し、
前記第１の突出部と前記第２の突出部を決定した配置位置に配置した基板モデルを作成する、
処理をコンピュータに実行させることを特徴とする設計支援プログラム。
（付記２） 前記基板モデルの４辺それぞれに、前記第１の突出部の配置位置を決定することを特徴とする付記１記載の設計支援プログラム。
（付記３） 前記給電点から前記辺へ下ろした垂線の前記辺との交点に前記第１の突出部の配置位置を決定することを特徴とする付記１記載の設計支援プログラム。
（付記４） 入力される周波数、前記基板モデルの絶縁層の誘電率、および前記基板モデルの辺の長さに基づき前記第２の突出部の配置位置を決定することを特徴とする付記１記載の設計支援プログラム。
（付記５） 入力される周波数に基づき前記第１の突出部と前記第２の突出部の形状を決定することを特徴とする付記１記載の設計支援プログラム。
（付記６） 前記第１の突出部と前記第２の突出部の形状を決定する際に、前記入力される周波数に基づき前記第１の突出部および前記第２の突出部の前記基板モデルの外部に突出する方向の長さを決定することを特徴とする付記５記載の設計支援プログラム。
（付記７） 前記第１の突出部および前記第２の突出部の前記基板モデルの外部に突出する方向の長さを決定する際に、突起の長さが所定以上のとき、前記第１の突出部および前記第２の突出部を鋭角に折り曲げることを特徴とする付記６記載の設計支援プログラム。
（付記８） コンピュータが、
電源層とグランド層が積層された基板モデル上に配置される半導体集積回路の給電点を選択し、
前記基板モデルの辺に、前記給電点に対応して設けられ前記基板モデルの外部に突出する第１の突出部の配置位置を決定し、
決定した前記第１の突出部の配置位置から所定距離だけ離れた辺上に前記基板モデルの外部に突出する第２の突出部の配置位置を決定し、
前記第１の突出部と前記第２の突出部を決定した配置位置に配置した基板モデルを作成する、
ことを特徴とする設計支援方法。
（付記９） 電源層とグランド層が積層された基板上に配置されている半導体集積回路の給電点から前記基板の対向する辺それぞれへの最短距離の位置に配置された前記基板の外部に突出する第１の突出部と、
前記第１の突出部の配置位置から所定距離だけ離れた辺上に設けられ前記基板の外部に突出する第２の突出部と、
を有することを特徴とする半導体装置。
１、１０ 設計支援装置
１ａ、１１、１６ 基板データ記憶部
１ｂ、１３ 位置決定部
１ｃ、１４ 形状決定部
１ｄ データ更新部
２、６、２０、３０ 基板モデル
３、ｐ１ 給電点
４ 第１の突出部
５ 第２の突出部
１２ テーブル記憶部
１２ａ テーブル
１５ 構造追加部
２１ ベース基板
２２ａ〜２２ｄ、２３ａ〜２３ｄ 突起構造

Claims (8)

  1. 電源層とグランド層が積層された基板モデル上に配置される半導体集積回路の給電点を選択し、
    前記基板モデルの辺に、前記給電点に対応して設けられ前記基板モデルの外部に突出する第１の突出部の配置位置を決定し、
    決定した前記第１の突出部の配置位置から所定距離だけ離れた辺上に前記基板モデルの外部に突出する第２の突出部の配置位置を決定し、
    前記第１の突出部と前記第２の突出部を決定した配置位置に配置した基板モデルを作成する、
    処理をコンピュータに実行させることを特徴とする設計支援プログラム。
  2. 前記基板モデルの４辺それぞれに、前記第１の突出部の配置位置を決定することを特徴とする請求項１記載の設計支援プログラム。
  3. 前記給電点から前記辺へ下ろした垂線の前記辺との交点に前記第１の突出部の配置位置を決定することを特徴とする請求項１記載の設計支援プログラム。
  4. 入力される周波数、前記基板モデルの絶縁層の誘電率、および前記基板モデルの辺の長さに基づき前記第２の突出部の配置位置を決定することを特徴とする請求項１記載の設計支援プログラム。
  5. 入力される周波数に基づき前記第１の突出部と前記第２の突出部の形状を決定することを特徴とする請求項１記載の設計支援プログラム。
  6. 前記第１の突出部と前記第２の突出部の形状を決定する際に、前記入力される周波数に基づき前記第１の突出部および前記第２の突出部の前記基板モデルの外部に突出する方向の長さを決定することを特徴とする請求項５記載の設計支援プログラム。
  7. コンピュータが、
    電源層とグランド層が積層された基板モデル上に配置される半導体集積回路の給電点を選択し、
    前記基板モデルの辺に、前記給電点に対応して設けられ前記基板モデルの外部に突出する第１の突出部の配置位置を決定し、
    決定した前記第１の突出部の配置位置から所定距離だけ離れた辺上に前記基板モデルの外部に突出する第２の突出部の配置位置を決定し、
    前記第１の突出部と前記第２の突出部を決定した配置位置に配置した基板モデルを作成する、
    ことを特徴とする設計支援方法。
  8. 電源層とグランド層が積層された基板上に配置されている半導体集積回路の給電点から前記基板の対向する辺それぞれへの最短距離の位置に配置された前記基板の外部に突出する第１の突出部と、
    前記第１の突出部の配置位置から所定距離だけ離れた辺上に設けられ前記基板の外部に突出する第２の突出部と、
    を有することを特徴とする半導体装置。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002185091A (ja) * 2000-12-14 2002-06-28 Nec Corp 回路基板、回路基板のｅｍｉ低減方法およびその回路基板を用いた電子装置のｅｍｉ低減方法
JP2008251805A (ja) * 2007-03-30 2008-10-16 Nec Corp 配線基板および半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09205290A (ja) 1996-01-24 1997-08-05 Hitachi Ltd 低ｅｍｉ構造を有する回路基板
JP2003008154A (ja) 2001-06-21 2003-01-10 Nec Corp 印刷配線板、同軸ケーブル及び電子装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002185091A (ja) * 2000-12-14 2002-06-28 Nec Corp 回路基板、回路基板のｅｍｉ低減方法およびその回路基板を用いた電子装置のｅｍｉ低減方法
JP2008251805A (ja) * 2007-03-30 2008-10-16 Nec Corp 配線基板および半導体装置

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