JP2013251505A - 光半導体集積回路装置及びその製造方法 - Google Patents

Abstract

【課題】 光半導体集積回路装置及びその製造方法に関し、半導体埋込層を選択成長する際の選択成長マスク上への被り成長の発生を防止する。
【解決手段】 （１００）面を主面とするIII-Ｖ族化合物半導体からなる半導体基板上に形成したメサ構造の近傍の平坦面に、メサ構造に対向するマスク端がメサ構造に沿って［０１１］方向に延びる平行部と、前記平行部から［０−１１］方向に傾斜して伸びる傾斜部とを有するマスクを設けて選択成長を行いメサ構造を半導体埋込層で埋め込む。
【選択図】 図１

Description

本発明は、光半導体集積回路装置及びその製造方法に関するものであり、例えば、ストライプ状メサ構造を有する光半導体素子を集積化した場合の電極構造に関する。

近年、光通信の普及に伴って、光送信器の光源として半導体レーザが用いられるとともに、光受信器の受光素子としてｐｉｎフォトダイオードが用いられており、これらの光半導体素子は通常はメサストライプ構造になっている（例えば、特許文献１参照）。

図１０は、従来の単体半導体レーザの説明図である。素子上面にｐ側電極とｎ側電極を形成する際に、まず、図１０（ａ）に示すように、半絶縁性ＩｎＰ基板５１上に、ｎ型ＩｎＰクラッド層５２、ＭＱＷ活性層５３、ｐ型ＩｎＰクラッド層５４、ｐ型ＩｎＧａＡｓコンタクト層５５を順次堆積させる。次いで、ＳｉＯ_２マスクをマスクとしてストライプ状にメサエッチングを行った後、ｎ型ＩｎＰクラッド層５２の露出表面にｎ側電極形成領域５８を覆うＳｉＮマスク５７を設ける。

次いで、図１０（ｂ）に示すように、ＳｉＯ_２マスク５６及びＳｉＮマスク５７を選択成長マスクとして用いてＦｅドープＩｎＰ埋込層５９を形成する。次いで、図１０（ｃ）に上面図として示すように、ＳｉＯ_２マスク５６及びＳｉＮマスク５７を除去したのち、メサストライプ上にｐ側電極６０を形成するとともに、ｎ側電極形成領域５８にｎ側電極６１を形成する。

この方法によれば、ｎ型ＩｎＰクラッド層５２の表面のｎ側電極形成領域５８にＦｅドープＩｎＰ埋込層５９が形成されないため、エッチング等によりｎ型ＩｎＰクラッド層５２を表面に露出する工程が不要となる。その結果、素子抵抗に影響するｎ型ＩｎＰクラッド層５２の残り厚さのばらつきを抑えることができる。

この例では、半導体レーザなどの単体素子であるため、メサ底面に形成するマスクを素子の端から端までストライプ状に延伸すれば良く、埋込層がマスク上への被り成長が起こらなかった。即ち、基板の主面方向を［１００］方向とし、ストライプの延在方向を［０１１］方向とした場合、マスク端に出現する埋込層の結晶面は成長停止面の｛１１１｝Ｂ面のみとなるため、マスク上への被り成長が生じない。なお、本明細書において、本来「１バー」で表す面指数を「−１」で表す。また、｛１１１｝Ｂ面は（１１１）Ｂ面と結晶学的に等価な（−１１１）Ｂ面、（１−１１）Ｂ面、（１１−１）Ｂ面、（１−１−１）Ｂ面、（−１１−１）Ｂ面、（−１−１１）Ｂ面、（−１−１−１）Ｂ面を含む意味である。

一方、近年の光送受信器の小型化、組立コスト削減の要請から、複数の機能素子を同一基板上にモノリシックに集積した光半導体集積回路装置の研究開発が活発化している。図１１は、従来の光半導体集積回路装置の概略的透視平面図であり、４つのフォトダイオード７１と、ＰＤ接続導波路７２と、４×４ＭＭＩ（多モード干渉カプラ）７３と、入力導波路７４を備えている。

各フォトダイオード７１はメサ構造の頂部にｐ側電極７５を備えており、ウェハ底面にはｎ側電極７６を備えている。ｐ側電極７５とｎ側電極７６との間に電圧を印加した状態で入力導波路７４を介して光が入射した場合に、光吸収によってフォトキャリアが発生してｐ側電極７５及びｎ側電極７６からフォトキャリアが引き出される。

このような光半導体集積回路装置においても製造工程の簡略化および安定化の観点から、図１０に示したように、ｎ側電極を形成するメサ近傍の平坦面を予め選択成長マスクで覆った後に埋め込み成長を行うことが望ましい。

特許第３２３０７８５号

しかし、上述の光半導体集積回路装置においては、光分波器（ＭＭＩ）が集積化されているためにウェハ底面に形成する選択成長マスクを素子の端から端まで延伸することができない。そのため、選択成長マスクをフォトダイオードの近傍のみに設けると被り成長が発生するという問題があるので、この事情を図１２を参照して説明する。

図１２は、光半導体集積回路装置における問題点の説明図である。図１２（ａ）に示すように、メサ構造のフォトダイオードの近傍のみにＳｉＮマスク８７を設けるとする。なお、図における符号８１乃至８６は、それぞれ、半絶縁性ＩｎＰ基板、ｎ型ＩｎＰクラッド層、ｉ型ＩｎＧａＡｓ光吸収層、ｐ型ＩｎＰクラッド層、ｐ型ＩｎＧａＡｓコンタクト層及びＳｉＯ_２マスクである。

この状態でＦｅドープＩｎＰ埋込層８８を形成すると、図１２（ｂ）に示すように、ＳｉＮマスク８７のＰＤ接続導波路側の端部で被り成長が発生する。図１２（ｃ）はこの被り成長の様子を模式的に示したもので、ＦｅドープＩｎＰ埋込層８８の結晶面に被り成長の原因となる{１１１}Ａ面の成長面が出現するためである。

このように、ＳｉＮマスク８７上への被り成長が生じると、後の工程の電極プロセスにおいて、レジストのパターニングが困難になる。そのため、異常エッチングが生じやすくなったり、被り成長の凹凸やひさし構造により電極途切れが生じやすくなったりし、素子の歩留まりが大幅に低下する。

そこで、従来は、素子全体に埋め込み層を形成した後に、パターニングとエッチング等によりｎ型ＩｎＰクラッド層８２の表面の一部を露出させる工程が必要であり、プロセス工程が増加していた。

また、素子の抵抗を考えると、メサ構造とｎ側電極間の距離はできるだけ近づけることが望ましいが、ＦｅドープＩｎＰ埋込層８８の厚さが導波路メサ近傍でばらつく。そのため、エッチング後のｎ型ＩｎＰクラッド層の残存厚さのばらつきを抑えるために、メサ構造から十分離れたＦｅドープＩｎＰ埋込層８８の厚さのばらつかない領域にｎ側電極を形成するためｎ側電極側の抵抗が高くなりやすいという問題もあった。

したがって、光半導体集積回路装置において、半導体埋込層を選択成長する際の選択成長マスク上への被り成長の発生を防止することを目的とする。

開示する一観点からは、（１００）面を主面とするIII-Ｖ族化合物半導体からなる半導体基板上に、少なくとも［０１１］方向に延在する光能動領域と該光能動領域の上方に設けた第１マスクとを含むメサ構造を形成する工程と、前記メサ構造の上方に第1マスクを残したまま、前記メサ構造の近傍の平坦面に第２マスクを形成する工程と、前記第１マスク及び前記第２マスクを選択成長マスクとして、前記メサ構造を半導体埋込層で埋め込む工程と、を有し、前記平坦面に形成する前記第２マスクの前記メサ構造に対向するマスク端は、前記メサ構造に沿って［０１１］方向に延びる平行部と、前記平行部から［０−１１］方向に傾斜して伸びる傾斜部とを有し、前記メサ構造を半導体埋込層で埋め込む工程において、前記半導体埋込層の厚さが、前記メサ構造の近傍では厚く、前記第２マスクの［０１１］方向から［０−１１］方向に向かって傾斜した延伸方向の部分で薄くなる成長量で埋め込むことを特徴とする光半導体集積回路装置の製造方法が提供される。

また、開示する別の観点からは、（１００）面を主面とするIII-Ｖ族化合物半導体からなる半導体基板と、前記半導体基板上に形成された、少なくとも［０１１］方向に延在する光能動領域を含むメサ構造と、前記メサ構造を該メサ構造の近傍では厚く、且つ、該メサ構造を離れるにつれて薄くなる半導体埋込層と、前記メサ構造の近傍の平坦部で、且つ、前記半導体埋込層の存在しない電極形成用開口部と、前記電極形成用開口部内に形成された第１の電極と、前記メサ構造の頂面に形成された第２の電極とを有し、前記電極形成用開口部の前記メサ構造に対向する端面は、前記メサ構造に沿って［０１１］方向に延びる平行部と、前記平行部から［０−１１］方向に傾斜して伸びる傾斜部とを有していることを特徴とする光半導体集積回路装置が提供される。

開示の光半導体集積回路装置及びその製造方法によれば、半導体埋込層を選択成長する際の選択成長マスク上への被り成長の発生を防止することが可能になる。

本発明の実施の形態の光半導体集積回路装置の説明図である。 本発明の実施例１の光半導体集積回路装置の製造工程の途中までの説明図である。 本発明の実施例１の光半導体集積回路装置の製造工程の図２以降の途中までの説明図である。 本発明の実施例１の光半導体集積回路装置の製造工程の図３以降の途中までの説明図である。 本発明の実施例１の光半導体集積回路装置の製造工程の図４以降の説明図である。 本発明の実施例１の光半導体集積回路装置の概略的透視平面図である。 本発明の実施例１の光半導体集積回路装置の各部断面図である。 本発明の実施例２の光半導体集積回路装置の製造工程の途中までの説明図である。 本発明の実施例２の光半導体集積回路装置の製造工程の図８以降の説明図である。 従来の単体半導体レーザの説明図である。 従来の光半導体集積回路装置の概略的透視平面図である。 光半導体集積回路装置の問題点の説明図である。

ここで、図１を参照して、本発明の実施の形態の光半導体集積回路装置を説明する。図１は、本発明の実施の形態の光半導体集積回路装置の説明図であり、図１（ａ）は、光半導体集積回路装置の概念的斜視図であり、図１（ｂ）は電極形成用開口部近傍の平面図である。

本発明の実施の形態の光半導体集積回路装置は、（１００）面を主面とするIII-Ｖ族化合物半導体からなる半導体基板１１上に、少なくとも［０１１］方向に延在する光能動領域１３と該光能動領域１３の上方に設けた第１マスクを含むメサ構造を形成する。次いで、メサ構造の上方に第１マスクを残したまま、メサ構造の近傍の平坦面に第２マスクを形成する。

平坦面に形成するマスクのメサ構造に対向するマスク端は、メサ構造に沿って［０１１］方向に延びる平行部と、平行部から［０−１１］方向に傾斜して伸びる傾斜部とを有するように形成する。

第１マスク及び第２マスクを選択成長マスクとして、メサ構造を埋め込む半導体埋込層１４を形成する。この時、半導体埋込層１４の厚さが、メサ構造の近傍では厚く、第２マスクの［０１１］方向から［０−１１］方向に向かって傾斜した延伸方向の部分で薄くなる成長量で埋め込むことによって、マスクの端部に被り成長が発生しない。

そのため、埋め込み層の膜厚が厚い箇所、即ち、［１１０］方向に延伸した領域では｛１１１｝Ｂの成長停止面が表れてマスク上への被り成長の要因である｛１１１｝Ａ面の出現を抑制できる。一方、傾斜部を形成した領域で半導体埋込層１４の膜厚が薄くなるように成長させているので、導波路メサから十分離れた領域に積層する埋め込み層の膜厚を薄くできマスク端部での被り成長が抑制される。発明者らの基礎的な研究から、メサ構造の近傍の平坦面に形成するマスク端の傾斜部の傾斜角θは５０°以下、特に、１５°〜５０°の範囲が好適であることが明らかになった。傾斜角θが５０°よりも大きいとマスク上への被り成長が発生し、傾斜角θが１５°よりも小さいと傾斜部を形成した領域で半導体埋込層１４の膜厚を薄くなるように成長させるトレランスが低下し歩留りが悪くなる。

マスクを除去すると半導体埋込層１４に電極形成用開口部１６が表れてバッファ層１２が露出する。次いで、メサ構造の頂面の少なくとも一部に第１の電極１５を形成するととともに、電極形成用開口部内の少なくとも一部に第２の電極１７を形成する。

このような成長条件で半導体埋込層１４を成長させるためには、半導体埋込層を形成する原料の他に構成元素に塩素を含む原料からなるガスを添加したプロセスガスを用いれば良い。この様な条件で成長させると、メサ側面から横方向に埋め込み層が成長しやすくなり、導波路メサから十分離れた領域に積層する埋め込み層の膜厚を薄くできるため、導波路メサから離れるように延伸するマスクの長さを短縮できる。また、発明者らの基礎的な研究から、この様な条件で成長させるとマスク端の傾斜部の傾斜角θが５０°以下の範囲で傾斜部のマスク上への被り成長が抑制されることが明らかになった。

このような構成元素として塩素を含む原料としては、塩化メチル、１，２−ジクロロエチレン、塩化エチル、ジクロロメタン、１，２−ジクロロエタン、１，２−ジクロロプロパンなどを用いることができる。

また、半導体埋込層１４としては、ＦｅドープＩｎＰ層等の高抵抗半導体層が望ましい。このＦｅドープＩｎＰは電子を捕獲する高抵抗半導体であるが、ＲｕドープＩｎＰやＴｉドープＩｎＰ等の正孔を捕獲する高抵抗半導体層を用いても良い。

また、光半導体集積回路装置としては、光能動領域をフォトダイオードとし、受動光導波路、多モード干渉カプラ及び入力導波路を集積化したものが典型的であるが、光能動領域として半導体レーザ、光半導体増幅器、半導体光変調器を用いても良い。

例えば、光能動領域として半導体レーザを用いる場合には、複数の半導体レーザを平行に配置し、互いの発振波長が異なるように回折格子のピッチを変え、それを受動導波路に接続して合波器に接続し、出力導波路から多波長レーザ光を出力すれば良い。

また、使用する材料系としては、光通信で使用する場合には、ＩｎＧａＡｓＰ／ＩｎＰ系或いはＩｎＧａＡｓ／ＩｎＰ系が典型的であるが、これらの材料系に限られるものではない。他の材料系としては、ＡｌＧａＩｎＡｓ，ＡｌＧａＩｎＰ，ＩｎＧａＡｓ，ＩｎＧａＡｓＳｂ，ＧａＩｎＮＡｓなどの半導体を用いても良いものである。

次に、図２乃至図７を参照して、本発明の実施例１の光半導体集積回路装置を説明するが、まず、図２乃至図５を参照してその製造工程を説明する。まず、図２（ａ）に示すように、（１００）面を主面とする半絶縁性ＩｎＰ基板２１上に、ＭＯＶＰＥ（有機金属化学気相成長法）を用いて、厚さが１．０μｍのｎ型ＩｎＰクラッド層２２を堆積させる。引き続いて、厚さが０．３μｍのｉ型ＩｎＧａＡｓ光吸収層２３、厚さが０．９μｍのｐ型ＩｎＰクラッド層及び厚さが０．３μｍのＩｎＧａＡｓコンタクト層２５を順次堆積させる。

次いで、図２（ｂ）に示すように、全面にＳｉＯ_２膜を成膜したのち、一般的なマスクパターンニング及びエッチングを行って、フォトダイオード領域（ＰＤ領域）を規定するＳｉＯ_２マスク２６を形成する。

次いで、図２（ｃ）に示すように、ＳｉＯ_２マスク２６をマスクとしてエッチングを行うことによって、ｐ型ＩｎＧａＡｓコンタクト層２５乃至ｉ型ＩｎＧａＡｓ光吸収層２３をエッチングしてｎ型ＩｎＰクラッド層２２を露出させる。

次いで、図３（ｄ）に示すように、ＳｉＯ_２マスク２６を選択成長マスクとして用いて、再び、ＭＯＶＰＥ法によって導波路部を形成する厚さが０．５μｍのｉ型ＩｎＧａＡｓＰコア層２７及び厚さが１．０μｍのｉ型ＩｎＰクラッド層２８を順次堆積させる。なお、ｉ型ＩｎＧａＡｓＰコア層２７は、波長１．０５μmでＩｎＰ基板に格子整合する組成のＩｎＧａＡｓＰとする。

次いで、図３（ｅ）に示すように、ＳｉＯ_２マスク２６を除去する。次いで、全面にＳｉＯ_２膜を成膜し、一般的なマスクパターンニング及びエッチングを行って、入力導波路部、光分波器、ＰＤ接続導波路からなる導波路部と、ＰＤ領域を規定するＳｉＯ_２マスク２９を形成する。

次いで、ＳｉＯ_２マスク２９をマスクとしてエッチングを行うことによって、図３（ｆ）に断面を示すように、導波路部、ＰＤ部の導波路メサ構造を形成する。エッチング深さとしては、１．８μｍとすることで、ＰＤ部ではｉ型ＩｎＧａＡｓ光吸収層２３の下まで、導波路部ではｉ型ＩｎＧａＡｓＰコア層２７の下までエッチングする。この時、メサ底面にはｎ型ＩｎＰクラッド層２２が表面に露出し、その厚さは０．７μｍとなる。

次いで、図４（ｇ）に示すように、全面にＳｉＮ膜を成膜したのち一般的なマスクパターニングおよびエッチングの手法を用いて、ウェハ底面のｎ側電極形成領域を覆うＳｉＮマスク３０を形成する。このＳｉＮマスク３０の形状は、導波路メサに沿って平行な部分と、導波路メサから徐々に離れる斜めの部分からなるように形成する。導波路メサと平行なマスクの部分の延伸方向は、［０１１］方向からなり、導波路メサと導波路メサ側のマスクの端の最も近い距離は、５．０μｍとする。またマスクの傾斜した部分としては、［０１１］方向から［０−１１］方向に向かって３０°傾斜したパターンとする。マスク幅は最も幅の広い箇所で５０μｍとする。なお、メサ構造の頂面にＳｉＯ_２マスク２９を残したままウェハ底面のＳｉＮマスク３０のパターニングを簡便に行うために、ウェハ底面のＳｉＮマスク３０はメサ構造の頂面のＳｉＯ_２マスク２９に対して選択的にエッチング可能な材料で形成することが望ましい。ここでは、バッファードフッ酸に対するエッチング速度がＳｉＯ_２膜よりも１０倍ぐらい速いＳｉＮ膜を用いた。

次いで、図４（ｈ）に示すように、ＳｉＯ_２マスク２９及びＳｉＮマスク３０を選択成長マスクとして再成長により、導波路メサ構造を、ＦｅドープＩｎＰ埋込層３１で埋め込む。この時、埋込層を形成する原料の他に、１、２−ジクロロエチレンを添加する。それによって、ＰＤ接続導波路部及びＰＤ部の導波路メサ構造に接する近傍領域では導波路メサ構造の上面の高さとほぼ一致する高さを有し、導波路メサ構造から一定の距離以上離れた領域では急激に膜厚が減少する特徴的な高抵抗埋込構造が形成される。

ＦｅドープＩｎＰ埋込層３１の成長量としては、１、２−ジクロロエチレンを添加しない平板上の成長量の換算で０．５μｍとなるようなプロセスガス条件、成長時間で埋め込み層を形成する。ＦｅドープＩｎＰ埋込層３１は、導波路メサと平行なＳｉＮマスク３０の部分で成長停止し、また、ＳｉＮマスク３０の［０１１］方向から［０−１１］方向に向かって３０°傾斜した延伸方向の部分で膜厚が薄くなる形状となる。なお、図５（ｉ）は図４（ｈ）におけるＳｉＮマスク３０近傍の概略的断面図である。

次いで、図５（ｊ）に示すように、バッファードフッ酸によりＳｉＯ_２マスク２９及びＳｉＮマスク３０を除去する。この工程で、ｎ側電極を形成する領域の表面にｎ型ＩｎＰクラッド層２２が露出する。次いで、蒸着法を用いて、ｎ型ＩｎＰクラッド層２２の露出面にｎ側電極３４を形成するとともに、ＰＤ部のメサの頂面にｐ側電極３３を形成する。なお、図示は省略するが、ｐ側電極３３及びｎ側電極３４が形成されていない部分は、パシベーション膜で覆われている。

図６は、このようにして形成した本発明の実施例１の光半導体集積回路装置の概略的透視平面図であり、フォトダイオード３５、ＰＤ接続導波路３６、４×４ＭＭＩ３７及び入力導波路３８からなる。フォトダイオード３５は、図５（ｊ）に示したｐ側電極３３及びｎ側電極３４がほぼ平行に形成されている。

図７は、本発明の実施例１の光半導体集積回路装置の各部断面図であり、図７（ａ）は図６におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図であり、図７（ｂ）は図６におけるＢ−Ｂ′を結ぶ一点鎖線に沿った断面図である。また、図７（ｃ）は図６におけるＣ−Ｃ′を結ぶ一点鎖線に沿った断面図である。

ｐ側電極３３とｎ側電極３４との間に電圧を印加した状態で入力導波路３８を介して１．５μｍ帯の光が入射した場合に、光吸収によってフォトキャリアが発生してｐ側電極３３及びｎ側電極３４からフォトキャリアが引き出される。

このように、本発明の実施例１の製造方法によれば、ウェハ底面のｎ側電極３４を形成する領域のｎ型ＩｎＰクラッド層２２上を覆うＳｉＮマスク３０上への被り成長が生じないため、簡略なプロセスで歩留まり良く光半導体集積回路装置を製造することができる。

次に、図８及び図９を参照して、本発明の実施例２の光半導体集積回路装置を説明する。上記の実施例１の図２（ａ）乃至図３（ｆ）と同様の工程により、（１００）面を主面とする半絶縁性ＩｎＰ基板２１上に、ＭＯＶＰＥ法を用いて、厚さが１．０μｍのｎ型ＩｎＰクラッド層２２を堆積させる。引き続いて、厚さが０．３μｍのｉ型ＩｎＧａＡｓ光吸収層２３、厚さが０．９μｍのｐ型ＩｎＰクラッド層及び厚さが０．３μｍのＩｎＧａＡｓコンタクト層２５を順次堆積させる。

次いで、全面にＳｉＯ_２膜を成膜したのち、一般的なマスクパターンニング及びエッチングを行って、フォトダイオード領域（ＰＤ領域）を規定するＳｉＯ_２マスクを形成する。次いで、ＳｉＯ_２マスクをマスクとしてエッチングを行うことによって、ｐ型ＩｎＧａＡｓコンタクト層２５乃至ｉ型ＩｎＧａＡｓ光吸収層２３をエッチングしてｎ型ＩｎＰクラッド層２２を露出させる。

次いで、ＳｉＯ_２マスクを選択成長マスクとして用いて、再び、ＭＯＶＰＥ法によって導波路部を形成する厚さが０．５μｍのｉ型ＩｎＧａＡｓＰコア層２７及び厚さが１．０μｍのｉ型ＩｎＰクラッド層２８を順次堆積させる。なお、ｉ型ＩｎＧａＡｓＰコア層２７は、波長１．０５μmでＩｎＰ基板に格子整合する組成のＩｎＧａＡｓＰとする。

次いで、ＳｉＯ_２マスクを除去したのち、全面にＳｉＯ_２膜を成膜し、一般的なマスクパターンニング及びエッチングを行って、入力導波路部、光分波器、ＰＤ接続導波路からなる導波路部と、ＰＤ領域を規定するＳｉＯ_２マスク２９を形成する。

次いで、ＳｉＯ_２マスク２９をマスクとしてエッチングを行うことによって、入力導波路部、光分波器、ＰＤ接続導波路からなる導波路部と、ＰＤ領域を形成する。エッチング深さとしては、１．８μｍとすることで、ＰＤ部ではｉ型ＩｎＧａＡｓ光吸収層２３の下まで、導波路部ではｉ型ＩｎＧａＡｓＰコア層２７の下までエッチングする。この時、メサ底面にはｎ型ＩｎＰクラッド層２２が表面に露出し、その厚さは０．７μｍとなる。

次いで、図８（ａ）に示すように、全面にＳｉＮ膜を成膜したのち一般的なマスクパターニングおよびエッチングの手法を用いて、ウェハ底面のｎ側電極形成領域を覆うＳｉＮマスク４０を形成する。このＳｉＮマスク４０の形状は、導波路メサに沿って平行な部分と、導波路メサから徐々に離れる傾斜した部分からなるように形成する。導波路メサと平行なマスクの部分の延伸方向は、［０１１］方向からなり、導波路メサと導波路メサ側のマスクの端の最も近い距離は、例えば１０μｍとし、マスク幅は例えば１５μｍとする。またマスクの傾斜した部分としては、［０１１］方向から［０−１１］方向に向かって４５°傾斜したパターンとする。

次いで、図８（ｂ）に示すように、ＳｉＯ_２マスク２９及びＳｉＮマスク４０を選択成長マスクとして再成長により、導波路メサ構造を、ＦｅドープＩｎＰ埋込層３１で埋め込む。この時、埋込層を形成する原料の他に、塩化メチルを添加する。それによって、（０１１）面の成長を抑制することができる。

このとき、埋め込み層は、ＳｉＮマスク４０の［０１１］方向から［０−１１］方向に向かって４５°傾斜した延伸方向の部分では（１０１）面で成長停止する。ＳｉＮマスク４０の［０１１］方向に延伸した部分では（１―１１）Ｂ面で成長停止する。ＦｅドープＩｎＰ埋込層３１の成長量としては、塩化メチルを添加しない平板上の成長量の換算で１．５μｍとなるようなプロセスガス条件、成長時間で埋め込み層を形成した。

次いで、図９（ｃ）に示すように、バッファードフッ酸によりＳｉＯ_２マスク２９及びＳｉＮマスク４０を除去する。この工程で、ｎ側電極を形成する領域の表面にｎ型ＩｎＰクラッド層２２が露出する。次いで、蒸着法を用いて、ｎ型ＩｎＰクラッド層２２の露出面にｎ側電極３４を形成するとともに、ＰＤ部のメサの頂面にｐ側電極３３を形成する。なお、図示は省略するが、ｐ側電極３３及びｎ側電極３４が形成されていない部分は、パシベーション膜で覆われている。

このように、選択マスクの形状は対称形状である必要はなく、ＰＤ接続導波路側に向う側が傾斜していれば被り成長の発生を防止することができる。

ここで、実施例１及び実施例２を含む本発明の実施の形態に関して、以下の付記を付す。
（付記１）
（１００）面を主面とするIII-Ｖ族化合物半導体からなる半導体基板上に、少なくとも［０１１］方向に延在する光能動領域と該光能動領域の上方に設けた第１マスクとを含むメサ構造を形成する工程と、
前記メサ構造の上方に前記第1マスクを残したまま、前記メサ構造の近傍の平坦面に第２マスクを形成する工程と、
前記第１マスク及び前記第２マスクを選択成長マスクとして、前記メサ構造を半導体埋込層で埋め込む工程と、を有し、
前記平坦面に形成する前記第２マスクの前記メサ構造に対向するマスク端は、前記メサ構造に沿って［０１１］方向に延びる平行部と、前記平行部から［０−１１］方向に傾斜して伸びる傾斜部とを有し、
前記メサ構造を半導体埋込層で埋め込む工程において、前記半導体埋込層の厚さが、前記メサ構造の近傍では厚く、前記第２マスクの［０１１］方向から［０−１１］方向に向かって傾斜した延伸方向の部分で薄くなる成長量で埋め込むことを特徴とする光半導体集積回路装置の製造方法。
（付記２）
前記マスク端の傾斜部の［１１０］方向から［０−１１］方向に向かう傾斜角が、１５°〜５０°であることを特徴とする付記１に記載の光半導体集積回路装置の製造方法。
（付記３）
前記マスク端の傾斜部は、前記平行部の両端に接続していることを特徴とする付記１または付記２に記載の光半導体集積回路装置の製造方法。
（付記４）
前記メサ構造は、前記光能動領域に接続する受動光導波路領域を有し、
前記マスク端の傾斜部は、前記受動光導波路領域側のみにあることを特徴とする付記１または付記２に記載の光半導体集積回路装置の製造方法。
（付記５）
メサ構造を半導体埋込層で埋め込む工程において、半導体埋込層を形成する原料の他に構成元素に塩素を含む原料からなるガスを添加したプロセスガスを用いることを特徴とする付記１乃至付記４のいずれか１に記載の光半導体集積回路装置の製造方法。
（付記６）
（１００）面を主面とするIII-Ｖ族化合物半導体からなる半導体基板と、
前記半導体基板上に形成された、少なくとも［０１１］方向に延在する光能動領域を含むメサ構造と、
前記メサ構造を該メサ構造の近傍では厚く、且つ、該メサ構造を離れるにつれて薄くなる半導体埋込層と、
前記メサ構造の近傍の平坦部で、且つ、前記半導体埋込層の存在しない電極形成用開口部と、
前記メサ構造の頂面の少なくとも一部に形成された第１の電極と
前記電極形成用開口部内の少なくとも一部に形成された第２の電極と、
を有し、
前記電極形成用開口部の前記メサ構造に対向する端面は、前記メサ構造に沿って［０１１］方向に延びる平行部と、前記平行部から［０−１１］方向に傾斜して伸びる傾斜部とを有していることを特徴とする光半導体集積回路装置。
（付記７）
前記電極形成用開口部の端面の傾斜部の［１１０］方向から［０−１１］方向に向かう傾斜角が、１５°〜５０°であることを特徴とする付記６に記載の光半導体集積回路装置。
（付記８）
前記メサ構造が、フォトダイオードとなる光能動領域と、
前記光能動領域に接続する受動光導波路領域と
前記受動光導波路領域に接続する多モード干渉カプラと、
前記多モード干渉カプラに接続する入力導波路と
を有していることを特徴とする付記６または付記７に記載の光半導体集積回路装置。

１１ 半導体基板
１２ バッファ層
１３ 光能動領域
１４ 半導体埋込層
１５ 第１の電極
１６ 電極形成用開口部
１７ 第２の電極
２１ 半絶縁性ＩｎＰ基板
２２ ｎ型ＩｎＰクラッド層
２３ ｉ型ＩｎＧａＡｓ光吸収層
２４ ｐ型ＩｎＰクラッド層
２５ ｐ型ＩｎＧａＡｓコンタクト層
２６ ＳｉＯ_２マスク
２７ ｉ型ＩｎＧａＡｓＰコア層
２８ ｉ型ＩｎＰクラッド層
２９ ＳｉＯ_２マスク
３０ ＳｉＮマスク
３１ ＦｅドープＩｎＰ埋込層
３２ ＳｉＯ_２保護膜
３３ ｐ側電極
３４ ｎ側電極
３５ フォトダイオード
３６ ＰＤ接続導波路
３７ ４×４ＭＭＩ
３８ 入力導波路
４０ ＳｉＮマスク
５１ 半絶縁性ＩｎＰ基板
５２ ｎ型ＩｎＰクラッド層
５３ ＭＱＷ活性層
５４ ｐ型ＩｎＰクラッド層
５５ ｐ型ＩｎＧａＡｓコンタクト層
５６ ＳｉＯ_２マスク
５７ ＳｉＮマスク
５８ ｎ側電極形成領域
５９ ＦｅドープＩｎＰ埋込層
６０ ｐ側電極
６１ ｎ側電極
７１ フォトダイオード
７２ ＰＤ接続導波路
７３ ４×４ＭＭＩ
７４ 入力導波路
７５ ｐ側電極
７６ ｎ側電極
８１ 半絶縁性ＩｎＰ基板
８２ ｎ型ＩｎＰクラッド層
８３ ｉ型ＩｎＧａＡｓ光吸収層
８４ ｐ型ＩｎＰクラッド層
８５ ｐ型ＩｎＧａＡｓコンタクト層
８６ ＳｉＯ_２マスク
８７ ＳｉＮマスク
８８ ＦｅドープＩｎＰ埋込層

Claims (5)

1. （１００）面を主面とするIII-Ｖ族化合物半導体からなる半導体基板上に、少なくとも［０１１］方向に延在する光能動領域と該光能動領域の上方に設けた第１マスクとを含むメサ構造を形成する工程と、
   前記メサ構造の上方に第１マスクを残したまま、前記メサ構造の近傍の平坦面に第２マスクを形成する工程と、
   前記第１マスク及び前記第２マスクを選択成長マスクとして、前記メサ構造を半導体埋込層で埋め込む工程と、を有し、
   前記平坦面に形成する前記第２マスクの前記メサ構造に対向するマスク端は、前記メサ構造に沿って［０１１］方向に延びる平行部と、前記平行部から［０−１１］方向に傾斜して伸びる傾斜部とを有し、
   前記メサ構造を半導体埋込層で埋め込む工程において、前記半導体埋込層の厚さが、前記メサ構造の近傍では厚く、前記第２マスクの［０１１］方向から［０−１１］方向に向かって傾斜した延伸方向の部分で薄くなる成長量で埋め込むことを特徴とする光半導体集積回路装置の製造方法。
2. 前記マスク端の傾斜部の［１１０］方向から［０−１１］方向に向かう傾斜角が、１５°〜５０°であることを特徴とする請求項１に記載の光半導体集積回路装置の製造方法。
3. メサ構造を半導体埋込層で埋め込む工程において、半導体埋込層を形成する原料の他に構成元素に塩素を含む原料からなるガスを添加したプロセスガスを用いることを特徴とする請求項１または請求項２に記載の光半導体集積回路装置の製造方法。
4. （１００）面を主面とするIII-Ｖ族化合物半導体からなる半導体基板と、
   前記半導体基板上に形成された、少なくとも［０１１］方向に延在する光能動領域を含むメサ構造と、
   前記メサ構造を該メサ構造の近傍では厚く、且つ、該メサ構造を離れるにつれて薄くなる半導体埋込層と、
   前記メサ構造の近傍の平坦部で、且つ、前記半導体埋込層の存在しない電極形成用開口部と、
   前記メサ構造の頂面の少なくとも一部に形成された第１の電極と
   前記電極形成用開口部内の少なくとも一部に形成された第２の電極と、
   を有し、
   前記電極形成用開口部の前記メサ構造に対向する端面は、前記メサ構造に沿って［０１１］方向に延びる平行部と、前記平行部から［０−１１］方向に傾斜して伸びる傾斜部とを有していることを特徴とする光半導体集積回路装置。
5. 前記メサ構造が、フォトダイオードとなる光能動領域と、
   前記光能動領域に接続する受動光導波路領域と
   前記受動光導波路領域に接続する多モード干渉カプラと、
   前記多モード干渉カプラに接続する入力導波路と
   を有していることを特徴とする請求項４に記載の光半導体集積回路装置。

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