JP2013232488A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】金属コンタクトプラグを形成する際、バリヤ層としてのチタン膜が半導体基板と接して、チタンシリサイドが異常成長し、半導体装置の信頼性を低下させる。
【解決手段】半導体基板上の拡散層上の絶縁膜に第１のコンタクトホールを形成し、さらにオーバーエッチして拡散層に凹部を形成し、続いて、絶縁膜を拡幅して、凹部周辺に拡散層表面を露出する第２のコンタクトホールとし、コバルト膜をスパッタ成膜して、凹部底に第１のコバルト膜と、拡散層表面に第２のコバルト膜を形成し、第１及び第２のコバルト膜を第１及び第２のコバルトシリサイド膜に変換すると同時に第１のコバルトシリサイド膜上端と第２のコバルトシリサイド膜下端を接触させる。これにより後工程で形成するバリヤ層のチタン膜が半導体基板と接することがなくなる。
【選択図】図４

Description

本発明は、半導体装置及びその製造方法に関し、特に抵抗を低減したコンタクト構造を備える半導体装置及びその製造方法に係わる。

シリコン基板などの半導体基板に対して形成するコンタクトプラグとしては、従来、ポリシリコンなどが用いられていたが、低抵抗化の観点から金属プラグが採用されるようになってきている。但し、金属とシリコンとの接触はショットキ接触となるため、良好なオーミックコンタクトを形成するには、金属プラグとシリコン基板間に金属シリサイド層を形成する。金属シリサイド層としてコバルトシリサイドが好ましいものとして利用される。

コバルトシリサイド（ＣｏＳｉ_２）を適用したコンタクトプラグ形成は、シリコン基板上にシリコン酸化膜を層間膜として成膜し、パターニング後にドライエッチングにてコンタクトホールを形成する。その後、スパッタ法でＣｏ膜を成膜し、熱処理によりホール底のシリコン部のみにＣｏＳｉ_２を形成する。その後、未反応のＣｏ膜を熱硫酸で除去し、バリヤ層としてＴｉＮ／Ｔｉ成膜、金属プラグとしてＷ埋設を行い、表面の金属膜をＣＭＰ等で除去し形成される。この方法に関しては、たとえば特許文献１に示されている。

一方、コンタクトホールも微細化されて開口不良が発生する状況になっている。例えば、メモリセル領域と周辺回路領域とを有するＤＲＡＭ等の半導体装置では、メモリセル領域の最小加工寸法を有するコンタクトホールと、やや径の大きい周辺回路用のコンタクトホールを同時に形成する場合がある。狭いホールはエッチングが遅れるので開口不良になり易く、これを防止するため、マージンをもってエッチングする。そのためエッチングの速い周辺回路用のコンタクトホールではオーバーエッチングが大きくなる。このため、シリコン基板表面よりもホール底面が低くなる。この状態で、スパッタ法で成膜したＣｏ膜はホール深さ方向にのみ成膜され、側壁部には成膜されない。一方、バリヤ層のＴｉ膜はＣＶＤ法で成膜されるため、ホール底部のみならずホール側面にも形成される。この内容に関しては特許文献２に示されている。

特開２００２−１３４４３４号公報 特開２００８−０２１８０９号公報

バリヤ層として形成されるＴｉ膜もシリコンとシリサイド（チタンシリサイド）を形成することが知られている。底面のコバルトシリサイドと絶縁膜との間に露出する基板側壁部にバリヤ層として形成されるＴｉ膜が接していると、チタンシリサイドが異常成長して接合破壊によるリーク電流やゲート電極との短絡によるリーク電流が発生し、半導体装置の信頼性低下に繋がる場合がある。

本発明の一実施形態によれば、
半導体基板表面に不純物拡散層を形成する工程と、
前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に第１のコンタクトホールを形成して前記不純物拡散層の上面を露出させる工程と、
前記第１のコンタクトホール内に表面が露出する前記不純物拡散層をさらに掘り下げて、前記不純物拡散層内に凹部を形成する工程と、
前記第１のコンタクトホールを拡幅し、前記凹部の周囲に位置する前記不純物拡散層の一部の上面を露出させる第２のコンタクトホールを形成する工程と、
前記凹部の底面上に位置する第１のコバルト膜と、前記凹部の周囲に露出させた前記不純物拡散層の一部の上面上に位置する第２のコバルト膜と、を同時に形成する工程と、
熱処理して、前記第１のコバルト膜を第１のコバルトシリサイド膜に変換すると同時に、前記第２のコバルト膜を第２のコバルトシリサイド膜に変換し、少なくとも前記第１のコバルトシリサイド膜の上端部と前記第２のコバルトシリサイド膜の下端部を接続する工程と、
を有することを特徴とする半導体装置の製造方法、が提供される。

また、本発明の別の実施形態によれば、
半導体基板表面に形成された不純物拡散層と、
前記不純物拡散層上部に形成された凹部と、
前記凹部を含み、前記不純物拡散層表面を少なくとも一部露出するコンタクトホールと、
前記凹部表面に形成された第１のコバルトシリサイド膜と、前記不純物拡散層表面に形成された第２のコバルトシリサイド膜と、
前記第１及び第２のコバルトシリサイド膜上及び前記コンタクトホール内壁に形成されたバリヤ層と、
前記バリヤ層に囲まれた前記コンタクトホール内に形成された金属プラグと
を含み、前記第１のコバルトシリサイドの上端部は、前記第２のコバルトシリサイド膜の下端部と少なくとも接していることを特徴とする半導体装置が提供される。

コンタクトホールの底面はコバルトシリサイド膜で覆われ、不純物拡散層からなるシリコン基板の露出部分がなくなるので、バリヤ層としてコバルトシリサイド膜上に形成されるチタンの成膜中にチタンシリサイドが形成され、異常成長することを回避することができる。これにより、接合破壊によるリーク電流やゲート電極との短絡によるリーク電流の発生を防止して信頼性の高い半導体装置を提供することができる。

一実施形態にかかるコンタクトプラグの形成方法を説明する工程断面図である。 一実施形態にかかるコンタクトプラグの形成方法を説明する工程断面図である。 図２の工程の平面図を示す。 一実施形態にかかるコンタクトプラグの形成方法を説明する工程断面図である。 一実施形態にかかるコンタクトプラグの形成方法を説明する工程断面図である。 一実施形態にかかるコンタクトプラグの形成方法を説明する工程断面図である。 一実施形態にかかるコンタクトプラグの形成方法を説明する工程断面図である。 凹部形状とコバルト膜の膜厚が適正でない場合の例を説明する図であり、Ａは図４に対応してコバルト膜形成後の状態を示し、Ｂはコバルト膜をコバルトシリサイドに変換後の状態を示す。 本発明にかかるコンタクトプラグの適用例を説明する図であり、ＤＲＡＭのメモリセル領域を含む平面図である。 図１０Ａは、図９に示したＡ１−Ａ１’方向の断面図を、図１０Ｂは周辺回路領域の断面図を示している。 本発明にかかるコンタクトプラグを適用した半導体装置の製造方法を説明する図であり、Ａは、図９に示したメモリセル領域の平面図から一部抜き出した平面図、ＢはＡのＡ１−Ａ１’方向の断面図、ＣはＡのＢ１−Ｂ１’方向の断面図、Ｄは周辺回路領域の断面図である。 本発明にかかるコンタクトプラグを適用した半導体装置の製造方法を説明する図であり、Ａは、図９に示したメモリセル領域の平面図から一部抜き出した平面図、ＢはＡのＡ１−Ａ１’方向の断面図、ＣはＡのＢ１−Ｂ１’方向の断面図、Ｄは周辺回路領域の断面図である。 本発明にかかるコンタクトプラグを適用した半導体装置の製造方法を説明する図であり、Ａは、図９に示したメモリセル領域の平面図から一部抜き出した平面図、ＢはＡのＡ１−Ａ１’方向の断面図、ＣはＡのＢ１−Ｂ１’方向の断面図、Ｄは周辺回路領域の断面図である。 本発明にかかるコンタクトプラグを適用した半導体装置の製造方法を説明する図であり、Ａは、図９に示したメモリセル領域の平面図から一部抜き出した平面図、ＢはＡのＡ１−Ａ１’方向の断面図、ＣはＡのＢ１−Ｂ１’方向の断面図、Ｄは周辺回路領域の断面図である。 本発明にかかるコンタクトプラグを適用した半導体装置の製造方法を説明する図であり、Ａは、図９に示したメモリセル領域の平面図から一部抜き出した平面図、ＢはＡのＡ１−Ａ１’方向の断面図、ＣはＡのＢ１−Ｂ１’方向の断面図、Ｄは周辺回路領域の断面図である。 本発明にかかるコンタクトプラグを適用した半導体装置の製造方法を説明する図であり、Ａは、図９に示したメモリセル領域の平面図から一部抜き出した平面図、ＢはＡのＡ１−Ａ１’方向の断面図、ＣはＡのＢ１−Ｂ１’方向の断面図、Ｄは周辺回路領域の断面図である。 本発明にかかるコンタクトプラグを適用した半導体装置の製造方法を説明する図であり、Ａは、図９に示したメモリセル領域の平面図から一部抜き出した平面図、ＢはＡのＡ１−Ａ１’方向の断面図、ＣはＡのＢ１−Ｂ１’方向の断面図、Ｄは周辺回路領域の断面図である。 本発明にかかるコンタクトプラグを適用した半導体装置の製造方法を説明する図であり、Ａは、図９に示したメモリセル領域の平面図から一部抜き出した平面図、ＢはＡのＡ１−Ａ１’方向の断面図、ＣはＡのＢ１−Ｂ１’方向の断面図、Ｄは周辺回路領域の断面図である。 本発明にかかるコンタクトプラグを適用した半導体装置の製造方法を説明する図であり、Ａは、図９に示したメモリセル領域の平面図から一部抜き出した平面図、ＢはＡのＡ１−Ａ１’方向の断面図、ＣはＡのＢ１−Ｂ１’方向の断面図、Ｄは周辺回路領域の断面図である。 本発明にかかるコンタクトプラグを適用した半導体装置の製造方法を説明する図であり、Ａは、図９に示したメモリセル領域の平面図から一部抜き出した平面図、ＢはＡのＡ１−Ａ１’方向の断面図、ＣはＡのＢ１−Ｂ１’方向の断面図、Ｄは周辺回路領域の断面図である。 本発明にかかるコンタクトプラグを適用した半導体装置の製造方法を説明する図であり、Ａは、図９に示したメモリセル領域の平面図から一部抜き出した平面図、ＢはＡのＡ１−Ａ１’方向の断面図、ＣはＡのＢ１−Ｂ１’方向の断面図、Ｄは周辺回路領域の断面図である。

以下では、図面を参照して、本発明の具体的な態様を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。

図１〜７は本発明の一実施形態にかかるコンタクトプラグの形成方法を示している。

まず、図１を参照する。ｐ型シリコン基板（以下、基板）５０の表面に図示しないマスク膜を形成し、イオン注入法によりリンや砒素などの不純物を注入し、さらに１０００℃、１０秒の熱処理を行なって不純物を活性化させたｎ型不純物拡散層（以下、拡散層）５１が形成されている。拡散層５１は、基板５０の導電型とは逆の導電型で形成される。すなわち、ｎ型基板の場合にはボロンが注入されたｐ型拡散層を用いる。拡散層５１の上面は基板５０の上面５０ａと一致している。拡散層５１の底面の基板５０の上面５０ａからの深さＤ１は、３０〜１５０ｎｍである。ここでは、例えば６０ｎｍとする。

次に、図示しないマスク膜を除去した後、基板５０上に厚さが１００ｎｍの絶縁膜５２を形成する。絶縁膜５２は、ＣＶＤ法や回転塗布法で形成されるノンドープの酸化シリコン膜やＢＰＳＧ膜のような不純物含有酸化シリコン膜を用いることができる。次に、リソグラフィ法とフッ素含有プラズマを用いたドライエッチング法により絶縁膜５２に直径Ｗ１が例えば４０ｎｍの第１のコンタクトホール５３を形成し、拡散層５１の上面を露出させる。第１のコンタクトホール５３は、側面５２ａを有する円筒で形成される。その後、引き続いてエッチングを継続し、露出した拡散層５１の上面に凹部５４を形成する。凹部５４は、第１のコンタクトホール５３の下方に延伸するホールとして形成される。凹部５４は側面５４ａと底面５４ｂを有し、基板表面５０ａからの深さＤ２は拡散層５１の深さＤ１の１/２より浅くなるように形成される。１/２以上に深くなると後で形成するコバルトシリサイド（ＣｏＳｉ₂）が拡散層５１の底面に達し接合破壊をもたらす懸念があるので好ましくない。ここではＤ２を２０ｎｍとする。

次に、図２に示すように、フッ化水素酸含有溶液により絶縁膜５２を等方的にエッチングし、第１のコンタクトホール５３の側面５２ａを後退させることにより直径がＷ１からＷ２に拡幅された第２のコンタクトホール５３ａを形成する。シリコン基板５１で構成される拡散層５１はこのエッチングではエッチングされないので、凹部５４は元の形状が維持される。図３は、図２の平面図を示している。肩部５４ｃは凹部５４の周囲を囲んで同心円状に形成されている。この結果、第２のコンタクトホール５３ａの底面は、凹部５４の底面５４ｂおよび側面５４ａと、新たに露出した拡散層５１の一部の上面（以下、肩部）５４ｃと、で構成される。肩部５４ｃの幅Ｗ３は、（Ｗ２−Ｗ１）／２である。第１のコンタクトホールの直径Ｗ１は前述のように４０ｎｍとしているので、第２のコンタクトホール５３ａの直径Ｗ２を５０ｎｍとすると、肩部５４ｃの幅Ｗ３は５ｎｍとなる。第２のコンタクトホール５３ａは、パターン間の合わせ余裕が必要となるリソグラフィ技術を用いることなく、凹部５４に対して自己整合で形成しているので肩部５４ｃの幅Ｗ３は円周に位置するいずれの部分においても同じ寸法で形成できる利点がある。肩部５４ｃの幅Ｗ３は任意に設定することが可能であるが、リソグラフィの解像限界で規定される最小加工寸法の１/２より小さいことが必要である。通常第１のコンタクトホールの直径Ｗ１は最小加工寸法で形成されるが、図には示していない隣接コンタクトホールが存在すると、１/２以上エッチングした場合、隣接コンタクトホールが繋がってしまう問題が生じる。例えば、最小加工寸法が４０ｎｍの場合、Ｗ３は２０ｎｍより小さい寸法に制御する必要がある。一方、肩部５４ｃの幅Ｗ３は１ｎｍ以上必要である。１ｎｍより小さいと後の工程で肩部５４ｃに形成されるコバルトの総量が不足し、コバルトシリサイドの形成が不十分となる。ここでは、前述のように肩部５４ｃの幅Ｗ３を５ｎｍとしているので問題は生じない。

次に、図４に示すように、コバルト（Ｃｏ）膜５５をスパッタ法により形成する。この時、Ｃｏ膜５５の膜厚ｔ_Ｃｏを凹部５４の深さＤ２の１/２より厚い厚さで形成することが必要である。１/２以下の薄い膜厚では、後で形成されるコバルトシリサイドの形成が不十分となる。また、Ｃｏ膜５５の膜厚ｔ_Ｃｏは凹部５４の深さＤ２以下であることが好ましい。Ｄ２より厚く形成すると、後で形成するコバルトシリサイドが過剰に厚くなって拡散層５１の底面を突き破る懸念がある。前述のように、Ｄ２は２０ｎｍとしているので、１０ｎｍより厚く形成する。ここでは１２ｎｍとした。スパッタ法は指向性が極めて強いため、基板５０の上面４０ａに平行となる水平面には形成されるが、垂直となる側面には形成されない特性がある。これにより、凹部５４の底面５４ｂ上に第１のＣｏ膜５５ａ、肩部５４ｃ上に第２のＣｏ膜５５ｂ、絶縁膜５２の上面上に第３のＣｏ膜５５ｃがそれぞれ形成される。

次に、図５に示すように、不活性雰囲気中、６５０℃で熱処理を行なう。これにより、第１のＣｏ膜５５ａは第１のコバルトシリサイド（ＣｏＳｉ₂）膜５６ａに変換され、第２のＣｏ膜５５ｂは第２のＣｏＳｉ₂膜５６ｂに変換される。ＣｏＳｉ₂膜は、シリコン基板の上面に形成されたＣｏ膜が熱処理によってシリコンと反応することによって形成される。この時、Ｃｏ膜の下に位置するシリコンを消費しながら下方にＣｏＳｉ₂膜が成長する。ＣｏＳｉ₂膜の膜厚ｔ_ＣＳは、Ｃｏ膜の膜厚ｔ_Ｃｏの約２倍となり、シリコン基板側に伸展して形成される。したがって、ＣｏＳｉ₂膜の表面の位置は元のＣｏ膜の表面の位置とほぼ同じ位置のままになる。また、Ｃｏ膜の膜厚ｔ_Ｃｏは１２ｎｍとしているので、ＣｏＳｉ₂膜の膜厚ｔ_ＣＳは２４ｎｍとなる。第１のＣｏ膜５５ａが第１のＣｏＳｉ₂膜５６ａに変換されることにより、第１のＣｏＳｉ₂膜５６ａの底面５６ｃは凹部５４の底面５４ｂよりも１２ｎｍ低い位置に形成される。第１のＣｏＳｉ₂膜５６ａの上面の位置は第１のＣｏ膜５５ａの上面の位置と同じであり、また、凹部５４の深さＤ２が２０ｎｍで第１のＣｏ膜の膜厚を１２ｎｍとしているので、基板５０の上面５０ａから８ｎｍ低い位置となっている。一方、第２のＣｏ膜５５ｂが第２のＣｏＳｉ₂膜５６ｂに変換されることにより、第２のＣｏＳｉ₂膜５６ｂの底面５６ｄは基板５０の上面５０ａよりも１２ｎｍ低い位置に形成される。すなわち、第１のＣｏＳｉ₂膜５６ａの上面の位置よりも４ｎｍ低い位置まで第２のＣｏＳｉ₂膜５６ｂが形成される。これにより、第１のＣｏＳｉ₂膜５６ａの上端部と第２のＣｏＳｉ₂膜５６ｂの下端部が接続された状態となる。第２のコンタクトホール５３ａの底面は全て第１のＣｏＳｉ₂膜５６ａと第２のＣｏＳｉ₂膜５６ｂによって覆われ、基板シリコンの露出部分が存在しない状態となっている。
次に、硫酸を用いて絶縁膜５２上に形成されている未反応の第３のＣｏ膜５５ｃを除去する。

次に、図６に示すように、バリヤ層となるＴｉ／ＴｉＮ積層膜をＣＶＤ法により形成する。最初に、温度６５０℃の雰囲気に原料ガスとして四塩化チタンを供給し、分解生成されるＴｉ膜５７を基板表面全体に堆積させる。Ｔｉ膜５７の厚さは２〜１０ｎｍとする。次に、四塩化チタンが供給されている状態にアンモニアを追加供給してＴｉＮ膜５８をＴｉ膜５７表面に連続して堆積する。ＴｉＮ膜５８の厚さは５〜１５ｎｍとする。

次に、図７に示すように、ＣＶＤ法によりタングステン（Ｗ）膜５９を全面に形成する。温度４５０℃、原料ガスに六フッ化タングステン（ＷＦ₆）、還元ガスとしてモノシラン（ＳｉＨ₄）もしくは水素を用いて、第２のコンタクトホール５３ａを埋め込むように堆積する。次に、絶縁膜５２の上面より上方に形成されているＷ膜５９、ＴｉＮ膜５８、Ｔｉ膜５７をＣＭＰ（Chemical Mechanical Polishing）法により除去する。これにより、Ｔｉ膜５７、ＴｉＮ膜５８、Ｗ膜５９が第２のコンタクトホール内に埋設されたコンタクトプラグが形成される。

図８は、Ｃｏ膜５５の膜厚ｔ_Ｃｏが凹部５４の深さＤ２の１/２以下の厚さで形成された場合の断面図を示している。図８Ａは、図４の段階で凹部５４の深さＤ２の１/２より厚い１２ｎｍの厚さで形成したＣｏ膜５５に代えて、厚さ８ｎｍのＣｏ膜６５が形成された状態を示している。この場合、第１のＣｏ膜６５ａの上面は基板表面５０ａから１２ｎｍ低い位置となっている。この状態で図８Ｂに示すようにＣｏＳｉ₂膜を形成しても、第２のＣｏＳｉ₂膜６６ｂの底面は基板表面５０ａから８ｎｍ低い位置までしか形成されない。その結果、第１のＣｏＳｉ₂膜６６ａの上面と、第２のＣｏＳｉ₂膜６６ｂの底面との間には４ｎｍのオフセットが発生し、第１のＣｏＳｉ₂膜６６ａと第２のＣｏＳｉ₂膜６６ｂとは接続しない。すなわち、基板シリコンがコンタクトホールの底面に露出した状態となる。

この状態でバリヤ層となるＴｉ膜を形成するとＴｉＳｉ₂の異常成長が生じる問題が発生する。したがって、Ｃｏ膜５５の膜厚ｔ_Ｃｏは、凹部４４の深さＤ２に対して、ｔ_Ｃｏ＞Ｄ２／２となるように形成する必要がある。

上記コンタクトプラグの形成方法によれば、Ｔｉ膜５７を堆積する前の段階においてコンタクトホールの底面は全てＣｏＳｉ₂膜５６で覆われており、基板シリコンが露出していない。したがって、Ｔｉ膜５７が形成されても基板シリコンと接触することがないので、異常なＴｉＳｉ₂の成長を抑止して接合破壊を回避することができ、低抵抗で信頼性の高いコンタクトプラグを形成することができる。

（適用例）
以下、上記のコンタクトプラグ構成をＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）半導体装置に適用する例について図９〜図２１を用いて説明する。

最初に、図９〜図１０を用いて、この半導体装置の構成について説明する。図９はＤＲＡＭのメモリセル領域を含む平面図、図１０Ａは、図９に示したＡ１−Ａ１’方向の断面図を示している。図１０Ｂは周辺回路領域の断面図を示している。

図９の平面図を参照すると、Ｘ方向に延在し、メモリセル領域の端部に位置する周辺回路のセンスアンプ１００に接続される複数のビット線３０と、Ｘ方向に垂直に交差するＹ方向に延在するワード線となる複数の埋め込みゲート電極１４が配置されている。埋め込みゲート電極１４は、メモリセル領域の端部に位置する周辺回路領域のサブワードドライバー２００に接続されている。メモリセル領域とセンスアンプ１００およびサブワードドライバー２００で構成される周辺回路領域との間には、点線で示される境界が存在している。メモリセル領域はＸ方向を素子分離領域７で分断され、Ｙ方向を素子分離領域４で分断された複数の活性領域ＡＲ１とＡＲ２で構成されている。活性領域ＡＲ１は、Ｘ方向から約３０°右下がりに傾斜したＸ１方向に延在し、Ｙ方向に等ピッチで配置されている。一方、活性領域ＡＲ２は、Ｘ方向から約３０°右上がりに傾斜したＸ２方向に延在し、Ｙ方向に等ピッチで配置されている。ＡＲ１とＡＲ２は、Ｘ方向に交互に等ピッチで配置された構成となっている。各々の活性領域ＡＲには、Ｙ方向に延在する２本の埋め込みゲート電極１４が交差して配置されている。

２本の埋め込みゲート電極１４の間に位置する活性領域部分にはビット線３０に接続されるビット線拡散層９ｂ（第１の不純物拡散層に相当する）が形成されている。また、活性領域ＡＲの両端に位置し、埋め込みゲート電極１４と素子分離領域７の間に位置する２つの活性領域部分には、キャパシタの下部電極３５に接続されるキャパシタ拡散層９ａ（第２の不純物拡散層に相当する）がそれぞれ形成されている。Ｙ方向に延在する埋め込みゲート電極１４は、Ｙ方向に配置された複数の活性領域ＡＲと、複数の活性領域ＡＲの間に配置された複数の素子分離領域４に跨って形成されている。また、Ｘ方向に延在する複数のビット線３０の各々は、Ｘ方向に配置された複数の活性領域ＡＲのビット線拡散層９ｂを結ぶ直線上に形成されている。

個々の活性領域ＡＲには２つのセルトランジスタＴｒ１およびＴｒ２が形成されている。いずれも埋め込みゲート型のリセスチャネルＭＯＳトランジスタで構成されている。Ｔｒ１は、埋め込みゲート電極１４と、埋め込みゲート電極１４を挟んで両側に位置するキャパシタ拡散層（第２の不純物拡散層に相当する）９ａとビット線拡散層（第１の不純物拡散層に相当する）９ｂとで構成されている。便宜上、キャパシタ拡散層９ａはドレイン領域であり、ビット線拡散層９ｂはソース領域となる。バイアス印加状態が逆転すれば各々の領域は入れ替わることとなる。Ｔｒ２は、埋め込みゲート電極１４と、埋め込みゲート電極１４を挟んで両側に位置するビット線拡散層９ｂとキャパシタ拡散層９ａとで構成されている。ビット線拡散層９ｂは２つのセルトランジスタに共有される構成となっている。

図１０Ａの断面図を参照すると、ｐ型単結晶シリコン基板（以下、「基板」と記す）１の表面側に形成された素子分離領域７により活性領域ＡＲ１およびＡＲ２が区画されている。各々の活性領域ＡＲには２つのゲートトレンチ１１が形成されている。各々のゲートトレンチ１１の内面にはゲート絶縁膜１３が形成されている。さらに、ゲート絶縁膜１３に接してゲートトレンチ１１の底部を埋設するように、窒化チタン（ＴｉＮ）１４ａとタングステン（Ｗ）１４ｂの積層膜からなり、ワード線となる埋め込みゲート電極１４が形成されている。埋め込みゲート電極１４の上面に接して窒化シリコン膜からなるキャップ絶縁膜１５が形成されている。

各々のゲートトレンチ１１と素子分離領域７の間の基板１の表面にはドレイン領域となるキャパシタ拡散層９ａが形成されている。キャパシタ拡散層９ａの底面は、埋め込みゲート電極１４の上面より浅い位置となっているが、埋め込みゲート電極１４の上面と同じ位置まで近接してもかまわない。埋め込みゲート電極１４の上面より深い位置になると。ゲート絶縁膜のリーク電流が増加する懸念があるので好ましくない。

一方、ゲートトレンチ１１で挟まれた基板１の表面にはソース領域となるビット線拡散層９ｂが形成されている。ビット線拡散層９ｂの底面は、ゲートトレンチ１１の最深部よりも深い位置となるように形成されている。また、各々のゲートトレンチ１１の底面と接する基板１の表面にはトレンチ拡散層１２が形成されている。一つ活性領域ＡＲ内で隣接するトレンチ拡散層１２は、ゲートトレンチ１１の最深部より深く形成されたビット線拡散層９ｂによって接続された状態となっている。したがって、ソース領域は、ビット線拡散層９ｂと、ビット線拡散層９ｂに接続するトレンチ拡散層１２とで構成される。

例えば、Ｔｒ１は、ゲートトレンチ１１の内面に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３を覆うように埋設された埋め込みゲート電極１４と、ドレイン領域となるキャパシタ拡散層９ａと、ソース領域となるビット線拡散層９ｂおよびトレンチ拡散層１２で構成されている。Ｔｒ１のチャネル領域は、キャパシタ拡散層９ａの底面とトレンチ拡散層１２の上端部とで挟まれるゲートトレンチ１１の側壁部分であって、ゲート絶縁膜１３と接する基板１の表面となる。このような構成、すなわち隣接する埋め込みゲート電極１４の間の基板領域をチャネル領域とせずに、高濃度の不純物からなるビット線拡散層９ｂで置き換え、さらにゲートトレンチ１１の底部にトレンチ拡散層１２を形成しているので、各々のトランジスタのチャネル領域は、各々のゲートトレンチ１１のそれぞれ遠い側の側壁にしか形成されない構成となる。これにより、同一活性領域内に位置する２つの埋め込みゲート電極１４の各々に対応するメモリセルの内、一方のメモリセル（キャパシタ）が「１」情報を記憶している状態で、他方のメモリセルを構成する埋め込みゲート電極がオン、オフ動作を繰り返した時に、「１」状態にある一方のメモリセルの記憶状態を「０」に変化させてしまうディスターブ不良を回避できる構成となっている。

素子分離領域７の上面およびキャパシタ拡散層９ａが形成された基板１の上面には、ゲートトレンチ１１を形成する際のマスクとして用いた酸化シリコン膜からなるマスク絶縁膜１０が設けられている。さらに、マスク絶縁膜１０を覆い、埋め込みゲート電極１４上のゲートトレンチ１１を埋設するようにキャップ絶縁膜１５が設けられている。キャップ絶縁膜１５の上面は、マスク絶縁膜１０の膜厚とキャップ絶縁膜１５の膜厚（マスク絶縁膜１０上の膜厚）を足した分だけ基板１の上面から上方に位置している。各々のゲートトレンチ１１を埋設して、基板１の上面より上方に突き出るように形成され、互いに隣接するキャップ絶縁膜１５の間に位置するビット線拡散層９ｂの上面には、ビット線拡散層９ｂに接してシリコン膜からなるビット線コンタクトプラグ２２ａが設けられている。ビット線コンタクトプラグ２２ａの上面はキャップ絶縁膜１５の上面と面一となっている。

ビット線コンタクトプラグ２２ａの上面には、メタル積層膜２３からなるビット線３０が形成されている。ビット線３０は、ビット線コンタクトプラグ２２ａ又はキャップ絶縁膜１５の上面に接する金属バッファ膜、金属バッファ膜上に接するＴｉＮ膜、ＴｉＮ膜上に接するタングステンシリサイド膜、ＷＳｉ膜上に接するＷ膜からなるメタル積層膜２３と、メタル積層膜２３上に窒化シリコン膜からなるカバー絶縁膜２４が形成されている。カバー絶縁膜２４を含むビット線３０の側壁には、窒化シリコン膜からなるサイドウォール絶縁膜２６ａが形成されている。ビット線３０は、ビット線コンタクトプラグ２２ａの位置で縦方向にみるとポリメタル配線構造となっているが、ビット線コンタクトプラグ２２ａが存在しないキャップ絶縁膜１５上ではシリコン膜を含まないメタル配線構造となっている。したがって、Ｘ方向に延在するビット配線全体としてみた場合、シリコン膜がない分だけ配線の高さを低減させることができ、ビット配線の寄生容量を低減できる。したがって、キャパシタの容量が小さくなってもＤＲＡＭ動作の信頼性を向上させることができる。

カバー絶縁膜２８を覆うように第１層間絶縁膜３２が形成されている。第１層間絶縁膜３２にはキャパシタ拡散層９ａに接続するキャパシタコンタクトプラグ２９が複数、形成されている。キャパシタコンタクトプラグ２９、すなわち、メモリセル領域において、基板表面の拡散層９ａに接続されるコンタクトプラグには、図１〜図７で説明したＣｏＳｉ₂膜を含むコンタクトプラグの構成は適用されない。すなわち、ＤＲＡＭの場合、キャパシタに接続される拡散層の不純物濃度を高くすると接合部分での電界強度が大きくなりリーク電流の増大という問題が発生するので、比較的低濃度の不純物拡散層で構成せざるを得ないからである。

キャパシタコンタクトプラグ２９の上面にはコンタクトパッド３４を介してキャパシタの下部電極３６が形成されている。ここでは下部電極３６はクラウン構造となっているが、柱状であっても構わない。また、下部電極自体の倒壊や捩れを防止するためのサポート膜が形成されるが、図では省略している。下部電極３６を覆うように、全面に容量絶縁膜（図では省略している）が形成されている。さらに、容量絶縁膜を覆う上部電極３７が形成されている。上部電極３７上には第２層間絶縁膜３８が形成され、コンタクトプラグ３９が形成されている。コンタクトプラグ３９に接続して上部配線４０が形成されている。

図１０Ｂの断面図を参照すると、基板１に素子分離領域４によって区画された、ｎチャネルＭＯＳトランジスタが形成されるＮＭＯＳ領域とｐチャネルＭＯＳトランジスタが形成されるＰＭＯＳ領域が設けられている。基板がｐ型なので、ＰＭＯＳ領域にはｎ−ｗｅｌｌが形成されている。各々の領域の基板１の表面にゲート絶縁膜１７が形成されている。ＮＭＯＳ領域のゲート絶縁膜１７上には、ｎ型不純物を含有する多結晶シリコン膜１８ａ’と、多結晶シリコン膜１８ａ’の上面に接するメタル積層膜２３からなるゲート電極が形成されている。メタル積層膜２３は金属バッファ膜、金属バッファ膜上に接するＴｉＮ膜、ＴｉＮ膜上に接するＷＳｉ膜、ＷＳｉ膜上に接するＷ膜で構成される。また、ＰＭＯＳ領域のゲート絶縁膜１７上には、ｐ型不純物を含有する多結晶シリコン膜１８ｂ’と、多結晶シリコン膜１８ｂ’の上面に接するメタル積層膜２３からなるゲート電極が形成されている。メタル積層膜２３上には窒化シリコン膜からなるカバー絶縁膜２４が形成されている。カバー絶縁膜２４を含むゲート電極の側壁には、窒化シリコン膜からなるサイドウォール絶縁膜２６ｂが形成されている。ＮＭＯＳ領域の基板１表面には、ｎ型不純物を含有するソース／ドレイン拡散層２７ａが形成され、プレーナ型のｎチャネルＭＯＳトランジスタが構成されている。また、ＰＭＯＳ領域の基板１表面にはｐ型不純物を含有するソース／ドレイン拡散層２７ｂが形成され、プレーナ型のｐチャネルＭＯＳトランジスタが構成されている。

カバー絶縁膜２４を覆うように、第１層間絶縁膜３２が形成されている。第１層間絶縁膜３２には各々のソース／ドレイン拡散層２７ａ、２７ｂに接続するようにコンタクトプラグ３３ｂが形成されている。コンタクトプラグ３３ｂは、図１〜７で説明した構成のコンタクトプラグが適用されている。すなわち、周辺回路領域の基板シリコンに接続されるコンタクトプラグ３３ｂには図１〜７で説明した構成のコバルトシリサイド３３ａを含むコンタクトプラグが適用される。コンタクトプラグ３３ｂに接続するように、配線３４ａが形成されている。配線３４ａを覆うように、第３層間絶縁膜３８が形成されている。第３層間絶縁膜３８にはコンタクトプラグ３９ａが形成されている。コンタクトプラグ３９ａに接続するように上部配線４０ａが形成されている。

図１０Ａに示したメモリセル領域において、ビット線３０は、ビット線コンタクトプラグ２２ａの位置でみるとポリメタル配線構造となっているが、ビット線コンタクトプラグ２２ａが存在しないキャップ絶縁膜１５上ではシリコン膜を含まないメタル配線構造となっている。したがって、Ｘ方向に延在するビット配線全体としてみた場合、シリコン膜がない分だけ配線の高さを低減させることができ、ビット配線の寄生容量を低減できる。したがって、キャパシタの容量が小さくなってもＤＲＡＭ動作の信頼性を向上させることができる。さらに具体的に言えば、ビット線３０とビット線拡散層９ｂとを接続するシリコン膜をキャップ絶縁膜１５に挟まれるビット線コンタクトプラグ２２ａとして形成しているので、Ｘ方向に延在するビット線３０は、ビット線コンタクトプラグ２２ａと接続する部分以外の領域ではメタル積層膜２３からなる金属系導体のみで構成され、多結晶シリコン膜がビット線構成部材として含まれていない。したがって、ビット線３０自体の高さを低減することができ、ビット線３０の寄生容量を低減することができる構成となっている。ＤＲＡＭにおける蓄積電荷の検出感度は、キャパシタの容量とビット線の寄生容量のバランスで律則される。ビット線の寄生容量が大きければ、それに見合う大きなキャパシタ容量が得られなければＤＲＡＭの動作は困難となる。本実施例ではビット線の寄生容量を低減できる構成となっているので、微細化されてキャパシタ容量が小さくなっても動作可能なＤＲＡＭを提供することができる。

以下に、図１１〜図２１を用いて、上記適用例の半導体装置の製造方法について説明する。各図のＡ図は、図９に示したメモリセル領域の平面図から一部抜き出した平面図である。Ｂ図はＡ図のＡ１−Ａ１’方向の断面図、Ｃ図はＡ図のＢ１−Ｂ１’方向の断面図である。Ｄ図は周辺回路領域の断面図である。

図１１に示すように、活性領域をＹ方向に分離する素子分離領域４と活性領域をＸ方向に分離する素子分離領域７を形成する。これにより、メモリセル領域にはＸ方向を素子分離領域７で分断され、Ｙ方向を素子分離領域４で分断された、基板１からなる複数の活性領域ＡＲ１とＡＲ２が形成される。次に、周辺回路領域をホトレジストからなるマスク８で覆った状態で全面にリンをイオン注入し、メモリセル領域のシリコン基板表面にｎ型拡散層９を形成する。その後マスク８を除去する。また、素子分離領域７を形成する前後の工程において、周辺回路領域でｐチャネルＭＯＳトランジスタが形成されるＰＭＯＳ領域の基板１中にｎ−ｗｅｌｌを形成する。具体的には、ＰＭＯＳ領域以外の領域にホトレジストマスクを形成し、イオン注入法によりリンを注入して形成する。

次に、図１２に示すように、基板１上の全面に厚さ４０ｎｍの酸化シリコン膜を形成し、リソグラフィとドライエッチング法により、メモリセル領域内に形成されるワード線領域を露出させるパターンを有するマスク絶縁膜１０を形成する。ワード線領域は複数の活性領域と第１素子分離領域４に跨ってＹ方向に延在するパターンとなる。ワード線領域は個々の活性領域に対して２本形成される。次いで、マスク絶縁膜１０をマスクとして基板１をドライエッチングし、ワード線領域となるゲートトレンチ１１を形成する。

次に、イオン注入法を用い、全面にリンもしくはヒ素（Ａｓ）などのｎ型不純物を注入する。これにより、ゲートトレンチ１１の底部の基板表面にはトレンチ拡散層１２が形成される。

次に、図１３に示すように、ゲートトレンチ１１の内面に酸化シリコン膜からなるゲート絶縁膜１３を熱酸化法により形成する。次いで、ＴｉＮ１４ａをＣＶＤ法により形成し、さらにＷ１４ｂをＣＶＤ法により形成する。この段階でゲートトレンチ１１は、ＴｉＮ１４ａとＷ１４ｂの積層膜で完全に埋設された状態となる。次いで、ＴｉＮ１４ａとＷ１４ｂからなる積層膜をドライエッチング法によりエッチバックしてゲートトレンチ１１内に埋設されたＴｉＮ１４ａとＷ１４ｂからなる埋め込みゲート電極１４を形成する。埋め込みゲート電極１４はワード線を構成する。また、ゲートトレンチ１１内に埋め込みゲート電極１４が形成される結果、埋め込みゲート電極１４の上方に新たなゲートトレンチ１１ａが形成される。

次に、図１４に示すように、新たなゲートトレンチ１１ａを埋設するように全面に窒化シリコン膜からなるキャップ絶縁膜１５をＣＶＤ法により形成する。これにより、ゲートトレンチ１１ａ以外の領域には、基板１の上面にマスク絶縁膜１０とキャップ絶縁膜１５からなる絶縁膜が形成されている。

次に、メモリセル領域にホトレジストからなるマスク１６を形成し、周辺回路領域に露出しているキャップ絶縁膜１５およびマスク絶縁膜１０をドライエッチング法により除去する。これにより、周辺回路領域に基板上面が露出する。その後、マスク１６を除去する。

次に、図１５に示すように、周辺回路領域の基板１の表面に酸化シリコン膜からなるゲート絶縁膜１７を熱酸化法により形成する。次いで、基板１の全面に非晶質シリコン膜１８をＣＶＤ法により形成する。さらに、酸化シリコンからなる保護膜１９を積層形成する。その後、周辺回路領域のＰＭＯＳ領域を覆うホトレジストパターンを形成し（図示せず）、それをマスクとしてＮＭＯＳ領域の非晶質シリコン膜にＰをイオン注入してｎ型不純物を含有する非晶質シリコン膜１８ａに変換する。ホトレジストパターンを除去した後、周辺回路領域のＰＭＯＳ領域を開口する新たなホトレジストパターンを形成し（図示せず）、それをマスクとしてＰＭＯＳ領域の非晶質シリコン膜にＢをイオン注入してｐ型不純物を含有する非晶質シリコン膜１８ｂに変換する。ホトレジストパターンを除去した後、メモリセル領域を開口するさらに新たなホトレジストパターンを形成する。この後、上面が露出している保護膜１９とその下に位置する非晶質シリコン膜１８ａを等速ドライエッチング法により除去する。これにより、メモリセル領域内には窒化シリコン膜からなるキャップ絶縁膜１５の上面が露出した状態となる。その後、ホトレジストパターンを除去する。

次に、図１６に示すように、メモリセル領域のビット線拡散層９ｂの上方を、Ｙ方向に延在するラインで開口するパターンを有するマスク２０を形成する。

次に、マスク２０をマスクとして上面が露出しているキャップ絶縁膜１５をドライエッチングし、さらに連続してマスク絶縁膜１０をドライエッチングしてビット線拡散層９ｂの上面を露出させる。これにより、ビット線拡散層９ｂ上にはＹ方向に延在するビットトレンチ２１が形成される。ビットトレンチ２１の底面には、ビット線拡散層９ｂと第１素子分離領域４とがＹ方向に交互に露出する。

次に、図１７に示すように、マスク２０を除去する。これにより、ビットトレンチ２１は埋め込みゲート電極１４を保護するキャップ絶縁膜１５を側壁として構成される。次いで、キャップ絶縁膜１５をマスクとして全面にＰをイオン注入し、ビット線拡散層９ｂの底面をゲートトレンチ１１の最深部よりも深い位置まで形成する。このイオン注入では、注入エネルギーを変えて２段階で注入することができる。これにより、既に形成されている隣接トレンチ拡散層１２は深く形成されたビット線拡散層９ｂを介して接続されると共にビット線拡散層９ｂと一体化される。なお、深いビット線拡散層９ｂを形成した後、１０００℃、１０秒程度の熱処理を施して注入不純物を活性化させ、ｎ型半導体に変換する。この熱処理により、キャパシタ拡散層９ａを構成する不純物も活性化され、同じくｎ型半導体に変換する。また、周辺回路領域に形成されている非晶質シリコン膜１８ａ、１８ｂに含有されている不純物も活性化されると同時に多結晶シリコン膜に変換される。これにより、ｎ型半導体となる多結晶シリコン膜１８ａ’およびｐ型半導体となる多結晶シリコン膜１８ｂ’にそれぞれ変換される。

次に、図１８に示すように、開口２１内に上面が露出しているビット線拡散層９ｂに接続し、開口２１を埋設するように、非晶質シリコン膜をＣＶＤ法により全面に形成する。次に、非晶質シリコン膜をドライエッチング法によりエッチバックし、開口２１内を埋設する非晶質シリコン膜２２ａを形成する。この段階では周辺回路領域には酸化シリコン膜１９が残存している。この状態で、全面にイオン注入することにより非晶質シリコン膜２２ａ中にリンを導入する。さらに、１０００℃、１０秒程度の熱処理を施して、多結晶化すると共に、導入されたリンを活性化させｎ型半導体に変換する。次いで、周辺回路領域に残存していた酸化シリコン膜１９をＨＦ含有溶液により選択的に除去する。

次に、図１９に示すように、メモリセル領域の表面と周辺回路領域の表面とが同じ高さに形成された状態で、基板１の全面に、ＰＶＤ法によりＴｉからなる金属バッファ膜、ＴｉＮ膜、ＷＳｉ₂膜、Ｗ膜を順次積層し、メタル積層膜２３を形成する。次いで、メタル積層膜２３上に窒化シリコン膜からなるカバー絶縁膜２４をＣＶＤ法により全面に積層形成する。

次に、図２０に示すように、メモリセル領域でＸ方向に延在するビット線のパターンと、周辺回路領域で周辺回路用配線に接続されるＮＭＯＳ領域のｎ型ゲート電極およびＰＭＯＳ領域のｐ型ゲート電極のパターンを有するマスク膜２５をリソグラフィとドライエッチング法により形成する。マスク膜２５はホトレジストや非晶質カーボン膜などを用いることができる。次いで、マスク膜２５をマスクとしてカバー絶縁膜２４、メタル積層膜２３を順次エッチングする。さらに、メモリセル領域では、Ｙ方向に隣接するビット線間に位置して開口２１内に埋設されている多結晶シリコン膜２２ａがエッチングされ、周辺回路領域では多結晶シリコン膜１８ａ’および１８ｂ’がエッチングされる。これにより、メモリセル領域にはビット線コンタクトプラグ２２ａを介してビット線拡散層９ｂに接続されるメタル積層膜２３を含むビット線３０が形成され、周辺回路領域にはｎ型多結晶シリコン膜１８ａ’とメタル積層膜２３を含むｎ型ゲート電極３１ａ、ｐ型多結晶シリコン膜１８ｂ’とメタル積層膜２３を含むｐ型ゲート電極３１ｂ、が形成される。ビット線３０は埋め込み形成されたビット線コンタクト２２ａ以外の領域ではメタル積層膜のみで導電体が形成され、周辺回路領域の各々のゲート電極および周辺回路用配線はシリコン膜上にメタル積層膜が形成されたポリメタル構造で導電体が形成される。

次に、図２１に示すように、マスク膜２９を除去した後、メモリセル領域では、カバー絶縁膜２４およびビット線となるメタル積層膜２３の側壁を保護する窒化シリコン膜からなるサイドウォール絶縁膜２６ａが形成される。また、周辺回路領域ではゲート電極の側壁を保護するサイドウォール２６ｂが形成される。さらに、ＮＭＯＳ領域にはｎ型不純物拡散層２７ａからなるソース／ドレインが形成され、ＰＭＯＳ領域にはｐ型不純物拡散層２７ｂからなるソース／ドレインが形成される。

以下、図１０Ａ、Ｂに示したように、第１層間絶縁膜３２を形成した後、メモリセル領域ではキャパシタコンタクトプラグ２９、パッド３４、ストッパ窒化膜３５、キャパシタの下部電極３６、図示しない容量絶縁膜、上部電極３７、第２層間絶縁膜３８、コンタクトプラグ３９、上部配線４０が順次形成される。一方、周辺回路領域では第１層間絶縁膜３２、ソース／ドレインコンタクトプラグ３３、配線３４ａ、第３層間絶縁膜３８ａ、コンタクトプラグ３９ａ、上部配線４０ａが形成される。メモリセル領域と周辺回路領域を併せてＤＲＡＭが形成される。周辺回路領域に形成される基板上コンタクトプラグ３３に図１〜７で説明した金属コンタクトプラグの構成が適用される。すなわち、シリコン基板１上にゲート絶縁膜１７を介して形成された多結晶シリコン膜１８ａ’（または１８’）とメタル積層膜２３含むゲート電極３１ａ（または３１ｂ）と、ゲート電極３１ａ（または３１ｂ）に隣接してゲート電極３１ａ（または３１ｂ）の両側の半導体基板表面に形成された不純物拡散層２７ａ（または２７ｂ）と、ゲート電極３１ａ（または３１ｂ）を覆って半導体基板上に形成された層間絶縁膜３２と、各々の不純物拡散層上の層間絶縁膜中に形成され、不純物拡散層の表面に接続されるコンタクトプラグ３３と、を有しており、コンタクトプラグ３３は、その底面に位置するＣｏＳｉ₂膜３３ａと、ＣｏＳｉ₂膜３３ａ上に形成されたＴｉ膜およびＴｉＮ膜からなるバリヤ層（図示せず）と、バリヤ層上に形成されたＷプラグ３３ｂと、で構成されるプレーナ型トランジスタを有する半導体装置となっている。

一方、メモリセル領域に形成される基板上のキャパシタコンタクトプラグ２９には、図１〜７で説明した金属コンタクトプラグの構成は適用されない。

以上の説明では、シリサイドを形成する金属膜としてコバルト膜を用いる場合について説明したが、本発明では、コバルト膜に代えてニッケル膜を用いた場合にも同様の効果を奏する。

１ シリコン基板
４ 素子分離領域
７ 素子分離領域
８ マスク
９ 拡散層
９ａ キャパシタ拡散層
９ｂ ビット線拡散層
１０ マスク絶縁膜
１１ ゲートトレンチ
１２ トレンチ拡散層
１３ ゲート絶縁膜
１４ 埋め込みゲート電極
１４ａ 窒化チタン
１４ｂ タングステン
１５ キャップ絶縁膜
１６ マスク
１７ ゲート絶縁膜
１８ 非晶質シリコン膜
１８ａ 非晶質シリコン膜（ｎ型）
１８ａ’ 多結晶シリコン膜（ｎ型）
１８ｂ 非晶質シリコン膜（ｐ型）
１８ｂ’ 多結晶シリコン膜（ｐ型）
１９ 保護膜
２０ マスク
２１ ビットトレンチ
２２ 多結晶シリコン膜
２２ａ ビット線コンタクトプラグ
２３ メタル積層膜
２４ カバー絶縁膜
２５ マスク
２６ａ サイドウォール絶縁膜
２７ａ ソース／ドレイン拡散層（ＮＭＯＳ）
２７ｂ ソース／ドレイン拡散層（ＰＭＯＳ）
２９ キャパシタコンタクトプラグ
３０ ビット線
３１ａ ＮＭＯＳゲート電極
３１ｂ ＰＭＯＳゲート電極
３２ 第１層間絶縁膜
３３ 基板コンタクトプラグ
３３ａ コバルトシリサイド膜
３３ｂ Ｗプラグ
３４ コンタクトパッド
３４ａ 第１配線
３５ ストッパ窒化膜
３６ 下部電極
３７ 上部電極
３８ 第２層間絶縁膜
３９ コンタクトプラグ
４０ 上部配線
５０ シリコン基板
５０ａ 基板上面
５１ 拡散層
５２ 絶縁膜
５２ａ 絶縁膜側面
５３ 第１のコンタクトホール
５３ａ 第２のコンタクトホール
５４ 凹部
５４ａ 凹部側面
５４ｂ 凹部底面
５４ｃ 肩部
５５ コバルト（Ｃｏ）膜
５５ａ 第１のコバルト膜
５５ｂ 第２のコバルト膜
５５ｃ 第３のコバルト膜
５６ コバルトシリサイド膜
５６ａ 第１のコバルトシリサイド膜
５６ｂ 第２のコバルトシリサイド膜
５６ｃ 第１のコバルトシリサイド膜底面
５６ｄ 第２のコバルトシリサイド膜底面
５７ Ｔｉ膜
５８ ＴｉＮ膜
５９ Ｗ膜
１００ センスアンプ
２００ サブワードドライバー

Claims (16)

1. 半導体基板表面に不純物拡散層を形成する工程と、
   前記半導体基板上に絶縁膜を形成する工程と、
   前記絶縁膜に第１のコンタクトホールを形成して前記不純物拡散層の上面を露出させる工程と、
   前記第１のコンタクトホール内に表面が露出する前記不純物拡散層をさらに掘り下げて、前記不純物拡散層内に凹部を形成する工程と、
   前記第１のコンタクトホールを拡幅し、前記凹部の周囲に位置する前記不純物拡散層の一部の上面を露出させる第２のコンタクトホールを形成する工程と、
   前記凹部の底面上に位置する第１のコバルト膜と、前記凹部の周囲に露出させた前記不純物拡散層の一部の上面上に位置する第２のコバルト膜と、を同時に形成する工程と、
   熱処理して、前記第１のコバルト膜を第１のコバルトシリサイド膜に変換すると同時に、前記第２のコバルト膜を第２のコバルトシリサイド膜に変換し、少なくとも前記第１のコバルトシリサイド膜の上端部と前記第２のコバルトシリサイド膜の下端部を接続する工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 前記凹部の深さＤ２は、前記不純物拡散層の深さＤ１に対して、Ｄ２＜Ｄ１／２となるように形成する請求項１に記載の半導体装置の製造方法。
3. 前記第１及び第２のコバルト膜の膜厚ｔ_Ｃｏは前記凹部深さＤ２に対して、ｔ_Ｃｏ＞Ｄ２／２となるように形成される請求項２に記載の半導体装置の製造方法。
4. 前記第１及び第２のコバルト膜の膜厚ｔ_Ｃｏは前記凹部深さＤ２に対して、ｔ_Ｃｏ≦Ｄ２となるように形成される請求項３に記載の半導体装置の製造方法。
5. 前記第１のコバルト膜の上方に、前記凹部の側壁が露出するように前記膜厚ｔ_Ｃｏ及び前記凹部深さＤ２が設定される請求項４に記載の半導体装置の製造方法。
6. 前記第１のコンタクトホールの径をＷ１、前記第２のコンタクトホールの径をＷ２としたとき、（Ｗ２−Ｗ１）／２で表される前記第２のコバルト膜が形成される前記不純物拡散層上面の幅Ｗ３が１ｎｍ以上である請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
7. 前記第１及び第２のコバルト膜はスパッタ法により形成される請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
8. 前記第２のコンタクトホール以外の前記絶縁膜上面上に第３のコバルト膜が形成され、前記第１及び第２のコバルト膜を前記第１及び第２のコバルトシリサイド膜に変換後、前記第３のコバルト膜を除去する工程をさらに有する請求項７に記載の半導体装置の製造方法。
9. 前記第２のコンタクトホール内に金属コンタクトプラグを形成する工程をさらに有する請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
10. 前記金属コンタクトプラグを形成する工程は、チタンを含むバリヤ層を形成する工程を有する請求項９に記載の半導体装置の製造方法。
11. 半導体基板表面に形成された不純物拡散層と、
    前記不純物拡散層上部に形成された凹部と、
    前記凹部を含み、前記不純物拡散層表面を少なくとも一部露出するコンタクトホールと、
    前記凹部表面に形成された第１のコバルトシリサイド膜と、前記不純物拡散層表面に形成された第２のコバルトシリサイド膜と、
    前記第１及び第２のコバルトシリサイド膜上及び前記コンタクトホール内壁に形成されたバリヤ層と、
    前記バリヤ層に囲まれた前記コンタクトホール内に形成された金属プラグと
    を含み、前記第１のコバルトシリサイドの上端部は、前記第２のコバルトシリサイド膜の下端部と少なくとも接していることを特徴とする半導体装置。
12. 前記凹部の深さＤ２は、前記不純物拡散層の深さＤ１に対して、Ｄ２＜Ｄ１／２である請求項１１に記載の半導体装置。
13. 前記第１及び第２のコバルトシリサイド膜は、膜厚ｔ_Ｃｏのコバルト膜を前記凹部深さＤ２に対して、Ｄ２／２＜ｔ_Ｃｏ≦Ｄ２で形成した後、シリサイド化した膜である請求項１２に記載の半導体装置。
14. 前記第１のコンタクトホールの径をＷ１、前記第２のコンタクトホールの径をＷ２としたとき、（Ｗ２−Ｗ１）／２で表される前記凹部周辺の前記不純物拡散層上面の幅Ｗ３が１ｎｍ以上である請求項１１乃至１３のいずれか１項に記載の半導体装置。
15. 前記バリヤ層はチタンを含む請求項１１乃至１４のいずれか１項に記載の半導体装置。
16. 前記半導体装置は、キャパシタの形成されるメモリセル領域と該メモリセル領域の周辺に形成される周辺回路領域とを有し、前記凹部を有して形成されるコンタクトプラグは、周辺回路部に形成される請求項１１乃至１５のいずれか１項に記載の半導体装置。

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