JP2013219428A - スイッチ回路、質量分析装置及びスイッチ回路の制御方法 - Google Patents

Abstract

【課題】高電圧が印加されていない状態であってもオン・オフ制御が可能であると共に、高電圧を完全にグランドに落とすことが可能なスイッチ回路を提供すること
【解決手段】高電圧とシステムグランドとの間においてソースに他の素子のドレインを接続することにより直列に接続された複数のＭＯＳスイッチを含み、高電圧とシステムグランドとの接続状態を切り替えるスイッチ回路であって、複数のＭＯＳスイッチのうち、ソースがシステムグランドに接続されたＭＯＳスイッチ１０１と、複数のＭＯＳスイッチのうち、ソースがＭＯＳスイッチ１０１のドレインと共通に接続され、ドレインが高電圧側に接続されたＭＯＳスイッチ１０２と、ドレインがＭＯＳスイッチ１０２のゲートと共通に接続されたＭＯＳスイッチ１０３と、ＭＯＳスイッチ１０２のゲートソース間に並列に接続された抵抗１０４とを含むことを特徴とする。
【選択図】 図１

Description

本発明は、スイッチ回路、質量分析装置及びスイッチ回路の制御方法に関し、特に、高電圧用スイッチ回路に関する。

高電圧を制御する回路を構成する素子の耐圧についての課題を解決するため、複数のトランジスタ素子を高電圧間に直列に接続することにより、夫々のトランジスタ素子に印加される電圧を分散する方法が既に提案されている（例えば、特許文献１参照）。

特許文献１に開示された発明に係る回路は、互いに絶縁分離されたｎ個のトランジスタ素子がグランド電位と高電位との間に直列に接続され、最もグランド電位側に配置されたトランジスタ素子のゲートが入力となっている。また、ｎ個の抵抗素子がグランド電位と高電位との間に直列に接続され、最もグランド電位側に配置された以外の各トランジスタ素子のゲートが、夫々の抵抗素子の接続点と共通に接続されている。そして、各トランジスタ素子の高電位側から出力が取り出される。

特開２００６−１４８０５８

ＭＯＳＦＥＴを用いて高電圧のスイッチングを行う場合、ＭＯＳＦＥＴの耐圧を超えたスイッチングは行えない。特許文献１に開示された方法においては、ｎ個のトランジスタ素子を直列に接続することにより、夫々のトランジスタ素子に係る電圧をｎ分の１にすることによって課題を解決している。しかしながら、特許文献１に開示された構成の場合、高電圧側に十分な電圧がかかったままでないとオン・オフ制御が行えない。

また、回路の目的によっては、高電位側を接地してグランド電位に落とすことを目的として用いられるものもある。これに対して、特許文献１に開示された構成の場合、全てのトランジスタ素子がオン状態となって接地状態となったとしても、高電位側の電圧が下がった結果、最も高電位側に配置されたトランジスタ素子のゲート・ソース間電圧がトランジスタ素子の動作電圧を下回った時点でそのトランジスタ素子がオフ状態となって接地状態が解除され、再び高電位側の電圧が上昇する。そのため、高電位側の電圧を完全にグランドに落とすことができない。

本発明は、上述した課題を考慮したものであり、高電圧が印加されていない状態であってもオン・オフ制御が可能であると共に、高電圧を完全にグランドに落とすことが可能なスイッチ回路を提供することを目的とする。

上記課題を解決するため、本発明の一態様は、高電圧とシステムグランドとの間においてソースに他の素子のドレインを接続することにより直列に接続された複数のトランジスタ素子を含み、高電圧とシステムグランドとの接続状態を切り替えるスイッチ回路であって、複数のトランジスタ素子のうち、ソースがシステムグランドに接続された第１のトランジスタ素子と、複数のトランジスタ素子のうち、ソースが第１のトランジスタ素子のドレインと共通に接続され、ドレインが高電圧側に接続された第２のトランジスタ素子と、ドレインが第２のトランジスタ素子のゲートと共通に接続された第３のトランジスタ素子と、第２のトランジスタ素子のゲートソース間に並列に接続された抵抗素子とを含むことを特徴とする。

また、本発明の他の態様は、イオン化した試料を電圧をかけた減圧下または真空中の空間で飛行させ、その飛行態様を検出することにより前記試料の質量分析を行う質量分析装置であって、上記スイッチ回路を用いた電源装置により前記空間に電圧をかけることを特徴とする。

また、本発明の更に他の態様は、高電圧とシステムグランドとの間においてソースに他の素子のドレインを接続することにより直列に接続された複数のトランジスタ素子を含み、高電圧とシステムグランドとの接続状態を切り替えるスイッチ回路の制御方法であって、スイッチ回路は、複数のトランジスタ素子のうち、ソースがシステムグランドに接続された第１のトランジスタ素子と、複数のトランジスタ素子のうち、ソースが第１のトランジスタ素子のドレインと共通に接続され、ドレインが高電圧側に接続された第２のトランジスタ素子と、ドレインが第２のトランジスタ素子のゲートと共通に接続された第３のトランジスタ素子と、第２のトランジスタ素子のゲートソース間に並列に接続された抵抗素子とを含み、前記第３のトランジスタ素子のソースに、第２のトランジスタ素子のソースがシステムグランドである場合に第２のトランジスタ素子をオンさせることが可能な電圧を印加し、第１のトランジスタ素子及び第３のトランジスタ素子をオフ状態とすることにより第２のトランジスタ素子をオフ状態として高電圧とシステムグランドとを非接続状態とし、第１のトランジスタ素子及び第３のトランジスタ素子をオン状態とすることにより第２のトランジスタ素子をオン状態として高電圧とシステムグランドとを接続状態とすることを特徴とする。

本発明の構成では、高電圧が印加されていない状態であってもオン・オフ制御が可能であると共に、高電圧を完全にグランドに落とすことが可能なスイッチ回路を提供することが可能である

本発明の実施形態に係るスイッチ回路の構成を示す回路図である。 本発明の実施形態に係るスイッチ回路の動作を示すタイミングチャートである。 本発明の実施形態に係るスイッチ回路の構成を示す回路図である。 本発明の実施形態に係るスイッチ回路の構成を示す回路図である。 本発明の実施形態に係るスイッチ回路の構成を示す回路図である。 本発明の実施形態に係るスイッチ回路の構成を示す回路図である。 本発明の実施形態に係るスイッチ回路において最も低電位側に接続されるトランジスタのソースに印加される電圧を示す図である。 本発明の実施形態に係るソースフォロア回路を示す図である。 本発明の実施形態に係るソースフォロア回路が適用されたスイッチ回路を示す図である。 本発明の実施形態に係るスイッチ回路の構成を示す回路図である。 本発明の実施形態に係るスイッチ回路の構成を示す回路図である。 本発明の実施形態に係る質量分析装置の構成を示す図である。 本発明の実施形態に係る電源装置の構成を示す図である。 本発明の実施形態に係る資料導入部の構成を示す図である。 本発明の実施形態に係るイオン検出部の構成を示す図である。

実施の形態１．
本実施形態では、高電圧のスイッチングを行うスイッチ回路の例を説明する。図１は、本実施形態に係るスイッチ回路１０の構成を示す図である。図１に示すように、本実施形態に係るスイッチ回路１０はドレイン−ソース間のノードのオン・オフ制御を行うＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）スイッチ１０１〜１０３、ＭＯＳスイッチ１０２のゲート−ソース間の電圧を分離する抵抗１０４、ＭＯＳスイッチ１０１のゲート端子１１１、ＭＯＳスイッチ１０３のゲート端子１１３、ＭＯＳスイッチ１０２のゲート印加電圧端子１１２、フローティング高電圧端子１１及びグランド端子１２を含む。

図１に示すように、フローティング高電圧端子１１には、フローティング高電圧ＨＶが印加されている。そして、本実施形態に係るスイッチ回路１０においては、フローティング高電圧ＨＶとシステムグランドとの間に複数のトランジスタ素子が直列に接続されている。この複数のトランジスタ素子は、１つのトランジスタ素子のソースに他のトランジスタ素子のドレインが接続されることにより、直列に接続されている。

ＭＯＳスイッチ１０１は、直列に接続されたトランジスタ素子の１つであってゲートが入力端子となる第１のトランジスタ素子であり、ソースがシステムグランドに、ドレインがＭＯＳスイッチ１０２のソースと共通に接続されている。ＭＯＳスイッチ１０２は、直列に接続されたトランジスタ素子の１つであって、図１のスイッチ回路１０においては、ドレインがフローティング高電圧ＨＶに接続されている。

ＭＯＳスイッチ１０３は、ＭＯＳスイッチ１０２のオン・オフを制御するために設けられるトランジスタ素子である。ＭＯＳスイッチ１０３のソースに接続されたゲート印加電圧端子１１２には、ＭＯＳスイッチ１０２のソースが０Ｖであった場合に、ＭＯＳスイッチ１０２がオン動作するのに十分なゲート電圧を印加しておく。本実施例では、一例としてゲート印加電圧端子１１２に５Ｖが印加される。また、ＭＯＳスイッチ１０３のドレインは、ＭＯＳスイッチ１０２のゲートに接続されている。これにより、ＭＯＳスイッチ１０３がオン状態となった場合、ゲート印加電圧端子１１２に印加された電圧がＭＯＳスイッチ１０２のゲートに印加される。

まず、本実施形態に係るスイッチ回路１０のオフ動作について説明する。スイッチ回路１０をオフ動作させる場合、ＭＯＳスイッチ１０１のゲート端子１１１に０Ｖを印加すると同時に、ＭＯＳスイッチ１０３のゲート端子１１３にゲート印加電圧端子１１２と同じ電圧を印加する。ゲート端子１１１に０Ｖを印加すると、ＭＯＳスイッチ１０１のゲート−ソース間電圧差は０Ｖとなり、ＭＯＳスイッチ１０１はオフしてドレイン−ソース間に電流が流れなくなる。

同様に、ＭＯＳスイッチ１０３のゲート端子１１３にゲート印加電圧端子１１２と同じ電圧を印加すると、ＭＯＳスイッチ１０３のゲート−ソース間電圧差は０Ｖとなり、ＭＯＳスイッチ１０３はオフしてドレイン−ソース間に電流が流れなくなる。これらの動作により、抵抗１０４に電流が流れる経路が存在しなくなり、ＭＯＳスイッチ１０２のゲート−ソース間電圧が０Ｖとなり、ＭＯＳスイッチ１０２もオフする。

以上の動作によりＭＯＳスイッチ１０１、ＭＯＳスイッチ１０２、ＭＯＳスイッチ１０３のすべてがオフし、グランドと高電圧端子間が切断された状態となる。これにより、フローティング高電圧端子１１にかかる電圧が各ＭＯＳのドレイン−ソースごとに分担されるため、各ＭＯＳのドレイン−ソースの耐圧を上回ることなく素子破壊を防いてオフ動作を行うことができる。

次に、本実施形態に係るスイッチ回路１０のオン動作について説明する。スイッチ回路１０をオン動作させる場合、ＭＯＳスイッチ１０１のゲート端子１１１にＭＯＳスイッチ１０１がオンするのに十分なゲート電圧を印加すると同時に、ＭＯＳスイッチ１０３のゲート端子１１３にＭＯＳスイッチ１０１がオンするのに十分なゲート電圧を印加する。ここでは、一例として、ゲート端子１１１には５Ｖ、ゲート端子１１３には１０Ｖを印加する。

ＭＯＳスイッチ１０１がオンするとＭＯＳスイッチ１０２のソース電圧は０Ｖとなり、また、ＭＯＳスイッチ１０３がオンすると、ＭＯＳスイッチ１０２のゲート電圧は５Ｖとなる。その結果、ＭＯＳスイッチ１０２のゲート−ソース電圧は５Vとなり、ＭＯＳスイッチ１０２もオンする。以上の動作により、ＭＯＳスイッチ１０１、ＭＯＳスイッチ１０２、ＭＯＳスイッチ１０３のすべてがオンし、グランド端子１２と高電圧端子１１との間が接続された状態となる。

オフ、オン、オフの順に状態を切り替える場合のタイミングチャートを図２に示す。タイミングチャートにはＭＯＳスイッチ１０１のゲート電圧Ｖ_Ｇ１、ソース電圧Ｖ_Ｓ１、ゲート−ソース間電圧Ｖ_ＧＳ１、ＭＯＳスイッチ１０２のゲート電圧Ｖ_Ｇ２、ソース電圧Ｖ_Ｓ２、ゲート−ソース間電圧Ｖ_ＧＳ２、ＭＯＳスイッチ１０３のゲート電圧Ｖ_Ｇ３、ソース電圧Ｖ_Ｓ３、ゲート−ソース間電圧Ｖ_ＧＳ３それぞれの動作タイミングを示す。

図２においては、フローティング高電圧端子１１に１０００Ｖが印加されており、スイッチング回路１０がオフ、即ち、フローティング高電圧端子１１が接地されていない状態を初期状態としている。図２に示すように、スイッチング回路１０のオフ状態においては、ＭＯＳスイッチ１０１のゲート電圧Ｖ_Ｇ１がグランド電圧（ＧＮＤ）、ＭＯＳスイッチ１０３のゲート電圧Ｖ_Ｇ３がゲート印加電圧端子１１２の電圧である５Ｖとなっており、ＭＯＳスイッチ１０１及びＭＯＳスイッチ１０３は、夫々ゲート−ソース間電圧Ｖ_ＧＳ１、Ｖ_ＧＳ３が夫々０Ｖとなってオフ状態である。

その結果、ＭＯＳスイッチ１０２のソース電圧Ｖ_Ｓ２は、フローティング高電圧ＨＶがＭＯＳスイッチ１０１、ＭＯＳスイッチ１０２によって分圧されて５００Ｖとなり、抵抗１０４を介してＭＯＳＵスイッチ１０２のゲート電圧Ｖ_Ｇ２も５００Ｖとなるため、ＭＯＳＵスイッチ１０２は、ゲート−ソース間電圧Ｖ_ＧＳ２が０Ｖとなってオフ状態である。

タイミングｔ_１において、スイッチ回路１０がオン状態に切り換わる際、まず、ＭＯＳスイッチ１０１のゲート電圧Ｖ_Ｇ１として５Ｖが印加されると共に、ＭＯＳスイッチ１０３のゲート電圧Ｖ_Ｇ３として１０Ｖが印加される。その結果、ＭＯＳスイッチ１０１及びＭＯＳスイッチ１０３は、夫々ゲート−ソース間電圧Ｖ_ＧＳ１、Ｖ_ＧＳ３が５Ｖとなってオン状態となる。

ＭＯＳスイッチ１０１、ＭＯＳスイッチ１０３が夫々オン状態となると、ＭＯＳスイッチ１０２のソースがＭＯＳスイッチ１０１を介して接地され、電圧Ｖ_Ｓ２がグランド電圧となる。また、ＭＯＳスイッチ１０２のゲートがＭＯＳスイッチ１０３を介してゲート印加電圧端子１１２に接続され、電圧Ｖ_Ｇ２が５Ｖとなる。その結果、ＭＯＳスイッチ１０２は、ゲート−ソース間電圧Ｖ_ＧＳ２が５Ｖとなってオン状態となる。これにより、フローティング高電圧端子１１がＭＯＳスイッチ１０２、ＭＯＳスイッチ１０１を介して接地され、フローティング高電圧ＨＶがグランド電圧となる。

このように、本実施形態に係るスイッチ回路１０によれば、フローティング高電圧ＨＶを確実にグランド電圧に落とすことができる。次に、タイミングｔ_２において、スイッチ回路１０が再度オフ状態に切り換わる際、ＭＯＳスイッチ１０１のゲート電圧Ｖ_Ｇ１がＧＮＤとなると共に、ＭＯＳスイッチ１０３のゲート電圧Ｖ_Ｇ３として５Ｖが印加される。その結果、ＭＯＳスイッチ１０１及びＭＯＳスイッチ１０３は、夫々ゲート−ソース間電圧Ｖ_ＧＳ１、Ｖ_ＧＳ３が０Ｖとなってオフ状態となる。

その後の動作は、フローティング高電圧ＨＶの状態によって異なる。ＭＯＳスイッチ１０１がオフ状態となり、フローティング高電圧ＨＶの接地状態が解除されることにより、フローティング高電圧ＨＶが迅速に１０００Ｖに戻るような状態であれば、図２のＨＶ、Ｖ_Ｇ２、Ｖ_Ｓ２において実線で示すように動作する。即ち、ＭＯＳスイッチ１０２のソース電圧Ｖ_Ｓ２は、フローティング高電圧ＨＶがＭＯＳスイッチ１０１、ＭＯＳスイッチ１０２によって分圧されて５００Ｖとなり、抵抗１０４を介してＭＯＳスイッチ１０２のゲート電圧Ｖ_Ｇ２も５００Ｖとなるため、ＭＯＳＵスイッチ１０２は、ゲート−ソース間電圧Ｖ_ＧＳ２が０Ｖとなってオフ状態となる。

仮に、抵抗１０４が設けられていない場合、ＭＯＳスイッチ１０２のゲート電圧Ｖ_Ｇ２は、ゲート印加電圧端子１１２に印加されている５Ｖのままであり、ＭＯＳスイッチ１０２のゲート−ソース間電圧が−４９５Ｖとなってしまうため、ＭＯＳスイッチ１０２において素子破壊が起こる。抵抗素子１０４を設けることにより、そのような状態を回避することができると共に、ゲート−ソース間電圧Ｖ_ＧＳ２を０ＶにしてＭＯＳスイッチ１０２をオフ状態とすることができる。

他方、フローティング高電圧ＨＶの接地状態が解除されても、フローティング高電圧ＨＶが１０００Ｖに戻らないような状態であれば、図２のＨＶ、Ｖ_Ｇ２、Ｖ_Ｓ２において破線で示すように動作する。即ち、ＭＯＳスイッチ１０２のソース電圧は、０Ｖのままであり、抵抗１０４を介してＭＯＳスイッチ１０２のゲート電圧Ｖ_Ｇ２も０Ｖとなるため、ＭＯＳスイッチ１０２は、ゲート−ソース間電圧Ｖ_ＧＳ２が０Ｖとなってオフ状態となる。

仮に、抵抗１０４が設けられていない場合、ＭＯＳスイッチ１０２のゲート電圧Ｖ_Ｇ２は、ゲート印加電圧端子１１２に印加されている５Ｖのままであり、ＭＯＳスイッチ１０２のゲート−ソース間電圧が５Ｖとなってしまうため、ＭＯＳスイッチ１０２はオフされないこととなってしまう。即ち、抵抗素子１０４を設けることにより、フローティング高電圧ＨＶが印加されていない状態であってもＭＯＳスイッチ１０２を好適にオフ状態にすることができる。

このように、本実施形態に係るスイッチ回路１０は、フローティング高電圧ＨＶを確実にグランド電位に落とすことが可能であると共に、フローティング高電圧がどのような状態であっても、オン・オフ動作を確実に行うことが可能である。また、本実施形態に係るスイッチ回路１０ではオフ時には高電圧が２段分のＭＯＳスイッチのドレイン−ソース間にかかるため、ＭＯＳスイッチのドレイン−ソース耐圧の約２倍の高電圧のスイッチングを行うことが可能である。

なお、本実施例ではＭＯＳスイッチとしてＮチャネルＭＯＳトランジスタを用いているが、図３のように、負電圧の高電圧が高電圧端子側かかるときのスイッチとしてＰチャネルＭＯSトランジスタを用いたスイッチ回路６０の構成としても良い。

また、図４に示すように、直列に接続され、抵抗値が同一である抵抗１２１、１２２を、ＭＯＳスイッチ１０１のドレイン−ソース間とＭＯＳスイッチ１０２のドレイン−ソース間に夫々並列に接続することにより、オフ動作時にＭＯＳスイッチ１０１のドレイン−ソース間とＭＯＳスイッチ１０２のドレイン−ソース間にかかる電圧を均等にすることができる。このことにより、もしＭＯＳスイッチ１０１とＭＯＳスイッチ１０２に性能のバラツキがあり、それぞれのオフ時のインピーダンスにバラツキがあっても、片方のＭＯＳスイッチに電圧が偏ってかかり、耐圧を超えてしまうということを防ぐことができる。

以上説明したように、本実施形態に係るスイッチ回路１０によれば、高電圧が印加されていない状態であってもオン・オフ制御が可能であると共に、高電圧を完全にグランドに落とすことが可能なスイッチ回路を提供することが可能となる。

実施の形態２．
本実施形態においては、図１に示すような２段のトランジスタ接続より多くのＭＯＳを用いたスイッチ回路について説明する。図５は、３段のトランジスタ構成を用いた場合のスイッチ回路を示す図である。本実施形態に係るスイッチ回路は、図５に示すように図１において説明したスイッチ回路１０に加えて、ＭＯＳスイッチ１０２のドレイン側に配置されたＭＯＳスイッチ２０６、抵抗２０５を含み、更に、スイッチ回路１０と同様の構成を有する２段目のスイッチ回路２０が、ＭＯＳスイッチ２０６のゲートに接続されている。

２段目のスイッチ回路２０は、図５に示すように、ＭＯＳスイッチ２０１、２０２、２０３、抵抗２０４、ＭＯＳスイッチ２０１のゲート端子２１１、ＭＯＳスイッチ２０３のゲート端子２１３、ＭＯＳスイッチ２０２のゲート印加電圧端子２１２、ＭＯＳスイッチ２０６へのゲート印加電圧端子２１４を備える。

換言すると、図５に示すスイッチ回路において、フローティング高電圧ＨＶとシステムグランドとの間で直列に接続された夫々のトランジスタ素子のゲートには、そのトランジスタ素子よりもシステムグランド側に直列に接続されているトランジスタ素子の数と同数のトランジスタ素子が同様に直列に接続された回路において、最も高電位側に接続されているトランジスタ素子のドレインが接続されている。これにより、スイッチ回路のオフ時において、抵抗２０５を介してＭＯＳスイッチ２０６のゲート側に印加される高電圧により、ＭＯＳスイッチ２０１、２０２が破壊されることが防がれる。

ゲート印加電圧端子２１４にはＭＯＳスイッチ２０６のソース電圧が０ＶのときにＭＯＳスイッチ２０６がオンする程度の電圧が、ゲート印加電圧端子２１２には、ＭＯＳスイッチ２０２のソース電圧がゲート印加電圧端子２１４に印加されている電圧のときにＭＯＳスイッチ２０２がオンする電圧を印加する。一例として、ゲート印加電圧端子２１４には５Ｖ、ゲート印加電圧端子２１２には１０Ｖを印加する。

まず、本実施形態に係るスイッチ回路のオフ動作について説明する。スイッチ回路１０の部分のオフ動作は第１の実施形態と同様である。ＭＯＳスイッチ２０１のゲート端子２１１と、ＭＯＳスイッチ２０３のゲート端子２１３にそれぞれのＭＯＳのソース電圧と同電圧を印加する。本実施例では、ゲート端子２１１に５Ｖ、ゲート端子２１３に１０Ｖを印加する。これにより、ＭＯＳスイッチ２０１とＭＯＳスイッチ２０３のゲート−ソース電圧が０Ｖとなるため、ＭＯＳスイッチ２０１とＭＯＳスイッチ２０３がオフし、抵抗２０４へ電流が流れる経路がなくなり、ＭＯＳスイッチ２０２のゲート電圧とソース電圧が同電位となる。

この動作により、ＭＯＳスイッチ２０２はオフし、また、スイッチ回路１０もオフ動作するため、抵抗２０５に電流が流れる経路がなくなり、ＭＯＳスイッチ２０６のゲート−ソース電圧が０Ｖとなる。この動作によりＭＯＳスイッチ２０６がオフし、スイッチ回路内のＭＯＳがすべてオフする。これにより、フローティング高電圧端子１１にかかる電圧が各ＭＯＳのドレイン−ソースごとに分担されるため、各ＭＯＳのドレイン−ソースの耐圧を上回ることなく素子破壊を防いてオフ動作を行うことができる。

次に、本実施形態に係るスイッチ回路のオン動作について説明する。スイッチ回路１０の部分のオン動作は第１の実施例と同様である。スイッチ回路１０がオン動作するのと同時に、２段目のスイッチ回路２０のＭＯＳスイッチ２０１とＭＯＳスイッチ２０３がオンするように、ゲート端子２１１とゲート端子２１３に電圧を印加する。一例として、それぞれのＭＯＳスイッチのゲート−ソース電圧が５Ｖとなるように、ゲート端子２１１には１０Ｖ、ゲート端子２１３には１５Ｖを印加する。ゲート端子２１１とゲート端子２１３にそれぞれに所定の電圧が印加されるとＭＯＳスイッチ２０１とＭＯＳスイッチ２０３がオンし、ＭＯＳスイッチ２０２のソース電圧が５Ｖ、ゲート電圧が１０Ｖとなり、ＭＯＳスイッチ２０２もオンする。

この動作により、ＭＯＳスイッチ２０６のゲート電圧はゲート印加電圧端子２１４の５Ｖとなる。また、スイッチ回路１０がオン動作するので、ＭＯＳスイッチ２０６のソース電圧は０Ｖとなり、ＭＯＳスイッチ２０６もオンし、結果として、図５のスイッチ全体がオンし、グランドと高電圧端子間が接続された状態となる。

図１に示すように、スイッチ回路１０は元々２段構成となっており、図５はＭＯＳスイッチ２０６が接続されることによって３段構成となる。このようにＭＯＳスイッチをｎ段の多段構成とした場合の例を図６に示す。図６においては、ＭＯＳスイッチ３０１、３０２、３０３、３０４をn段に多段接続した構成を示す。２段目のＭＯＳのゲートには１段のスイッチ回路３１１が接続され、ｎ−１段目のＭＯＳのゲートにはｎ−２段のスイッチ回路３１２が接続され、ｎ段目のＭＯＳのゲートにはｎ−１段のスイッチ回路３１３が接続されるという入れ子の構成をとる。ただし、ゲート印加電圧端子には、各ＭＯＳがオンするのに必要な電圧を印加する。

換言すると、図６に示すスイッチ回路においては、図５において説明した回路と同様に、フローティング高電圧ＨＶとシステムグランドとの間で直列に接続された夫々のトランジスタ素子のゲートには、そのトランジスタ素子よりもシステムグランド側に直列に接続されているトランジスタ素子の数と同数のトランジスタ素子が同様に直列に接続された回路において、最も高電位側に接続されているトランジスタ素子のドレインが接続されている。

更に、そのようにてＭＯＳスイッチ３０４等のゲートに接続された直列接続の複数のトランジスタ素子のゲートにも、そのトランジスタ素子よりも低電位側に直列に接続されているトランジスタ素子の数と同数のトランジスタ素子が同様に直列に接続された回路が接続されており、最も高電位側に接続されたトランジスタ素子のドレインが、ＭＯＳスイッチ３０４のゲートに接続されたトランジスタ素子のゲートに接続されている。これにより、図５の場合と同様に、夫々のトランジスタ素子が破壊されることが防がれる。

図７は、図６に示すスイッチ回路の最下段のＭＯＳスイッチを抜き出した図である。各ソース端子（ゲート電圧印加端子）番号ｍを図の右から順につけると、各ソース端子に印加する電圧Ｖ_ｍは以下の式（１）で示すことができる。

ここで、式（１）におけるｍとｉとの関係は以下の式（２）で示され、Ｖ_１＝０、Ｖ_２＝５である。

従って、スイッチ回路全体のオン・オフ制御においては、オン動作の際には、Ｖ_ｍ＋５Ｖの電圧を各最下段のＭＯＳスイッチのゲートに印加することにより、ＭＯＳスイッチをオン状態にする。また、オフ動作の際には、Ｖ_ｍの電圧をＭＯＳスイッチのゲートに印加することにより、ＭＯＳスイッチをオフ状態にする。

以上のように、ＭＯＳスイッチを多段に接続することで、ＯＦＦ動作時は、ＭＯＳスイッチ１個当たりにかかる電圧が、高電圧の１／ｎ倍となり、ＭＯＳスイッチのドレイン−ソース耐圧のｎ倍までの高電圧のスイッチングを行うことができる。

また、図６のＭＯＳスイッチ３０１、３０２、３０３、３０４が同一ウェハから製造されたＭＯＳであれば、ＭＯＳスイッチ３０１、３０２、３０３、３０４それぞれのインピーダンスのバラツキの発生を防ぐことができ、スイッチ回路がオフ状態の場合に各ＭＯＳスイッチのドレイン−ソース間に高電圧を偏りなく分圧することができる。

さらに、ＭＯＳスイッチ３０１、３０２、３０３、３０４を実際の回路上にレイアウトする際には、夫々のＭＯＳスイッチを高電圧端子とグランドとの間に等間隔で直線状に配置することにより、各ＭＯＳスイッチ間の沿面距離を等しくすることが好ましい。これにより、回路基板のレイアウト上において、各ＭＯＳスイッチのインピーダンスの対称性を取ることができ、スイッチ回路がオフ状態の場合に各ＭＯＳスイッチのドレイン−ソース間に高電圧を偏りなく分圧することができる。尚、上述した各ＭＯＳスイッチ間の沿面距離とは、隣接して配置された一方のＭＯＳスイッチのソースと他方のＭＯＳスイッチのドレインとの間の距離であり、ＭＯＳスイッチが実装された絶縁体の表面に沿った距離である。

ＮチャネルＭＯＳＦＥＴではドレイン−ソース間耐圧が１．５ｋＶのものがある。一方で質量分析装置の高電圧電源が例えば７ｋＶであるとすると、上記ｎ段構成スイッチ回路においてｎ＝５とし、かつ上記ＭＯＳスイッチ３０１、３０２、３０３、３０４に相当するＭＯＳスイッチとしてドレイン−ソース間耐圧が１．５ｋＶのＭＯＳＦＥＴを用いることにより、スイッチ全体の耐圧は７．５ｋＶとなる。これにより、質量分析装置の電源部の切替スイッチとして、用いることができる。

図５、図６に示すような多段のＭＯＳスイッチのスイッチング制御を行う際、図６のＭＯＳスイッチ３０１、３０２、３０３、３０４が同時にオン・オフ動作せずに、各ＭＯＳスイッチ毎に時間差をもってオン・オフ動作する場合がある。この場合、他のＭＯＳスイッチより早く、または遅くオフしているＭＯＳスイッチに高電圧が一時的に集中してしまい、ＭＯＳのドレイン−ソース耐圧を超えて破壊が起こる可能性がある。そのため、ＭＯＳスイッチ３０１、３０２、３０３、３０４は同時にオン・オフ動作することが望ましい。

ここで、ＭＯＳスイッチ３０１、３０２、３０３、３０４のうち、高電圧側のものほど、そのゲートを制御する回路のＭＯＳの段数が多い。例えば、ｎ−１段のスイッチ回路３１３はｎ−１段のＭＯＳスイッチで構成され、ｎ−２段のスイッチ回路３１２はｎ−２段のＭＯＳスイッチで構成されている。そのため、ＭＯＳスイッチ単体の伝搬遅延Ｔ_ｐｄが重なっていくことで、スイッチング制御信号が届くのが遅くなる。

この遅延を抑えるため、ＭＯＳトランジスタ１個の遅延をＴ_ｐｄとして、それを打ち消すように制御信号のタイミング制御を行う必要がある。スイッチングの遅れは、ＭＯＳスイッチ３０１、３０２、３０３、３０４に制御信号が至るまで何回ゲート端子が介在するかで決まる。そして、図７に示す各ソース端子（ゲート電圧印加端子）番号ｍを用いて、最下段に配置されたＭＯＳスイッチにおける制御の結果が、フローティング高電位とグランド電位との間に直列に接続されているＭＯＳスイッチに到達するまでの到達遅延時間Ｔ_ｍは以下の式（３）により求めることができる。

ここで、式（３）におけるｍとｉとの関係は以下の式（４）で示され、Ｔ_１＝０、Ｔ_２＝Ｔ_ｐｄである。

このようにして求めるＴ_ｍを打ち消すように、各最下段のＭＯＳスイッチのゲートをオン・オフ制御する。例えば３段構成の場合、ｍ＝４のＭＯＳスイッチの遅れ時間はＴ_４＝２Ｔ_ｐｄ、ｍ＝３はＴ_３＝Ｔ_ｐｄ、ｍ＝２はＴ_２＝Ｔ_ｐｄ、ｍ＝１はＴ_１＝０と求まるので、オン・オフ制御時にはまず、ｍ＝４のゲートを制御し、ｍ＝４のゲートの制御からＴ_ｐｄ遅らせてｍ＝２、３のゲートを制御し、ｍ＝４のゲートの制御から２Ｔ_ｐｄ遅らせてｍ＝１の制御を行う。

図１のような最小の構成で考えると、図６に示すＭＯＳスイッチ３０１のゲート制御タイミングは、１段のスイッチ回路３１１のゲート制御タイミングよりも遅らせる。同様に、フローティング高電圧ＨＶとシステムグランドとの間に直列に接続された夫々のトランジスタ素子のオン・オフ制御に寄与するゲート制御タイミング、即ち、ｎ−１段のスイッチ回路３１３やｎ−２段のスイッチ回路３１２のゲート制御タイミングは、上記直列に接続された夫々のトランジスタ素子のうち、システムグランド側に接続されているトランジスタ素子のオン・オフ制御に寄与するゲート制御タイミングを、高電圧側に接続されているトランジスタ素子のオン・オフ制御に寄与するゲート制御タイミングよりも遅らせる。

ゲート制御を遅らせる回路としては、図８に示すような、ＭＯＳスイッチと同じウェハから製造され、同じ伝搬遅延時間をもつＭＯＳトランジスタを用いたソースフォロア回路を用いるころができる。図８に示すソースフォロア回路は、電源端子４０１、４０２、入力端子４０３、出力端子４０４、ＭＯＳトランジスタ４０５からなる。ソースフォロア回路の出力にはレベルシフトがあることを考慮し、入力端子４０３には、出力電圧Ｖ_ＯＮまたはＶ_ＯＦＦに、レベルシフト電圧Ｖ_{ＳＨＩＦＴ}を加えた値の電圧が印加される。そして、出力としてこのソースフォロア回路は元の入力信号からＴ_ｐｄ遅れたＶ_ＯＮまたはＶ_ＯＦＦを出力する。

このソースフォロア回路を遅延回路として、スイッチ回路の各ゲート端子に遅らせたいＴ_ｐｄ分、従属に接続し、ＭＯＳスイッチ３０１、３０２、３０３、３０４が同時にＯＮ、ＯＦＦするよう回路を構成する。図９は、３段構成のスイッチ回路に図８のソースフォロア回路を適用した例を示す図である。図９の例においては、図５において説明した３段構成のスイッチ回路に、ソースフォロア回路２００１、２００２、２００３が付加されている。上記のとおり、ｍ＝２、３のゲートはＴ_ｐｄ遅らせて制御するので、ソースフォロア回路２００３を１個、ｍ＝１のゲートは２Ｔ_ｐｄ遅らせて制御するので、ソースフォロア回路２００１、２００２を２個付加する。上述した通り、ソースフォロア回路にはレベルシフトがあるので、ソースフォロア回路２００３のゲート制御電圧には＋Ｖ_{ＳＨＩＦＴ}のレベルシフト電圧を、ソースフォロア回路２００２のゲート制御電圧には＋２Ｖ_{ＳＨＩＦＴ}のレベルシフト電圧を加えることが望ましい。

実施の形態３．
本実施形態においては、図５、図６において説明したような多段構成の回路を簡略化する例について説明する。図１０は、図５において説明した３段構成のスイッチ回路を簡略化した本実施形態に係るスイッチ回路を示す図である。

図１０に示すように、本実施形態に係るスイッチ回路は、ＭＯＳスイッチ６０１、６０２、６０３、６０６、６０７、６０９と抵抗６０４、６０５、６０８、さらに、ＭＯＳスイッチ６０１のゲート端子６１０、ＭＯＳスイッチ６０６のゲート端子６１１、ＭＯＳスイッチ６０９のゲート端子６１２、ゲート印加電圧端子６１３、６１４を含む。

ゲート印加電圧端子６１３はＭＯＳスイッチ６０２、６０３のソース電圧が０VのときにＭＯＳスイッチ６０２、６０３がオンする電圧、ゲート印加電圧端子６１４には、ＭＯＳスイッチ６０７のソース電圧が、ゲート印加電圧端子６１３に印加された電圧の場合に、ＭＯＳスイッチ６０７がオンする電圧を印加する。一例として、ゲート印加電圧端子６１３には５Ｖ、ゲート印加電圧端子６１４には１０Ｖが印加される。

まず、本実施形態に係るスイッチ回路のオフ動作について説明する。本実施形態に係るスイッチ回路をオフ動作させる場合、ＭＯＳスイッチ６０１のゲート端子６１０、ＭＯＳスイッチ６０６のゲート端子６１１、ＭＯＳスイッチ６０９のゲート端子６１２にそれぞれのＭＯＳスイッチのソース電圧と同電圧を印加する。本実施例では、ゲート端子６１０に０Ｖ、ゲート端子６１１に５Ｖ、ゲート端子６１２に１０Ｖを印加する。

これにより、ゲート−ソース電圧が０Ｖとなるため、ＭＯＳスイッチ６０１、６０６、６０９がオフし、抵抗６０４及び６０８へ電流が流れる経路がなくなり、ＭＯＳスイッチ６０２及び６０７のゲート電圧とソース電圧が同電位となってＭＯＳスイッチ６０２及び６０７がオフする。その結果、抵抗６０５へ電流が流れる経路がなくなり、ＭＯＳスイッチ６０３のゲート電圧とソース電圧が動電位となってＭＯＳスイッチ６０３がオフする。この動作により、スイッチ回路内のＭＯＳスイッチがすべてオフする。

次に、本実施形態に係るスイッチ回路のオン動作について説明する。本実施形態に係るスイッチ回路をオン動作させる場合、ＭＯＳスイッチ６０１、６０６、６０９がオンするように、ゲート端子６１０、６１１、６１２に電圧を印加する。一例として、それぞれのＭＯＳスイッチのゲート−ソース電圧が５Ｖとなるように、ゲート端子６１０には５Ｖ、ゲート端子６１１には１０Ｖ、ゲート端子６１２には１５Ｖを印加する。

ゲート端子６１０、６１１、６１２にそれぞれに所定の電圧が印加されるとＭＯＳスイッチ６０１、６０６、６０９がオンし、ＭＯＳスイッチ６０７のソース電圧が５Ｖ、ゲート電圧が１０Ｖとなり、また、MOS６０２のソース電圧が０Ｖ、ゲート電圧が５ＶとなりＭＯＳスイッチ６０７、６０２もオンする。さらに、ＭＯＳスイッチ６０３のソース電圧が０Ｖ、ゲート電圧が５Ｖになるため、６０３もオンし、結果として、図８のスイッチ全体がオンし、グランドと高電圧端子間が接続された状態となる。

図１１は、図１０において説明したスイッチ回路をｎ段構成とした場合を示す図である。図１１に示すスイッチ回路においては、ＭＯＳスイッチ５０１、５０２、５０３、５０４、５０５をn段に多段接続した構成を示す。ＭＯＳスイッチ５０２、５０３、５０４、５０５のゲートにｎ−１段の多段接続構成回路５１を接続し、さらに多段接続構成回路５１に含まれる各ＭＯＳスイッチのゲートにｎ−２段の多段接続構成回路を接続、というように、２段構成回路５２、１段構成回路５３まで接続する。

ゲート印加電圧端子５１０、５２０、５３０には、ｎ−１段構成回路５１から１段構成回路５３まで順に、５Ｖ、１０Ｖ・・・、５（ｎ−２）Ｖ、５（ｎ−１）Ｖと電圧を印加する。ゲート端子５１０、５２０、５３０に、ソース電圧と同じ電圧を与えると、３段構成のときと同様に、すべてのＭＯＳスイッチがオフし、ソース電圧＋５Ｖの電圧を与えると、３段構成のときと同様に、すべてのＭＯＳスイッチがオンする。

以上の構成により、本実施形態に係るスイッチ回路によれば、より簡略化された構成で３段以上の多段ＭＯＳスイッチ回路を構成することができる。また、図１１のＭＯＳスイッチ５０１、５０２、５０３、５０４、５０５が同一ウェハから製造されたＭＯＳスイッチとすると、ＭＯＳスイッチ５０１、５０２、５０３、５０４、５０５それぞれのインピーダンスのバラツキの発生を防ぐことができ、スイッチ回路のオフ状態において各ＭＯＳスイッチのドレイン−ソース間に高電圧を偏りなく分圧することができる。

さらに、回路上でＭＯＳスイッチ５０１、５０２、５０３、５０４、５０５を直列に高電圧端子とグランド間に等間隔直線状で配置し、各ＭＯＳスイッチの沿面距離を等しくして回路基板レイアウト上のインピーダンスの対称性を取ることで、スイッチ回路のオフ状態において各ＭＯＳスイッチのドレイン−ソース間に高電圧を偏りなく分圧することができる。

ＮチャネルＭＯＳＦＥＴではドレイン−ソース間耐圧が１．５ｋＶのものがある。一方で質量分析装置の高電圧電源が例えば７ｋＶであるとすると、上記ｎ段構成スイッチ回路をｎ＝５とし、かつ上記ドレイン‐ソース間耐圧が１．５ｋＶのＭＯＳＦＥＴを用いるとスイッチ全体の耐圧は７．５ｋＶとなるので質量分析装置の電源部の切替スイッチとして、用いることができる。

実施の形態４．
本実施形態においては、上述したスイッチ回路が用いられる質量分析装置について説明する。図１２は、本実施形態に係る質量分析装置７０の構成を示すブロック図である。図１２に示すように、本実施形態に係る質量分析装置７０は、電源装置７１０、７１０、試料導入部７０１、質量分析部７０２、イオン検出部７０３、制御部７０４及び表示部７０５を含む。このような構成により、本実施形態に係る質量分析装置７０は、試料をイオン化して飛行させ、質量による飛行時間差を元に、イオン検出時刻から質量を求めるものである。

具体的には、質量分析装置７０では、分析対象である試料が試料導入部７０１に導入される。試料導入部７０１は試料を電源装置７１０の出力によりイオン化し、質量分析部７０２へ送る。質量分析部７０２では、イオンを飛行させてイオン検出部７０３へ送る。電源装置７１１の出力をイオン検出部７０３へ印加する事により、イオンが加速し、イオン検出部７０３は、到来したイオンを電気へ変換し、時刻順に並べて、質量を検出する。制御部７０４は、これらの動作を制御し、質量別の検出強度を計算して質量スペクトラムを生成する。表示部７０５は、制御部７０４が生成した質量スペクトラムを表示する。

図１３に電源装置７１０の構成を示す。電源装置７１０はフローティング高電圧源８０、スイッチ回路１０、ＰチャネルＭＯＳスイッチを用いたスイッチ回路６０、通過スイッチ８１、８２、出力端子８３から構成される。スイッチ回路１０は、図１、４、５、６、１０、１１において説明したスイッチ回路のいずれかを用いる。また、スイッチ回路６０は、図１において説明したスイッチ回路に対する図３において説明したスイッチ回路のように、図１、４、５、６、１０、１１において説明したスイッチ回路とは逆極性の動作を行うスイッチ回路を用いる。

電源装置７１０は、スイッチ回路１０と通過スイッチ８２をオン、スイッチ回路６０と通過スイッチ８１をオフ動作させると電位差発生部である高電圧源８０の高電圧側がグランドと接続されると共に定電圧側が出力端子８３と接続されるため、負の高電圧が出力端子８３より出力される。逆に、スイッチ回路１０と通過スイッチ８２をオフ、スイッチ回路６０と通過スイッチ８１をオン動作させると高電圧源８０の低電圧側がグランドと接続されると共に高電圧側が出力端子８３と接続されるため、正の高電圧が出力端子８３より出力される。即ち、通過スイッチ８１、８２が電源出力切り替え部として機能すると共に、スイッチ回路１０、６０によって高電圧源の高電圧側、低電圧側のいずれかがシステムグランドに落とされて出力電源の正負が切り換えられる。

電源装置７１１の構成も電源装置７１０と同様である。ただし、高電圧源８０の電圧値や波形が７１０と異なってもよい。図１４は、試料導入部７０１に電源装置７１０の出力を印加する構成を示す図である。試料導入部には試料のイオン化を行う放電電極９１がある。電源装置７１０の出力を上記のスイッチ切り替えにより出力正負の切り替えを行うことで、生成イオンの正負を切り替えることができる。

図１５にイオン検出部７０３に電源装置７１１の出力を印加する構成を示す図である。試料導入部には試料のイオンの加速を行う加速電極９２がある。電源装置７１１の出力を上記のスイッチ切り替えにより出力正負の切り替えを行うことで、加速するイオンの正負を切り替えることができる。

以上のように、本スイッチ回路を用いた電源装置を用いることで、正負両方のイオンを検出できる質量分析装置を構成することができる。

１０、２０、６０ スイッチ回路
５１ ｎ−１団構成回路
５２ ２段構成回路
５３ １段構成回路
７０ 質量分析装置
８０ 高電圧源
８１、８２ 通過スイッチ
８３ 出力端子
９１、９２ 放電電極
１０１、１０２、１０３、２０１、２０２、２０３、２０６、３０１、３０２、３０３、３０４、５０１、５０２、５０３、５０４、５０５、６０１、６０２、６０３、６０６、６０７、６０９ ＭＯＳスイッチ
１０４、２０４、２０５、６０４、６０５、６０８ 抵抗
１１ 高電圧端子
１２ グランド端子
１１１、１１３、２１１、２１３、５１９、５２９、５３９、６１０、６１１、６１２ ゲート端子
１１２、２１２、２１４、５１０、５２０、５３０、６１３、６１４ ゲート印加電圧端子
３１１、３１２、３１３ スイッチ回路
７０１ 試料導入部
７０２ 質量分析部
７０３ イオン検出部
７０４ 制御部
７０５ 表示部
７１０ 電源装置
７１１ 電源創意

Claims (12)

1. 高電圧とシステムグランドとの間においてソースに他の素子のドレインを接続することにより直列に接続された複数のトランジスタ素子を含み、前記高電圧とシステムグランドとの接続状態を切り替えるスイッチ回路であって、
   前記複数のトランジスタ素子のうち、ソースがシステムグランドに接続された第１のトランジスタ素子と、
   前記複数のトランジスタ素子のうち、ソースが前記第１のトランジスタ素子のドレインと共通に接続され、ドレインが高電圧側に接続された第２のトランジスタ素子と、
   ドレインが前記第２のトランジスタ素子のゲートと共通に接続された第３のトランジスタ素子と、
   前記第２のトランジスタ素子のゲートソース間に並列に接続された抵抗素子とを含み、
   前記第３のトランジスタ素子のソースには、前記第２のトランジスタ素子のソースがシステムグランドである場合に前記第２のトランジスタ素子をオンさせることが可能な電圧が印加され、
   前記第１のトランジスタ素子及び前記第３のトランジスタ素子をオフ状態とすることにより前記第２のトランジスタ素子をオフ状態として前記高電圧とシステムグランドとを非接続状態とし、前記第１のトランジスタ素子及び前記第３のトランジスタ素子をオン状態とすることにより前記第２のトランジスタ素子をオン状態として前記高電圧とシステムグランドとを接続状態とすることを特徴とするスイッチ回路。
2. 前記複数のトランジスタ素子夫々のドレインソース間に並列に接続された分圧抵抗素子を含むことを特徴とする請求項１に記載のスイッチ回路。
3. 前記複数のトランジスタ素子のうち、ソースが前記第２のトランジスタ素子のドレインと共通に接続され、ドレインが高電位側に接続された第４のトランジスタ素子と、
   前記第２のトランジスタ素子のゲートソース間に並列に接続された第２の抵抗素子と、
   前記第１のトランジスタ素子、前記第２のトランジスタ素子、前記第３のトランジスタ素子及び前記抵抗素子によって構成される回路と同一の接続関係を有する回路であって前記第２のトランジスタ素子に対応する第５のトランジスタ素子のドレインが前記第４のトランジスタ素子のゲートと共通に接続されたゲート信号制御回路とを含み、
   前記第２のトランジスタ素子をオフ状態とすると共に、前記第５のトランジスタ素子をオフ状態とすることにより前記高電圧とシステムグランドとを非接続状態とし、前記第２のトランジスタ素子をオン状態とすると共に、前記第５のトランジスタ素子をオン状態とすることにより前記高電圧とシステムグランドとを非接続状態とすることを特徴とする請求項１または２に記載のスイッチ回路。
4. 前記複数のトランジスタ素子夫々のゲートには、そのトランジスタ素子よりもシステムグランド側に直列に接続されている前記複数のトランジスタ素子の数と同数のトランジスタ素子が直列に接続された回路において最も高電位側に接続されているトランジスタ素子のドレインが接続されており、
   回路内に含まれる全てのトランジスタ素子のゲートには、そのトランジスタ素子よりも低電圧側に直列に接続されている前記複数のトランジスタ素子の数と同数のトランジスタ素子が直列に接続された回路において最も高電圧側に接続されているトランジスタ素子のドレインが接続されていることを特徴とする請求項３に記載のスイッチ回路。
5. 前記高電圧とシステムグラントの接続状態を切り替える際に、前記第１のトランジスタ素子のゲート制御タイミングを前記第３のトランジスタ素子のゲート制御タイミングよりも遅らせることを特徴とする請求項１乃至４いずれか１項に記載のスイッチ回路。
6. 前記高電圧とシステムグラントの接続状態を切り替える際に、前記複数のトランジスタ素子のうちシステムグランド側に接続されているトランジスタ素子のオンオフ制御に寄与するゲート制御タイミングを、前記複数のトランジスタ素子のうち高電圧側に接続されているトランジスタ素子のオンオフ制御に寄与するゲート制御タイミングよりも遅らせることを特徴とする請求項４に記載のスイッチ回路。
7. 入力された信号を遅延させて出力することにより前記複数のトランジスタ素子のオンオフ制御に寄与するゲート制御タイミングを遅延させる遅延回路を含むことを特徴とする請求項５または６に記載のスイッチ回路。
8. 前記複数のトランジスタ素子がｎ個直列に接続された回路であって、前記第１のトランジスタ素子以外のトランジスタ素子のゲートソース間に夫々抵抗素子が接続されたｎ段構成回路と、
   ｎ−１個のトランジスタ素子が直列に接続された回路であって、ソースに他のトランジスタ素子が接続されていないトランジスタ素子以外のトランジスタ素子のゲートソース間に夫々抵抗素子が接続されたｎ−１段構成回路とを含み、
   前記第１のトランジスタ素子以外のトランジスタ素子は前記第２のトランジスタ素子を含み、
   前記ソースに他のトランジスタ素子が接続されていないトランジスタ素子は前記第３のトランジスタ素子であり、
   前記ｎ段構成回路に含まれる夫々のトランジスタ素子のゲートが、前記ｎ−１段構成回路において直列に接続されているｎ−１個のトランジスタ素子夫々の接続点と共通に接続されていることを特徴とする請求項１に記載のスイッチ回路。
9. 直列に接続された前記複数のトランジスタ素子は、同種のトランジスタ素子であることを特徴とする請求項１乃至８いずれか１項に記載のスイッチ回路。
10. 前記複数のトランジスタ素子は基板上において等間隔に配置され、一のトランジスタ素子のソースと、そのソースに接続されている他のトランジスタ素子のドレインとの沿面距離が、夫々のトランジスタ素子間において同一となるように配置されていることを特徴とする請求項１乃至９いずれか１項に記載のスイッチ回路。
11. イオン化した試料を電圧をかけた減圧下または真空中の空間で飛行させ、その飛行態様を検出することにより前記試料の質量分析を行う質量分析装置であって、
    前記空間に電圧をかける電源装置が、
    接地電位と絶縁された電位差を発生させる電位差発生部と、
    前記電位差発生部の低電位側及び高電位側と電源出力との接続状態を切り替える電源出力切り替え部と、
    請求項１乃至１０いずれか１項に記載のスイッチ回路とを含み、
    前記電位差発生部の低電位側及び高電位側のいずれか一方を前記スイッチ回路によって接地することにより、前記空間にかける電圧の方向を切り替えることを特徴とする質量分析装置。
12. 高電圧とシステムグランドとの間においてソースに他の素子のドレインを接続することにより直列に接続された複数のトランジスタ素子を含み、前記高電圧とシステムグランドとの接続状態を切り替えるスイッチ回路の制御方法であって、
    前記スイッチ回路は、
    前記複数のトランジスタ素子のうち、ソースがシステムグランドに接続された第１のトランジスタ素子と、
    前記複数のトランジスタ素子のうち、ソースが前記第１のトランジスタ素子のドレインと共通に接続され、ドレインが高電圧側に接続された第２のトランジスタ素子と、
    ドレインが前記第２のトランジスタ素子のゲートと共通に接続された第３のトランジスタ素子と、
    前記第２のトランジスタ素子のゲートソース間に並列に接続された抵抗素子とを含み、
    前記第３のトランジスタ素子のソースに、前記第２のトランジスタ素子のソースがシステムグランドである場合に前記第２のトランジスタ素子をオンさせることが可能な電圧を印加し、
    前記第１のトランジスタ素子及び前記第３のトランジスタ素子をオフ状態とすることにより前記第２のトランジスタ素子をオフ状態として前記高電圧とシステムグランドとを非接続状態とし、
    前記第１のトランジスタ素子及び前記第３のトランジスタ素子をオン状態とすることにより前記第２のトランジスタ素子をオン状態として前記高電圧とシステムグランドとを接続状態とすることを特徴とするスイッチ回路の制御方法。

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