JP2022530388A - プリーチャージ回路およびこれを含むバッテリーシステム - Google Patents
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Abstract
本発明は、プリーチャージ回路およびこれを含むバッテリーシステムに関し、本発明のバッテリーシステムは、複数のバッテリーセルを含むバッテリーパック；バッテリーパックの一側電極と出力端との間に直列に連結される第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴと、第１ＭＯＳＦＥＴに並列に連結されている第３ＭＯＳＦＥＴと、第２ＭＯＳＦＥＴに並列に連結されている第４ＭＯＳＦＥＴとを含むプリーチャージリレー；およびリレーのオン／オフを制御するためのゲート電圧を生成するＢＭＳを含む。
Description
［関連出願との相互引用］
本出願は、２０１９年１０月２１日付韓国特許出願第１０－２０１９－０１３０８４６号に基づいた優先権の利益を主張し、当該韓国特許出願の文献に開示された全ての内容は本明細書の一部として組み含まれる。
本出願は、２０１９年１０月２１日付韓国特許出願第１０－２０１９－０１３０８４６号に基づいた優先権の利益を主張し、当該韓国特許出願の文献に開示された全ての内容は本明細書の一部として組み含まれる。
本発明は、プリーチャージ回路およびこれを含むバッテリーシステムに関する。
最近、ノートパソコン、携帯電話などのような携帯用電子製品の需要が増加し、ＨＥＶ（ハイブリッド電気自動車）およびＰＥＶ（純粋電気自動車）のような電気自動車、ロボット、衛星などの開発が本格化することに伴って高性能二次電池に対する研究が活発に行われている。
二次電池としてニッケルカドミウム電池、ニッケル水素電池など多様な二次電池が商用化されているが、充電／放電が自由であり、自己放電率が低く、エネルギー密度が高いリチウム二次電池が脚光を浴びている。二次電池は、高電圧、大容量の電力貯蔵装置を提供するために複数の二次電池が直列／並列に連結されたバッテリーパック状態で使用される場合が多い。
メインリレー（ｒｅｌａｙ）は、予め定められた電気的信号を利用してバッテリーパックと外部装置（例：負荷、充電器）との間の電気的連結を制御することができる。バッテリーパックと外部装置が連結される駆動初期に過電流（サージ電流）が発生してメインリレーが破損する場合が多いが、これを防止するためにプリーチャージリレーをメインリレーと並列に連結して多く使用している。
一方、金属酸化物電界効果トランジスター（Ｍｅｔａｌ－Ｏｘｉｄｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、ＭＯＳＦＥＴ）のような半導体スイッチング素子を使用してリレーを構成する場合、駆動信号を受信すると設定された状態にスイッチングされなければならない。しかし、生産過程、保管状態など多様な原因により現場で使用されるＭＯＳＦＥＴは、基準内圧および瞬時許容電流の仕様を充足しない場合が多い。基準内圧および瞬時許容電流の仕様を外れるＭＯＳＦＥＴは、回路内で本来の機能を発揮できなくなる。
例えば、プリーチャージリレーに要求されるプリーチャージ基準内圧およびプリーチャージ瞬時許容電流があり、これを考慮して複数のＭＯＳＦＥＴでプリーチャージリレーを構成することができる。ＭＯＳＦＥＴの実際の性能は、知られている基準内圧および瞬時許容電流の仕様を満たしていないこともある。実際のオン／オフ制御時、ＭＯＳＦＥＴは、プリーチャージ基準内圧およびプリーチャージ瞬時許容電流に耐えることができず、過度ショックが発生する可能性があるため、問題として指摘されている。
本発明の目的は、過度ショックの誘発の可能性が低いプリーチャージ回路およびこれを含むバッテリーシステムを提供することにある。
本発明の一特徴によるプリーチャージ回路は、バッテリーパックの一側電極と出力端との間に直列に連結される第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴ；第１ＭＯＳＦＥＴに並列に連結されている第３ＭＯＳＦＥＴ；および第２ＭＯＳＦＥＴに並列に連結されている第４ＭＯＳＦＥＴ；を含む。
プリーチャージ回路は、第１ＭＯＳＦＥＴの一端と第３ＭＯＳＦＥＴの一端、第１ＭＯＳＦＥＴの他端と第３ＭＯＳＦＥＴの他端に並列に連結されている第１抵抗；および第２ＭＯＳＦＥＴの一端と第４ＭＯＳＦＥＴの一端、第２ＭＯＳＦＥＴの他端と第４ＭＯＳＦＥＴの他端に並列に連結されている第２抵抗；をさらに含むことができる。
第１ＭＯＳＦＥＴ、第２ＭＯＳＦＥＴ、第３ＭＯＳＦＥＴおよび第４ＭＯＳＦＥＴは、ＰタイプのＭＯＳＦＥＴで構成され得る。
第１ＭＯＳＦＥＴのドレイン端と第２ＭＯＳＦＥＴのソース端は直列に連結され、第３ＭＯＳＦＥＴのドレイン端は第１ＭＯＳＦＥＴのドレイン端と並列に連結され、第４ＭＯＳＦＥＴのソース端は第２ＭＯＳＦＥＴのソース端と並列に連結され得る。
本発明の他の特徴によるバッテリーシステムは、複数のバッテリーセルを含むバッテリーパック；バッテリーパックの一側電極と出力端との間に直列に連結される第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴと、第１ＭＯＳＦＥＴに並列に連結されている第３ＭＯＳＦＥＴと、第２ＭＯＳＦＥＴに並列に連結されている第４ＭＯＳＦＥＴとを含むプリーチャージリレー；およびリレーのオン／オフを制御するためのゲート電圧を生成するＢＭＳ；を含む。
プリーチャージリレーは、第１ＭＯＳＦＥＴの一端と第３ＭＯＳＦＥＴの一端、第１ＭＯＳＦＥＴの他端と第３ＭＯＳＦＥＴの他端に並列に連結されている第１抵抗と、第２ＭＯＳＦＥＴの一端と第４ＭＯＳＦＥＴの一端、第２ＭＯＳＦＥＴの他端と第４ＭＯＳＦＥＴの他端に並列に連結されている第２抵抗とをさらに含むことができる。
第１ＭＯＳＦＥＴ、第２ＭＯＳＦＥＴ、第３ＭＯＳＦＥＴおよび第４ＭＯＳＦＥＴは、ＰタイプのＭＯＳＦＥＴで構成され得る。
第１ＭＯＳＦＥＴのドレイン端と第２ＭＯＳＦＥＴのソース端は直列に連結され、第３ＭＯＳＦＥＴのドレイン端は第１ＭＯＳＦＥＴのドレイン端と並列に連結され、第４ＭＯＳＦＥＴのソース端は第２ＭＯＳＦＥＴのソース端と並列に連結され得る。
ＢＭＳは、ハイレバルの駆動信号を受信してグラウンドレベルのゲート電圧を生成して第１ＭＯＳＦＥＴ、第２ＭＯＳＦＥＴ、第３ＭＯＳＦＥＴおよび第４ＭＯＳＦＥＴに印加することができる。
バッテリーシステムは、バッテリーパックと外部装置との間の電気的連結を制御するメインリレー；をさらに含み、プリーチャージリレーは、メインリレーのターンオン前に先にターンオンされ、メインリレーがターンオンされて所定時間の経過後にターンオフされ得る。
本発明は、直列／並列に連結される複数個のＭＯＳＦＥＴでプリーチャージリレーを構成して一部のＭＯＳＦＥＴがプリーチャージ内圧および電流仕様を外れても本来の機能を発揮することができるプリーチャージリレーを提供する効果を有する。
本発明は、直列／並列に連結される複数個のＭＯＳＦＥＴに並列に連結される抵抗を含んでＭＯＳＦＥＴに加えられるショックを分散して安定性が高いプリーチャージリレーを提供する効果を有する。
本発明は、ローサイド駆動（ＬＳＤ、Ｌｏｗ Ｓｉｄｅ Ｄｒｉｖｅｒ）形態でゲート駆動回路を具現してゲート駆動回路の面積を縮小させ、費用を節減することができる効果を有する。
以下、添付した図面を参照して本明細書に開示された実施形態を詳細に説明するが、同一または類似の構成要素には同一または類似の図面符号を付与し、これについての重複説明は省略する。以下の説明で使用される構成要素に対する接尾辞「モジュール」および／または「部」は、明細書作成の容易さだけを考慮して付与されたり混用されたりするものであって、それ自体で互いに区別される意味または役割を有するものではない。また、本明細書に開示された実施形態を説明するに当たり、関連した公知技術に対する具体的な説明が本明細書に開示された実施形態の要旨を不明確にし得ると判断される場合、その詳細な説明を省略する。また、添付した図面は、本明細書に開示された実施形態を容易に理解できるようにするためのものに過ぎず、添付した図面により本明細書に開示された技術的な思想が制限されず、本発明の思想および技術範囲に含まれる全ての変更、均等物または代替物を含むものと理解されなければならない。
第１、第２などのように序数を含む用語は、多様な構成要素を説明することに使用され得るが、構成要素は用語により限定されない。用語は一つの構成要素を他の構成要素から区別する目的のみで使用される。
ある構成要素が他の構成要素に「連結されて」いるか、または「接続されて」いると言及された時には、その他の構成要素に直接的に連結されているか、または接続されていることもできるが、中間に他の構成要素が存在することもできると理解されなければならない。反面、ある構成要素が他の構成要素に「直接連結されて」いるか、または「直接接続されて」いると言及された時には、中間に他の構成要素が存在しないと理解されなければならない。
本出願で、「含む」または「有する」などの用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部品またはこれらを組み合わせたものが存在することを指定しようとするものであり、一つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品またはこれらを組み合わせたものの存在または付加可能性を予め排除しないものと理解されなければならない。
図１は一実施形態によるバッテリーシステムを示すブロック図であり、図２は図１のプリーチャージリレーとＢＭＳを詳細に説明する回路図である。
図１に示されているように、バッテリーシステム１は、バッテリーパック１０、ＢＭＳ２０、そしてリレー３０を含む。
バッテリーパック１０は、複数のバッテリーセルが直列／並列に連結されて必要な電源を供給することができる。図１では、バッテリーパック１０が直列に連結されている複数のバッテリーセルを含み、バッテリーシステム１の二つの出力端ＯＵＴ１、ＯＵＴ２の間に連結されており、バッテリーシステム１の正極と出力端ＯＵＴ１との間にリレー３０が連結されている。図１に示された構成および構成間の連結関係は一例であり、発明がこれに限定されるのではない。
ＢＭＳ２０は、ゲート駆動回路２１を含んでリレー３０のオン／オフを制御するためのゲート電圧ＶＧ１、ＶＧ２を生成する。図１で、ＢＭＳ２０は、ゲート駆動回路２１を含むものと示されているが、これに限定されず、ゲート駆動回路２１はＢＭＳ２０と独立して構成されてもよい。
ゲート駆動回路２１は、図２を参照すれば、駆動トランジスターＴＲを含むことができる。駆動トランジスターＴＲのベース端は駆動信号ＣＳを受信し、コレクター端は第１、２、３、４ＭＯＳＦＥＴ Ｑ１、Ｑ２、Ｑ３、Ｑ４のゲート端と連結され得る。駆動トランジスターＴＲは、ＮＰＮタイプのトランジスターで、ハイレバルの駆動信号ＣＳによりオンされ、ローレベルの駆動信号ＣＳによりオフされる。ゲート駆動回路２１は、駆動トランジスターＴＲがオフされると、Ｐ－ｔｙｐｅのＭＯＳＦＥＴをオフさせることができる正の駆動電圧ＶＢを第１、２、３、４ＭＯＳＦＥＴ Ｑ１、Ｑ２、Ｑ３、Ｑ４に印加することができる。
リレー３０は、メインリレー３１、そしてメインリレー３１と並列に連結されるプリーチャージリレー（Ｐｒｅ－ｃｈａｒｇｅ Ｒｅｌａｙ）３３を含むことができる。リレー３０は、半導体スイッチング素子を含んで電子式リレーで構成され得る。半導体スイッチング素子は、金属酸化物電界効果トランジスター（ＭＯＳＦＥＴ、Ｍｅｔａｌ－Ｏｘｉｄｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が使用され得るが、これに限定されるのではない。
メインリレー３１は、ＭＯＳＦＥＴで具現されてＢＭＳ２０から受信した第１ゲート電圧ＶＧ１によりスイッチングされ得る。メインリレー３１は、バッテリーシステム１と外部装置（例：負荷、充電器）との間の電気的連結を制御する。メインリレー３１がオンレベルの第１ゲート電圧ＶＧ１によりオンされると、バッテリーシステム１と外部装置が電気的に連結されて充電または放電が行われる。例えば、外部装置が負荷である場合、バッテリーパック１０から負荷に電力が供給される放電動作が行われ、外部装置が充電器である場合、バッテリーパック１０が充電器により充電される充電動作が行われ得る。メインリレー３１がオフレベルの第１ゲート電圧ＶＧ１によりオフされると、バッテリーシステム１と外部装置が電気的に分離される。
プリーチャージリレー３３は、ＭＯＳＦＥＴで具現されてＢＭＳ２０から受信した第２ゲート電圧ＶＧ２によりスイッチングされ、プリーチャージ抵抗ＲＣと直列に連結され得る。プリーチャージリレー３３は、バッテリーパック１０と外部装置の連結時（例えば、充電または放電のための駆動初期）に発生するサージ電流を減少させてサージ電流によるメインリレー３１の破損を防止することができる。例えば、プリーチャージリレー３３は、メインリレー３１のターンオン前に先にターンオンされ、メインリレー３１がターンオンされて所定時間の経過後にターンオフされてサージ電流を減少させることができる。
図２を参照すれば、プリーチャージリレー３３は、直列／並列に連結される第１、２、３、４ＭＯＳＦＥＴ Ｑ１、Ｑ２、Ｑ３、Ｑ４、そして第１、２抵抗Ｒ１、Ｒ２を含むことができる。
第１ＭＯＳＦＥＴ Ｑ１および第２ＭＯＳＦＥＴ Ｑ２は、バッテリーパック１０の一側電極と出力端との間に直列に連結され、第３ＭＯＳＦＥＴ Ｑ３は、第１ＭＯＳＦＥＴ Ｑ１に並列に連結され、第４ＭＯＳＦＥＴ Ｑ４は、第２ＭＯＳＦＥＴ Ｑ２に並列に連結される。第１抵抗Ｒ１は、第１ＭＯＳＦＥＴ Ｑ１の一端と第３ＭＯＳＦＥＴ Ｑ３の一端および第１ＭＯＳＦＥＴ Ｑ１の他端と第３ＭＯＳＦＥＴ Ｑ３の他端に並列に連結される。第２抵抗Ｒ２は、第２ＭＯＳＦＥＴ Ｑ２の一端と第４ＭＯＳＦＥＴ Ｑ４の一端および第２ＭＯＳＦＥＴ Ｑ２の他端と第４ＭＯＳＦＥＴ Ｑ４の他端に並列に連結される。図２で、第１、２、３、４ＭＯＳＦＥＴ Ｑ１、Ｑ２、Ｑ３、Ｑ４をＰ－ｔｙｐｅのＭＯＳＦＥＴで示したが、これに限定されず、Ｎ－ｔｙｐｅのＭＯＳＦＥＴ、ＢＪＴ、ＩＧＢＴなどスイッチング動作を行う他のトランジスターで具現され得る。
図２に示されているように、第１、２、３、４ＭＯＳＦＥＴ Ｑ１、Ｑ２、Ｑ３、Ｑ４および第１、２抵抗Ｒ１、Ｒ２間の連結関係を説明するために接点Ｎ１、Ｎ２、Ｎ３、Ｎ４が示されている。第１ノードＮ１は、バッテリーパック１０の正の端子に連結され、第４ノードＮ４は、図１に示された出力端ＯＵＴ１に連結されている。
例えば、第１ＭＯＳＦＥＴ Ｑ１のソース端および第３ＭＯＳＦＥＴ Ｑ３のソース端は第１ノードＮ１に連結され、第１ＭＯＳＦＥＴ Ｑ１のドレイン端および第３ＭＯＳＦＥＴ Ｑ３のドレイン端は第２ノードＮ２に連結される。第１抵抗Ｒ１の一端は第１ノードＮ１に、他端は第２ノードＮ２に連結される。第２ＭＯＳＦＥＴ Ｑ２のソース端および第４ＭＯＳＦＥＴ Ｑ４のソース端は第３ノードＮ３に連結され、第２ＭＯＳＦＥＴ Ｑ２のドレイン端および第４ＭＯＳＦＥＴ Ｑ４のドレイン端は第４ノードＮ４に連結される。第２抵抗Ｒ２の一端は第３ノードＮ３に、他端は第４ノードＮ４に連結される。第１、２、３、４ＭＯＳＦＥＴ Ｑ１、Ｑ２、Ｑ３、Ｑ４のゲート端は全て駆動トランジスターＴＲのコレクター端に連結されて、第２ゲート電圧ＶＧ２に同期してオン／オフされ得る。
第１、２、３、４ＭＯＳＦＥＴ Ｑ１、Ｑ２、Ｑ３、Ｑ４は、オンレベルの第２ゲート電圧ＶＧ２に同期してオンされ得る。例えば、駆動トランジスターＴＲのベース端がハイレバルの駆動信号ＣＳを受信してオンされると、駆動トランジスターＴＲのコレクター端はグラウンドＧＮＤに連結される。駆動トランジスターＴＲのコレクター端に連結された第１、２、３、４ＭＯＳＦＥＴ Ｑ１、Ｑ２、Ｑ３、Ｑ４のゲート端にグラウンドＧＮＤレベルの電圧が印加されて全てオンされる。ここで、ゲート駆動回路２１は、第１、２、３、４ＭＯＳＦＥＴ Ｑ１、Ｑ２、Ｑ３、Ｑ４をグラウンドＧＮＤ側と連結して駆動するローサイド駆動（ＬＳＤ、Ｌｏｗ Ｓｉｄｅ Ｄｒｉｖｅｒ）形態で具現され得る。
第１、２、３、４ＭＯＳＦＥＴ Ｑ１、Ｑ２、Ｑ３、Ｑ４は、オフレベルの第２ゲート電圧ＶＧ２に同期してオフされ得る。例えば、駆動トランジスターＴＲのベース端がローレベルの駆動信号ＣＳを受信するとオフされ、第１、２、３、４ＭＯＳＦＥＴ Ｑ１、Ｑ２、Ｑ３、Ｑ４のゲート端は正の駆動電圧ＶＢが印加されて全てオフされる。
理想的には、第１、２、３、４ＭＯＳＦＥＴ Ｑ１、Ｑ２、Ｑ３、Ｑ４は、オンレベルの第２ゲート電圧に同期してターンオンされ得る。しかし、第１、２、３、４ＭＯＳＦＥＴ Ｑ１、Ｑ２、Ｑ３、Ｑ４間の実際のターンオン時点間に時間差が発生し得る。この場合、後でターンオンされるＭＯＳＦＥＴには過度な電圧が印加され得る。
例えば、プリーチャージリレー３３は、第１抵抗Ｒ１、第２抵抗Ｒ２なしに直列／並列に連結される第１、２、３、４ＭＯＳＦＥＴ Ｑ１、Ｑ２、Ｑ３、Ｑ４を含むことができる。この時、第３ＭＯＳＦＥＴ Ｑ３が残りの第１、２、４ＭＯＳＦＥＴ Ｑ１、Ｑ２、Ｑ４よりも後でターンオンされる時、第３ＭＯＳＦＥＴ Ｑ３と残りの第１、２、４ＭＯＳＦＥＴ Ｑ１、Ｑ２、Ｑ４間のターンオン時点差に該当する期間の間に第３ＭＯＳＦＥＴ Ｑ３の両端には過度な電圧が印加されてショックが発生することがある。そうすると、第３ＭＯＳＦＥＴ Ｑ３が破損されることがある。
上記のような現象を防止するために、第１抵抗Ｒ１が第１ＭＯＳＦＥＴ Ｑ１および第３ＭＯＳＦＥＴ Ｑ３に対して並列に連結され、第２抵抗が第２ＭＯＳＦＥＴ Ｑ２および第４ＭＯＳＦＥＴ Ｑ４に対して並列に連結され得る。つまり、第１抵抗Ｒ１は、駆動初期に第１ＭＯＳＦＥＴ Ｑ１および第３ＭＯＳＦＥＴ Ｑ３の限界仕様を超える過度ショックが発生しても、これを分散して第１ＭＯＳＦＥＴ Ｑ１および第３ＭＯＳＦＥＴ Ｑ３の破損を防止することができる。第２抵抗Ｒ２は、駆動初期に第２ＭＯＳＦＥＴ Ｑ２および第４ＭＯＳＦＥＴ Ｑ４の限界仕様を超える過度ショックが発生しても、これを分散して第２ＭＯＳＦＥＴ Ｑ２および第４ＭＯＳＦＥＴ Ｑ４の破損を防止することができる。
一実施形態で、第１抵抗Ｒ１および第２抵抗Ｒ２がバッテリーパック１０と外部装置との間に直列に連結されており、漏洩電流が発生する可能性がある。これを防止するために、第１抵抗Ｒ１および第２抵抗Ｒ２は抵抗値が非常に大きい抵抗で構成される。例えば、第１抵抗Ｒ１および第２抵抗Ｒ２の抵抗値は、少なくとも数メガオーム（ｍｇｅａ－ｏｈｍ、Ｍ）以上であり得る。そうすると、プリーチャージリレー３３およびメインリレー３１のスイッチング状態に関係なく、バッテリーパック１０と外部装置との間に漏洩電流が実質的に発生しない。
以上で本発明の実施形態について詳細に説明したが、本発明の権利範囲がこれに限定されるのではなく、本発明の属する分野における通常の知識を有する者が多様に変形および改良した形態も本発明の権利範囲に属する。
１：バッテリーシステム
１０：バッテリーパック
２０：ＢＭＳ
３０：リレー
１０：バッテリーパック
２０：ＢＭＳ
３０：リレー
Claims (10)
- バッテリーパックの一側電極と出力端との間に直列に連結される第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴと、
前記第１ＭＯＳＦＥＴに並列に連結されている第３ＭＯＳＦＥＴと、
前記第２ＭＯＳＦＥＴに並列に連結されている第４ＭＯＳＦＥＴを含むプリーチャージ回路。 - 前記第１ＭＯＳＦＥＴの一端と前記第３ＭＯＳＦＥＴの一端、前記第１ＭＯＳＦＥＴの他端と前記第３ＭＯＳＦＥＴの他端に並列に連結されている第１抵抗と、
前記第２ＭＯＳＦＥＴの一端と前記第４ＭＯＳＦＥＴの一端、前記第２ＭＯＳＦＥＴの他端と前記第４ＭＯＳＦＥＴの他端に並列に連結されている第２抵抗をさらに含む、請求項１に記載のプリーチャージ回路。 - 前記第１ＭＯＳＦＥＴ、前記第２ＭＯＳＦＥＴ、前記第３ＭＯＳＦＥＴおよび前記第４ＭＯＳＦＥＴは、ＰタイプのＭＯＳＦＥＴで構成される、請求項１に記載のプリーチャージ回路。
- 前記第１ＭＯＳＦＥＴのドレイン端と第２ＭＯＳＦＥＴのソース端は直列に連結され、前記第３ＭＯＳＦＥＴのドレイン端は前記第１ＭＯＳＦＥＴのドレイン端と並列に連結され、前記第４ＭＯＳＦＥＴのソース端は前記第２ＭＯＳＦＥＴのソース端と並列に連結される、請求項３に記載のプリーチャージ回路。
- 複数のバッテリーセルを含むバッテリーパックと、
前記バッテリーパックの一側電極と出力端との間に直列に連結される第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴと、前記第１ＭＯＳＦＥＴに並列に連結されている第３ＭＯＳＦＥＴと、前記第２ＭＯＳＦＥＴに並列に連結されている第４ＭＯＳＦＥＴとを有するプリーチャージリレーと、
前記プリーチャージリレーのオン／オフを制御するためのゲート電圧を生成するＢＭＳと、を含むバッテリーシステム。 - 前記プリーチャージリレーは、
前記第１ＭＯＳＦＥＴの一端と前記第３ＭＯＳＦＥＴの一端、前記第１ＭＯＳＦＥＴの他端と前記第３ＭＯＳＦＥＴの他端に並列に連結されている第１抵抗と、前記第２ＭＯＳＦＥＴの一端と前記第４ＭＯＳＦＥＴの一端、前記第２ＭＯＳＦＥＴの他端と前記第４ＭＯＳＦＥＴの他端に並列に連結されている第２抵抗とをさらに含む、請求項５に記載のバッテリーシステム。 - 前記第１ＭＯＳＦＥＴ、前記第２ＭＯＳＦＥＴ、前記第３ＭＯＳＦＥＴおよび前記第４ＭＯＳＦＥＴは、ＰタイプのＭＯＳＦＥＴで構成される、請求項５に記載のバッテリーシステム。
- 前記第１ＭＯＳＦＥＴのドレイン端と第２ＭＯＳＦＥＴのソース端は直列に連結され、前記第３ＭＯＳＦＥＴのドレイン端は前記第１ＭＯＳＦＥＴのドレイン端と並列に連結され、前記第４ＭＯＳＦＥＴのソース端は前記第２ＭＯＳＦＥＴのソース端と並列に連結される、請求項７に記載のバッテリーシステム。
- 前記ＢＭＳは、
ハイレバルの駆動信号を受信してグラウンドレベルの前記ゲート電圧を生成して前記第１ＭＯＳＦＥＴ、前記第２ＭＯＳＦＥＴ、前記第３ＭＯＳＦＥＴおよび前記第４ＭＯＳＦＥＴに印加する、請求項８に記載のバッテリーシステム。 - 前記バッテリーパックと外部装置との間の電気的連結を制御するメインリレーをさらに含み、
前記プリーチャージリレーは、前記メインリレーのターンオン前に先にターンオンされ、前記メインリレーがターンオンされて所定時間の経過後にターンオフされる、請求項５に記載のバッテリーシステム。
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