JP2013219341A - 半導体装置およびその作製方法 - Google Patents

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Abstract

【課題】ソースおよびドレインに係る寄生抵抗を低減し、かつ寄生容量の小さい半導体装置を提供する。
【解決手段】一対の半導体層と、一対の半導体層のそれぞれと接して設けられた半導体膜と、半導体膜と重なり、かつ一対の半導体層と少なくとも一部を重ねて設けられたゲート電極と、半導体膜およびゲート電極に挟まれたゲート絶縁膜と、を有し、一対の半導体層のゲート電極および半導体膜と重なる領域は、該領域外よりも高抵抗である半導体装置である。
【選択図】図１

Description

半導体装置およびその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般をいい、電気光学装置、半導体回路および電子機器などは全て半導体装置である。
また、本発明は、物、方法、製造方法、プロセス、マシーン、マニュファクチャー、または、組成物（コンポジション オブ マター）に関する。特に、本発明は、例えば、半導体層、記憶装置、表示装置、液晶表示装置、発光装置、それらの駆動方法、またはそれらを生産する方法に関する。または、本発明は、例えば、当該半導体装置、当該表示装置、または当該発光装置を有する電子機器に関する。
絶縁表面を有する基板上に形成された半導体膜を用いて、トランジスタを構成する技術が注目されている。該トランジスタは集積回路や表示装置のような半導体装置に広く応用されている。トランジスタに適用可能な半導体膜としてシリコン膜などが知られている。
トランジスタの半導体膜に用いられるシリコン膜は、用途によって非晶質と多結晶とが使い分けられている。例えば、大型の表示装置を構成するトランジスタに適用する場合、大面積の成膜技術が確立されている非晶質シリコン膜を用いると好適である。一方、駆動回路を一体形成した高機能の表示装置を構成するトランジスタに適用する場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコン膜を用いると好適である。多結晶シリコン膜は、非晶質シリコン膜に対し高温での熱処理、またはレーザービーム処理を行うことで形成されることが知られている。
また、シリコンウェハ上に酸化膜を介して単結晶シリコン膜が設けられた、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いた、高性能の集積回路が知られる。
さらに、近年では酸化物系半導体膜が注目されている。例えば、キャリア密度が１０１８／ｃｍ３未満であるインジウム、ガリウムおよび亜鉛を含む非晶質酸化物半導体膜を用いたトランジスタが開示されている（特許文献１参照。）。
酸化物半導体膜は、スパッタリング法を用いて成膜できるため、大型の表示装置を構成するトランジスタに適用することができる。また、酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有するため、駆動回路を一体形成した高機能の表示装置や高性能の集積回路を実現できる。また、非晶質シリコン膜を用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられるメリットもある。
大型化、高集積化に伴い、トランジスタの各配線間における寄生容量の影響が大きくなってくる。例えば、ゲート電極を用い、自己整合的にソース領域およびドレイン領域を形成することで、ゲート電極−ソース領域およびドレイン領域間の寄生容量を低減することができる。
酸化物半導体膜を用いたトランジスタにおいて、自己整合的にソース領域およびドレイン領域を設ける技術が開示されている（特許文献２参照。）特許文献２では、酸化物半導体膜のチャネル領域上にゲート絶縁膜およびゲート電極をこの順に同一形状で形成し、酸化物半導体膜、ゲート絶縁膜およびゲート電極の上に金属膜を形成し、この金属膜に対して熱処理を行うことにより、金属膜を酸化させて高抵抗膜を形成するとともに、ソース領域およびドレイン領域の上面から深さ方向における少なくとも一部に低抵抗領域を形成するものである。
特開２００６−１６５５２８号公報 特開２０１１−２２８６２２号公報
しかしながら、半導体膜自体を低抵抗化し、ソース領域およびドレイン領域を形成する場合、半導体膜の種類によっては寄生抵抗を十分小さくできないことがあった。そこで、半導体膜の種類によらず、ソースおよびドレインに係る寄生抵抗を低減し、かつ寄生容量の小さい半導体装置を提供することを課題の一とする。または、ソースおよびドレインに係る寄生抵抗を低減することを課題の一とする。または、寄生容量の小さい半導体装置を提供することを課題の一とする。
また、輝度の低下を抑制することを課題とする。または、消費電力を低減することを課題とする。または、寿命の低減を抑制することを課題とする。または、熱の上昇を抑制することを課題とする。または、製造歩留まりを向上することを課題とする。または、コストを低減することを課題とする。または、画質を向上することを課題とする。または、新規な半導体装置を提供することを課題の一とする。または、優れた半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様に係る半導体装置は、一対の半導体層と、一対の半導体層のそれぞれと接する半導体膜と、半導体膜と重なり、かつ一対の半導体層と少なくとも一部が重なるゲート電極と、半導体膜およびゲート電極に挟まれたゲート絶縁膜と、を有し、一対の半導体層のゲート電極および半導体膜と重なる領域は、該領域外よりも高抵抗である。
または、本発明の一態様に係る半導体装置は、半導体膜と、半導体膜上のゲート絶縁膜と、ゲート絶縁膜上にあり、半導体膜と重なるゲート電極と、半導体膜とそれぞれ接し、少なくとも一部がゲート電極と重なる一対の半導体層と、を有し、一対の半導体層のゲート電極および半導体膜と重なる領域は、該領域外よりも高抵抗である。
または、本発明の一態様に係る半導体装置は、一対の半導体層の一方と電気的に接続する第１の電極と、第１の電極上の表示素子と、を有する。
または、本発明の一態様に係る半導体装置は、一対の半導体層の一方と同一工程を経て形成された第２の電極を有し、第２の電極は、少なくとも一部が絶縁膜を挟んで第１の電極と重なる。
一対の半導体層は、半導体膜とは異なる組成の半導体を含む。例えば、一対の半導体層は、シリコン、ゲルマニウム、酸化亜鉛、酸化インジウムまたは酸化スズを含む。
一対の半導体層のゲート電極および半導体膜と重なる領域を、該領域外よりも高抵抗とする（一対の半導体層のゲート電極および半導体膜と重なる領域外を、該領域よりも低抵抗とする）ためには、例えば、一対の半導体層の該領域外が、該領域よりも一対の半導体層中でキャリアを生成する不純物を高い濃度で含めばよい。
具体的には、一対の半導体層が、シリコンまたはゲルマニウムのような第１４族元素を有する層であるとき、一対の半導体層中でキャリアを生成する不純物として、３価元素（ホウ素、アルミニウム、ガリウム、インジウムなど）または５価元素（リン、ヒ素、アンチモンなど）を用いればよい。ただし、半導体膜がｎ型の場合、不純物として５価元素を用い、ｐ型の場合、不純物として３価元素を用いると好ましい。
また、一対の半導体層が、酸化亜鉛である場合、不純物として３価元素（アルミニウム、ガリウム、インジウムなど）を用いればよい。また、一対の半導体層が、酸化インジウムである場合、不純物として４価元素（スズ、チタン、ジルコニウム、ハフニウム、セリウムなど）を用いればよい。また、一対の半導体層が、酸化スズの場合、不純物としてフッ素、アンチモンなどを用いればよい。
上述したように、一対の半導体層は、不純物の添加された領域を低抵抗領域とすることができる。例えば、ゲート電極をマスクとして、一対の半導体層に対し不純物を添加すると、一対の半導体層のゲート電極と重ならない領域を低抵抗領域にすることができる。また、ゲート電極と重なる領域を相対的に高抵抗領域とすることができる。このような方法を採れば、チャネル領域の近傍まで低抵抗領域を設けることができるため、ソースおよびドレインに係る寄生抵抗を小さくすることができる。また、ゲート電極と低抵抗領域が重ならないため、寄生容量の小さい半導体装置とすることができる。
このようにして低抵抗領域を形成することにより、低抵抗化、および抵抗率の制御が容易である。従って、当該低抵抗領域は、トランジスタのソース電極、ドレイン電極またはＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能させることができる。
また、本発明の一態様によれば、半導体装置の設計の自由度を高めることができる。例えば、トランジスタのチャネル領域を有する半導体膜の選択肢を増加させることができる。即ち、当該半導体膜の低抵抗化が困難な場合であっても、一対の半導体層に設けられた低抵抗領域をソース電極およびドレイン電極として機能させることができるため、自己整合的にソース電極およびドレイン電極が形成されたトランジスタを作製することができる。このように、ソース電極およびドレイン電極として機能する領域が自己整合的に形成されることにより、寄生容量が生成されないことに加え、オフセット領域またはＬＤＤ領域も所望の領域に適宜設けることができる。
自己整合的に低抵抗領域の設けられた一対の半導体層を用いることで、ソースおよびドレインに係る寄生抵抗を低減し、かつ寄生容量の小さいトランジスタを提供することができる。また、当該トランジスタを有する半導体装置を提供することができる。または、ソースおよびドレインに係る寄生抵抗を低減することができる。または、寄生容量の小さい半導体装置を提供することができる。
また、輝度の低下を抑制することができる。または、消費電力を低減することができる。または、寿命の低減を抑制することができる。または、温度上昇を抑制することができる。または、製造歩留まりを向上することができる。または、コストを低減することができる。または、画質を向上することができる。または、新規な半導体装置を提供することができる。または、優れた半導体装置を提供することができる。
本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 図１に示すトランジスタの作製方法の一例を示す断面図。 図１に示すトランジスタの作製方法の一例を示す断面図。 図２に示すトランジスタの作製方法の一例を示す断面図。 図２に示すトランジスタの作製方法の一例を示す断面図。 図３に示すトランジスタの作製方法の一例を示す断面図。 図３に示すトランジスタの作製方法の一例を示す断面図。 図４に示すトランジスタの作製方法の一例を示す断面図。 図４に示すトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係るＥＬ素子を用いた表示装置の画素の一部の回路図および断面図、ならびに発光層の断面図。 本発明の一態様に係るＥＬ素子を用いた表示装置の画素の一部の断面図。 本発明の一態様に係る、液晶素子を用いた表示装置の画素の回路図および断面図。 本発明の一態様に係る、液晶素子を用いた表示装置の画素の断面図。 本発明の一態様に係る、半導体装置の回路図、断面図および電気特性を示す図。 本発明の一態様に係る半導体装置の回路図、電気特性を示す図および断面図。 本発明の一態様に係るＣＰＵの構成を示すブロック図。 本発明の一態様に係る電子機器を説明する図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、または／および、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、または置き換えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、または明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、または／および、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
なお、図において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、図は、理想的な例を模式的に示したものであり、図に示す形状または値などに限定されない。例えば、製造技術による形状のばらつき、誤差による形状のばらつき、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
本明細書においては、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
なお、二つ以上の層が一つの層から加工され、形成されているとき、これらの層は同一の層に存在すると定義する。例えば、一つの層が形成され、その後エッチングなどによりＡ層とＢ層に加工された場合、これらは同一の層に存在するとする。
なお、専門用語は、特定の実施の形態、または実施例などを述べる目的で用いられる場合が多い。ただし、本発明の一態様は、専門用語によって、限定して解釈されるものではない。
なお、定義されていない文言（専門用語または学術用語などの科学技術文言を含む）は、通常の当業者が理解する一般的な意味と同等の意味として用いることが可能である。辞書等により定義されている文言は、関連技術の背景と矛盾がないような意味に解釈されることが好ましい。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
なお、明細書の中の図面や文章において規定されていない内容について、その内容を除くことを規定した発明を構成することが出来る。または、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲の中の一点を除くことで、その範囲を一部除いて発明を規定することができる。これらにより、例えば、従来技術が本発明の技術的範囲内に入らないことを規定することができる。
具体例としては、ある回路において、第１乃至第５のトランジスタを用いている回路図が記載されているとする。その場合、その回路が、第６のトランジスタを有していないことを発明として規定することが可能である。または、その回路が、容量素子を有していないことを規定することが可能である。さらに、その回路が、ある特定の接続構造を有している第６のトランジスタを有していない、と規定して発明を構成することができる。または、その回路が、ある特定の接続構造を有している容量素子を有していない、と規定して発明を構成することができる。例えば、ゲートが第３のトランジスタのゲートと接続されている第６のトランジスタを有していない、と発明を規定することが可能である。または、例えば、第１の電極が第３のトランジスタのゲートと接続されている容量素子を有していない、と発明を規定することが可能である。
別の具体例としては、ある値について、例えば、「ある電圧が、３Ｖ以上１０Ｖ以下であることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明を規定することが可能である。なお、例えば、その電圧が、５Ｖ以上８Ｖ以下であると発明を規定することも可能である。なお、例えば、その電圧が、概略９Ｖであると発明を規定することも可能である。なお、例えば、その電圧が、３Ｖ以上１０Ｖ以下であるが、９Ｖである場合を除くと発明を規定することも可能である。
別の具体例としては、ある値について、例えば、「ある電圧が、１０Ｖであることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明を規定することが可能である。
別の具体例としては、ある物質の性質について、例えば、「ある膜は、絶縁膜である」と記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く、と発明を規定することが可能である。または、例えば、その絶縁膜が、無機絶縁膜である場合を除く、と発明を規定することが可能である。
別の具体例としては、ある積層構造について、例えば、「ＡとＢとの間に、ある膜が設けられている」と記載されているとする。その場合、例えば、その膜が、４層以上の積層膜である場合を除く、と発明を規定することが可能である。または、例えば、Ａとその膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能である。
なお、本明細書等において記載されている発明は、さまざまな人が実施することが出来る。しかしながら、その実施は、複数の人にまたがって実施される場合がある。例えば、送受信システムの場合において、Ａ社が送信機を製造および販売し、Ｂ社が受信機を製造および販売する場合がある。別の例としては、ＴＦＴおよび発光素子を有する発光装置の場合において、ＴＦＴが形成された半導体装置は、Ａ社が製造および販売する。そして、Ｂ社がその半導体装置を購入して、その半導体装置に発光素子を成膜して、発光装置として完成させる、という場合がある。
このような場合、Ａ社またはＢ社のいずれに対しても、特許侵害を主張できるような発明の一態様を、構成することが出来る。従って、Ａ社またはＢ社に対して、特許侵害を主張できるような発明の一態様は、明確であり、本明細書等に記載されていると判断する事が出来る。例えば、送受信システムの場合において、送信機のみで発明の一態様を構成することができ、受信機のみで発明の一態様を構成することができ、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断することが出来る。別の例としては、ＴＦＴおよび発光素子を有する発光装置の場合において、ＴＦＴが形成された半導体装置のみで発明の一態様を構成することができ、ＴＦＴおよび発光素子を有する発光装置のみで発明の一態様を構成することができ、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断することが出来る。
（実施の形態１）
本実施の形態では、本発明の一態様に係るトランジスタについて説明する。
図１（Ａ）は本発明の一態様に係るトランジスタの上面図である。図１（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図を図１（Ｂ）に示す。また、図１（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図を図１（Ｃ）に示す。なお、理解を容易にするため、図１（Ａ）においては、ゲート絶縁膜１１２などを省略して示す。
図１（Ｂ）は、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設けられた領域１１６ａおよび領域１１６ｂを有する一対の半導体層１１６と、下地絶縁膜１０２および一対の半導体層１１６上に設けられた半導体膜１０６と、半導体膜１０６上に設けられたゲート絶縁膜１１２と、ゲート絶縁膜１１２上にあり、半導体膜１０６と重ねて設けられたゲート電極１０４と、を有するトランジスタの断面図である。
なお、一対の半導体層１１６において、領域１１６ａは、ゲート電極１０４と重なる領域である。また、領域１１６ｂは、ゲート電極１０４と重ならない領域である。
一対の半導体層１１６は、シリコン、ゲルマニウム、酸化亜鉛、酸化インジウムまたは酸化スズを含む。
一対の半導体層１１６において、領域１１６ｂは、低抵抗領域である。また、領域１１６ａは、高抵抗領域である。つまり、領域１１６ｂは、領域１１６ａよりも低抵抗な領域である。なお、本明細書において、低抵抗領域という場合、抵抗率が１μΩｃｍ以上１００Ωｃｍ以下、または１００μΩｃｍ以上１Ωｃｍ以下の領域である。また、本明細書において、高抵抗領域という場合、抵抗率が１００Ωｃｍより高い、または１ｋΩｃｍより高い領域である。
または、一対の半導体層１１６において、領域１１６ｂは、一対の半導体層１１６中でキャリアを生成する不純物を含む領域である。また、領域１１６ａは、一対の半導体層１１６中でキャリアを生成する不純物を含まない領域である。なお、本明細書において、キャリアを生成する不純物を含む領域という場合、その領域のキャリアを生成する不純物濃度が１×１０１４ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、または１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下である。また、本明細書において、キャリアを生成する不純物を含まない領域という場合、その領域のキャリアを生成する不純物濃度が１×１０１４ａｔｏｍｓ／ｃｍ３未満または１×１０１６ａｔｏｍｓ／ｃｍ３未満である。
なお、一対の半導体層１１６が、シリコンまたはゲルマニウムのような第１４族元素を有する半導体膜であるとき、領域１１６ｂは、３価元素（ホウ素、アルミニウム、ガリウム、インジウムなど）または５価元素（リン、ヒ素、アンチモンなど）を含む。
また、一対の半導体層１１６が、酸化亜鉛である場合、領域１１６ｂは、３価元素（アルミニウム、ガリウム、インジウムなど）を含む。また、一対の半導体層１１６が、酸化インジウムである場合、領域１１６ｂは、４価元素（スズ、チタン、ジルコニウム、ハフニウム、セリウムなど）を含む。また、一対の半導体層１１６が、酸化スズの場合、領域１１６ｂは、フッ素、アンチモンなどを含む。
このように、ゲート電極１０４と、領域１１６ｂが重ならないことにより、図１に示すトランジスタは、寄生容量の小さいトランジスタとなる。
また、一対の半導体層１１６の領域１１６ｂは、トランジスタのソース電極およびドレイン電極として機能する。ソース電極およびドレイン電極として機能する領域１１６ｂが、チャネル領域（半導体膜１０６において、ゲート電極１０４と重なる領域）の近傍にまで設けられることにより、図１に示すトランジスタは、寄生抵抗を小さく、かつ寄生容量を小さくすることができる。
半導体膜１０６として、例えば、有機半導体膜または酸化物半導体膜を用いればよい。
具体的には、酸化物半導体膜として、Ｉｎ−Ｍ−Ｚｎ酸化物膜を用いればよい。ここで、金属元素Ｍは酸素との結合エネルギーがＩｎ、Ｚｎよりも高い元素である。または、Ｉｎ−Ｍ−Ｚｎ酸化物膜から酸素が脱離することを抑制する機能を有する元素である。金属元素Ｍの作用によって、酸化物半導体膜中の酸素欠損の生成が抑制される。なお、酸化物半導体膜の酸素欠損はキャリアを生成することがある。そのため、金属元素Ｍの作用によって、酸化物半導体膜中のキャリア密度が増大することによるオフ電流の増大を抑制できる。また、酸素欠損に起因するトランジスタの電気特性の変動を低減することができ、信頼性の高いトランジスタを得ることができる。
金属元素Ｍは、具体的にはＡｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇａ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｓｎ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、ＴａまたはＷとすればよく、好ましくはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、ＣｅまたはＨｆとする。金属元素Ｍは、前述の元素から一種または二種以上選択すればよい。また、金属元素Ｍの代わりにＳｉまたはＧｅを用いても構わない。
また、酸化物半導体膜は、水素濃度を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下とする。これは、酸化物半導体膜に含まれる水素が、意図しないキャリアを生成することがあるためである。生成されたキャリアは、トランジスタのオフ電流を増大させ、かつトランジスタの電気特性を変動させる要因となる。従って、酸化物半導体膜の水素濃度を上述の範囲とすることで、トランジスタのオフ電流の増大を抑制し、かつトランジスタの電気特性の変動を抑制することができる。
酸化物半導体膜は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
酸化物半導体膜は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。または、微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の結晶部を有する結晶−非晶質混相構造の酸化物半導体を有している。
酸化物半導体膜は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。
なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。
ＣＡＡＣ−ＯＳ膜は、完全な非晶質ではない。ＣＡＡＣ−ＯＳ膜は、例えば、結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜を有している。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界、結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
酸化物半導体膜は、シリコン膜と比べて１〜２ｅＶ程度バンドギャップが大きい。そのため、酸化物半導体膜を用いたトランジスタは、衝突イオン化が起こりにくく、アバランシェブレークダウンが起こりにくい。即ち、当該トランジスタは、ホットキャリア劣化が起こりにくいといえる。
また、以上のように半導体膜１０６として酸化物半導体膜を用いた場合、酸化物半導体膜はキャリアの生成が少ないため、半導体膜１０６の厚さが厚い場合（例えば、１５ｎｍ以上１００ｎｍ未満）でも、ゲート電極１０４の電界によってチャネル領域を完全空乏化させることができる。従って、酸化物半導体膜を用いたトランジスタは、パンチスルー現象によるオフ電流の増大およびしきい値電圧の変動が起こらない。例えば、チャネル長が３μｍのとき、チャネル幅１μｍあたりのオフ電流を、室温において１０−２１Ａ未満、または１０−２４Ａ未満とすることができる。
キャリア生成源の一つである、酸化物半導体膜中の酸素欠損は、電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）によって評価できる。即ち、酸素欠損の少ない酸化物半導体膜は、ＥＳＲによって、酸素欠損に起因する信号を有さない酸化物半導体膜と言い換えることができる。具体的には、酸素欠損に起因するスピン密度が、５×１０１６ｓｐｉｎｓ／ｃｍ３未満の酸化物半導体膜である。なお、酸化物半導体膜が酸素欠損を有すると、ＥＳＲにてｇ値が１．９３近傍に対称性を有する信号が現れる。
ここで、基板１００に大きな制限はないが、少なくとも、後の熱処理に耐え得る程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
また、基板１００として、第５世代（１０００ｍｍ×１２００ｍｍまたは１３００ｍｍ×１５００ｍｍ）、第６世代（１５００ｍｍ×１８００ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２５００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２８８０ｍｍ×３１３０ｍｍ）などの大型ガラス基板を用いる場合、半導体装置の作製工程における加熱処理などで生じる基板１００の縮みによって、微細な加工が困難になる場合ある。そのため、前述したような大型ガラス基板を基板１００として用いる場合、加熱処理による縮みの小さいものを用いることが好ましい。例えば、基板１００として、４００℃、好ましくは４５０℃、さらに好ましくは５００℃の温度で１時間加熱処理を行った後の縮み量が１０ｐｐｍ以下、好ましくは５ｐｐｍ以下、さらに好ましくは３ｐｐｍ以下である大型ガラス基板を用いればよい。
また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
下地絶縁膜１０２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
酸化窒化シリコンは、その組成において、窒素よりも酸素の含有量が多いものを示し、また、窒化酸化シリコンは、その組成において、酸素よりも窒素の含有量が多いものを示す。
下地絶縁膜１０２は、過剰酸素を含む絶縁膜であると好ましい。
下地絶縁膜１０２が過剰酸素を含む絶縁膜である場合、酸化物半導体膜の酸素欠損を低減することができる。
過剰酸素を含む絶縁膜とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて放出される酸素が酸素原子に換算して１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上である絶縁膜をいう。
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
ＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そしてこの積分値と標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式（１）で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
Figure 2013219341
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式（１）の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて測定した。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
または、過剰酸素を含む絶縁膜は、過酸化ラジカルを含む絶縁膜であってもよい。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上の絶縁膜である。なお、過酸化ラジカルを含む絶縁膜は、ＥＳＲにて、ｇ値が２．０１近傍に非対称の信号を有する絶縁膜である。
または、過剰酸素を含む絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））は、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ＲＢＳにより測定した値である。
ゲート絶縁膜１１２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
ゲート絶縁膜１１２は、過剰酸素を含む絶縁膜であると好ましい。
ゲート絶縁膜１１２が過剰酸素を含む絶縁膜である場合、酸化物半導体膜の酸素欠損を低減することができる。
ゲート電極１０４は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または合金である導電膜を、単層で、または積層で用いればよい。
次に、図１とは異なる構造のトランジスタについて、図２を用いて説明する。
図２に示すトランジスタは、一対の半導体層が下地絶縁膜に埋め込まれている点で、図１に示したトランジスタと異なる。
図２（Ａ）は本発明の一態様に係るトランジスタの上面図である。図２（Ａ）に示す一点鎖線Ｂ１−Ｂ２に対応する断面図を図２（Ｂ）に示す。また、図２（Ａ）に示す一点鎖線Ｂ３−Ｂ４に対応する断面図を図２（Ｃ）に示す。なお、理解を容易にするため、図２（Ａ）においては、ゲート絶縁膜２１２などを省略して示す。
図２（Ｂ）は、基板２００上に設けられた凹部を有する下地絶縁膜２０２と、領域２１６ａおよび領域２１６ｂを有し、下地絶縁膜２０２の凹部を埋めるように設けられた一対の半導体層２１６と、下地絶縁膜２０２および一対の半導体層２１６上に設けられた半導体膜２０６と、半導体膜２０６上に設けられたゲート絶縁膜２１２と、ゲート絶縁膜２１２上にあり、半導体膜２０６と重ねて設けられたゲート電極２０４と、を有するトランジスタの断面図である。
図２（Ｂ）に示す断面図では、半導体膜２０６およびゲート電極２０４上に保護絶縁膜２１８が設けられる。なお、保護絶縁膜２１８は、一対の半導体層２１６に達する開口部を有し、当該開口部を介して、保護絶縁膜２１８上に設けられた配線２２４ａおよび配線２２４ｂは一対の半導体層２１６と接する。
なお、図２（Ｂ）では、ゲート絶縁膜２１２がゲート電極２０４と重なる領域のみに設けられているが、これに限定されない。例えば、ゲート絶縁膜２１２が半導体膜２０６を覆うように設けられていてもよい。
なお、一対の半導体層２１６において、領域２１６ａは、ゲート電極２０４と重なる領域である。また、領域２１６ｂは、ゲート電極２０４と重ならない領域である。
一対の半導体層２１６は、シリコン、ゲルマニウム、酸化亜鉛、酸化インジウムまたは酸化スズを含む。
一対の半導体層２１６において、領域２１６ｂは、低抵抗領域である。また、領域２１６ａは、高抵抗領域である。
または、一対の半導体層２１６において、領域２１６ｂは、一対の半導体層２１６中でキャリアを生成する不純物を含む領域である。また、領域２１６ａは、一対の半導体層２１６中でキャリアを生成する不純物を含まない領域である。
なお、一対の半導体層２１６が、シリコンまたはゲルマニウムのような第１４族元素を有する半導体層であるとき、領域２１６ｂは、３価元素（ホウ素、アルミニウム、ガリウム、インジウムなど）または５価元素（リン、ヒ素、アンチモンなど）を含む。
また、一対の半導体層２１６が、酸化亜鉛である場合、領域２１６ｂは、３価元素（アルミニウム、ガリウム、インジウムなど）を含む。また、一対の半導体層２１６が、酸化インジウムである場合、領域２１６ｂは、４価元素（スズ、チタン、ジルコニウム、ハフニウム、セリウムなど）を含む。また、一対の半導体層２１６が、酸化スズの場合、領域２１６ｂは、フッ素、アンチモンなどを含む。
このように、ゲート電極２０４と、領域２１６ｂが重ならないことにより、図２に示すトランジスタは、寄生容量の小さいトランジスタとなる。
また、一対の半導体層２１６の領域２１６ｂは、トランジスタのソース電極およびドレイン電極として機能する。ソース電極およびドレイン電極として機能する領域２１６ｂが、チャネル領域（半導体膜２０６において、ゲート電極２０４と重なる領域）の近傍にまで設けられることにより、図２に示すトランジスタは、寄生抵抗を小さく、かつ寄生容量を小さくすることができる。
半導体膜２０６は、半導体膜１０６として示した半導体膜から選択して用いればよい。
図２に示すトランジスタは、一対の半導体層２１６が下地絶縁膜２０２に設けられた凹部を埋めるように設けられ、かつ上面の高さが揃っている。そのため、半導体膜２０６を下地絶縁膜２０２および一対の半導体層２１６からなる平坦な面に設けることができる。微細化されたトランジスタにおいて、僅かな段差が形状不良の原因となることがあるため、図２に示すトランジスタの構造は、微細化に好適といえる。
下地絶縁膜２０２は、下地絶縁膜１０２として示した絶縁膜から選択して用いればよい。
下地絶縁膜２０２は、過剰酸素を含む絶縁膜であると好ましい。
下地絶縁膜２０２が過剰酸素を含む絶縁膜である場合、酸化物半導体膜の酸素欠損を低減することができる。
ゲート絶縁膜２１２は、ゲート絶縁膜１１２として示した絶縁膜から選択して用いればよい。
ゲート絶縁膜２１２は、過剰酸素を含む絶縁膜であると好ましい。
ゲート絶縁膜２１２が過剰酸素を含む絶縁膜である場合、酸化物半導体膜の酸素欠損を低減することができる。
ゲート電極２０４は、ゲート電極１０４として示した導電膜から選択して用いればよい。
保護絶縁膜２１８は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
保護絶縁膜２１８は、過剰酸素を含む絶縁膜であると好ましい。
保護絶縁膜２１８が過剰酸素を含む絶縁膜である場合、酸化物半導体膜の酸素欠損を低減することができる。
配線２２４ａおよび配線２２４ｂは、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または合金である導電膜を、単層で、または積層で用いればよい。
なお、一対の半導体層２１６がシリコンを含む場合、配線２２４ａおよび配線２２４ｂと接する部分にシリサイドを有してもよい。シリサイドを有することにより、一対の半導体層２１６と配線２２４ａおよび配線２２４ｂとの接触抵抗を低減することができる。そのため、トランジスタの寄生抵抗を小さくでき、高いオン電流を得ることができる。
次に、図１および図２とは異なる構造のトランジスタについて、図３を用いて説明する。
図３に示すトランジスタは、ゲート電極３０４の側面に接して側壁絶縁膜３１０が設けられており、一対の半導体層３１６において、ゲート電極３０４と重なる領域、側壁絶縁膜３１０と重なる領域、ならびに側壁絶縁膜３１０およびゲート電極３０４と重ならない領域に分かれる点で図２に示すトランジスタと異なる。
なお、図示しないが、図３に示すトランジスタのように、図１に示すトランジスタにおいて、トランジスタのゲート電極１０４の側面に接して側壁絶縁膜を設ける構造としても構わない。その場合、一対の半導体層１１６が、ゲート電極１０４と重なる領域、側壁絶縁膜と重なる領域、ならびに側壁絶縁膜およびゲート電極１０４と重ならない領域に分かれても構わない。
図３（Ａ）は本発明の一態様に係るトランジスタの上面図である。図３（Ａ）に示す一点鎖線Ｃ１−Ｃ２に対応する断面図を図３（Ｂ）に示す。また、図３（Ａ）に示す一点鎖線Ｃ３−Ｃ４に対応する断面図を図３（Ｃ）に示す。なお、理解を容易にするため、図３（Ａ）においては、ゲート絶縁膜３１２などを省略して示す。
図３（Ｂ）は、基板３００上に設けられた凹部を有する下地絶縁膜３０２と、領域３１６ａ、領域３１６ｂおよび領域３１６ｃを有し、下地絶縁膜３０２の凹部を埋めるように設けられた一対の半導体層３１６と、下地絶縁膜３０２および一対の半導体層３１６上に設けられた半導体膜３０６と、半導体膜３０６上に設けられたゲート絶縁膜３１２と、ゲート絶縁膜３１２上にあり、半導体膜３０６と重ねて設けられたゲート電極３０４と、ゲート電極３０４の側面に接して設けられた側壁絶縁膜３１０と、を有するトランジスタの断面図である。
図３（Ｂ）に示す断面図では、半導体膜３０６、ゲート電極３０４および側壁絶縁膜３１０上に保護絶縁膜３１８が設けられる。なお、保護絶縁膜３１８は、一対の半導体層３１６に達する開口部を有し、当該開口部を介して、保護絶縁膜３１８上に設けられた配線３２４ａおよび配線３２４ｂは一対の半導体層３１６と接する。
なお、図３（Ｂ）では、ゲート絶縁膜３１２がゲート電極３０４と重なる領域のみに設けられているが、これに限定されない。例えば、ゲート絶縁膜３１２が半導体膜３０６を覆うように設けられていてもよい。または、ゲート絶縁膜３１２がゲート電極３０４および側壁絶縁膜３１０と重なる領域にのみ設けられていてもよい。
なお、一対の半導体層３１６において、領域３１６ａは、ゲート電極３０４と重なる領域である。また、領域３１６ｂは、側壁絶縁膜３１０と重なる領域である。また、領域３１６ｃは、ゲート電極３０４および側壁絶縁膜３１０と重ならない領域である。
一対の半導体層３１６は、シリコン、ゲルマニウム、酸化亜鉛、酸化インジウムまたは酸化スズを含む。
一対の半導体層３１６において、領域３１６ｂおよび領域３１６ｃは、低抵抗領域である。なお、領域３１６ｂは領域３１６ｃよりも抵抗率が高い。具体的には、領域３１６ｂは、抵抗率が１ｍΩｃｍ以上１００Ωｃｍ以下、または１０ｍΩｃｍ以上１００Ωｃｍ以下の領域である。また、領域３１６ｃは、抵抗率が１μΩｃｍ以上１Ωｃｍ以下、または１μΩｃｍ以上１００ｍΩｃｍ以下の領域である。また、領域３１６ａは、高抵抗領域である。なお、領域３１６ａは領域３１６ｃよりも抵抗率が高い、また、領域３１６ｂは、領域３１６ａと同様に高抵抗領域であっても構わない。
または、一対の半導体層３１６において、領域３１６ｂおよび領域３１６ｃは、一対の半導体層３１６中でキャリアを生成する不純物を含む領域である。なお、領域３１６ｂは領域３１６ｃよりもキャリアを生成する不純物の濃度が低い。具体的には、領域３１６ｂは、キャリアを生成する不純物濃度が１×１０１４ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下、または１×１０１４ａｔｏｍｓ／ｃｍ３以上１×１０２０ａｔｏｍｓ／ｃｍ３以下である。また、領域３１６ｃは、キャリアを生成する不純物濃度が１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、または１×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下である。また、領域３１６ａは、一対の半導体層３１６中でキャリアを生成する不純物を含まない領域である。なお、領域３１６ｂは、領域３１６ａと同様に一対の半導体層３１６中でキャリアを生成する不純物を含まない領域であっても構わない。
なお、一対の半導体層３１６が、シリコンまたはゲルマニウムのような第１４族元素を有する半導体層であるとき、領域３１６ｂおよび領域３１６ｃは、３価元素（ホウ素、アルミニウム、ガリウム、インジウムなど）または５価元素（リン、ヒ素、アンチモンなど）を含む。
また、一対の半導体層３１６が、酸化亜鉛である場合、領域３１６ｂおよび領域３１６ｃは、３価元素（アルミニウム、ガリウム、インジウムなど）を含む。また、一対の半導体層３１６が、酸化インジウムである場合、領域３１６ｂおよび領域３１６ｃは、４価元素（スズ、チタン、ジルコニウム、ハフニウム、セリウムなど）を含む。また、一対の半導体層３１６が、酸化スズの場合、領域３１６ｂおよび領域３１６ｃは、フッ素、アンチモンなどを含む。
このように、ゲート電極３０４と、領域３１６ｃが重ならないことにより、図３に示すトランジスタは、寄生容量の小さいトランジスタとなる。
ここで、一対の半導体層３１６の領域３１６ｂは、トランジスタのＬＤＤ領域またはオフセット領域として機能する。また、領域３１６ｃは、トランジスタのソース電極およびドレイン電極として機能する。ソース電極およびドレイン電極として機能する領域３１６ｃが、チャネル領域（半導体膜３０６において、ゲート電極３０４と重なる領域）の近傍にまで設けられることにより、図３に示すトランジスタは、寄生抵抗を小さく、かつ寄生容量を小さくすることができる。また、ＬＤＤ領域またはオフセット領域として機能する領域３１６ｂが、チャネル領域とソース電極およびドレイン電極として機能する領域３１６ｃとの間に設けられることにより、ホットキャリア劣化およびＤＩＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）を抑制することができる。
半導体膜３０６は、半導体膜１０６として示した半導体膜から選択して用いればよい。
図３に示すトランジスタは、一対の半導体層３１６が下地絶縁膜３０２に設けられた凹部を埋めるように設けられ、かつ上面の高さが揃っている。そのため、下地絶縁膜３０２および一対の半導体層３１６上に設けられる半導体膜３０６を平坦な面に設けることができる。微細化されたトランジスタにおいて、僅かな段差が形状不良の原因となることがあるため、図３に示すトランジスタの構造は、微細化に好適といえる。ただし、図１に示したトランジスタのように、一対の半導体層によって形成される段差を、半導体膜が乗り越える構造であっても構わない。
下地絶縁膜３０２は、下地絶縁膜１０２として示した絶縁膜から選択して用いればよい。
下地絶縁膜３０２は、過剰酸素を含む絶縁膜であると好ましい。
下地絶縁膜３０２が過剰酸素を含む絶縁膜である場合、酸化物半導体膜の酸素欠損を低減することができる。
ゲート絶縁膜３１２は、ゲート絶縁膜１１２として示した絶縁膜から選択して用いればよい。
ゲート絶縁膜３１２は、過剰酸素を含む絶縁膜であると好ましい。
ゲート絶縁膜３１２が過剰酸素を含む絶縁膜である場合、酸化物半導体膜の酸素欠損を低減することができる。
ゲート電極３０４は、ゲート電極１０４として示した導電膜から選択して用いればよい。
保護絶縁膜３１８は、保護絶縁膜２１８として示した絶縁膜から選択して用いればよい。
保護絶縁膜３１８は、過剰酸素を含む絶縁膜であると好ましい。
保護絶縁膜３１８が過剰酸素を含む絶縁膜である場合、酸化物半導体膜の酸素欠損を低減することができる。
配線３２４ａおよび配線３２４ｂは、配線２２４ａおよび配線２２４ｂとして示した導電膜から選択して用いればよい。
なお、一対の半導体層３１６がシリコンを含む場合、配線３２４ａおよび配線３２４ｂと接する部分にシリサイドを有してもよい。シリサイドを有することにより、一対の半導体層３１６と配線３２４ａおよび配線３２４ｂとの接触抵抗を低減することができる。そのため、トランジスタの寄生抵抗を小さくでき、高いオン電流を得ることができる。または、一対の半導体層３１６がシリコンを含まない場合でも、配線３２４ａおよび配線３２４ｂと接する部分に混合層または合金層を有してもよい。
次に、図１乃至図３とは異なる構造のトランジスタについて、図４を用いて説明する。
図４に示すトランジスタは、一対の半導体層が半導体膜の上面に接して設けられる点で図１に示すトランジスタと異なる。
なお、図示しないが、図３に示すトランジスタのように、図４に示すトランジスタにおいて、ゲート電極４０４の側面に接して側壁絶縁膜を設ける構造とし、一対の半導体層４１６が、ゲート電極４０４と重なる領域、側壁絶縁膜と重なる領域、ならびに側壁絶縁膜およびゲート電極４０４と重ならない領域に分かれても構わない。
図４（Ａ）は本発明の一態様に係るトランジスタの上面図である。図４（Ａ）に示す一点鎖線Ｄ１−Ｄ２に対応する断面図を図４（Ｂ）に示す。また、図４（Ａ）に示す一点鎖線Ｄ３−Ｄ４に対応する断面図を図４（Ｃ）に示す。なお、理解を容易にするため、図４（Ａ）においては、ゲート絶縁膜４１２などを省略して示す。
図４（Ｂ）は、基板４００上に設けられた下地絶縁膜４０２と、下地絶縁膜４０２上に設けられた半導体膜４０６と、半導体膜４０６上に設けられた、領域４１６ａおよび領域４１６ｂを有する一対の半導体層４１６と、半導体膜４０６および一対の半導体層４１６上に設けられたゲート絶縁膜４１２と、ゲート絶縁膜４１２上にあり、半導体膜４０６と重ねて設けられたゲート電極４０４と、を有するトランジスタの断面図である。
なお、一対の半導体層４１６において、領域４１６ａは、ゲート電極４０４と重なる領域である。また、領域４１６ｂは、ゲート電極４０４と重ならない領域である。
一対の半導体層４１６は、シリコン、ゲルマニウム、酸化亜鉛、酸化インジウムまたは酸化スズを含む。
一対の半導体層４１６において、領域４１６ｂは、低抵抗領域である。また、領域４１６ａは、高抵抗領域である。
または、一対の半導体層４１６において、領域４１６ｂは、一対の半導体層４１６中でキャリアを生成する不純物を含む領域である。また、領域４１６ａは、一対の半導体層４１６中でキャリアを生成する不純物を含まない領域である。
なお、一対の半導体層４１６が、シリコンまたはゲルマニウムのような第１４族元素を有する半導体層であるとき、領域４１６ｂは、３価元素（ホウ素、アルミニウム、ガリウム、インジウムなど）または５価元素（リン、ヒ素、アンチモンなど）を含む。
また、一対の半導体層４１６が、酸化亜鉛である場合、領域４１６ｂは、３価元素（アルミニウム、ガリウム、インジウムなど）を含む。また、一対の半導体層４１６が、酸化インジウムである場合、領域４１６ｂは、４価元素（スズ、チタン、ジルコニウム、ハフニウム、セリウムなど）を含む。また、一対の半導体層４１６が、酸化スズの場合、領域４１６ｂは、フッ素、アンチモンなどを含む。
このように、ゲート電極４０４と、領域４１６ｂが重ならないことにより、図４に示すトランジスタは、寄生容量の小さいトランジスタとなる。
ここで、一対の半導体層４１６の領域４１６ｂは、トランジスタのソース電極およびドレイン電極として機能する。ソース電極およびドレイン電極として機能する領域４１６ｂが、チャネル領域（半導体膜４０６において、ゲート電極４０４と重なる領域）の近傍にまで設けられることにより、図４に示すトランジスタは、寄生抵抗を小さく、かつ寄生容量を小さくすることができる。
半導体膜４０６は、半導体膜１０６として示した半導体膜から選択して用いればよい。
下地絶縁膜４０２は、下地絶縁膜１０２として示した絶縁膜から選択して用いればよい。
下地絶縁膜４０２は、過剰酸素を含む絶縁膜であると好ましい。
下地絶縁膜４０２が過剰酸素を含む絶縁膜である場合、酸化物半導体膜の酸素欠損を低減することができる。
ゲート絶縁膜４１２は、ゲート絶縁膜１１２として示した絶縁膜から選択して用いればよい。
ゲート絶縁膜４１２は、過剰酸素を含む絶縁膜であると好ましい。
ゲート絶縁膜４１２が過剰酸素を含む絶縁膜である場合、酸化物半導体膜の酸素欠損を低減することができる。
ゲート電極４０４は、ゲート電極１０４として示した導電膜から選択して用いればよい。
以上に示したトランジスタの構造は適宜組み合わせて用いることができる。
本実施の形態で示したトランジスタは、寄生抵抗が小さく、かつ寄生容量の小さいトランジスタである。
本実施の形態は、基本原理の一例について述べたものである。したがって、本実施の形態の一部または全部について、他の実施の形態の一部また全部と、自由に組み合わせることや、適用することや、置き換えて実施することができる。
（実施の形態２）
本実施の形態では、実施の形態１で示したトランジスタの作製方法について説明する。
まずは、図１に示すトランジスタの作製方法について、図５および図６を用いて説明する。なお、理解を容易にするため、図５および図６には、図１（Ｂ）に対応する断面図のみ示す。
まず、基板１００を準備する。基板１００は、基板１００として示した基板から選択して用いればよい。
次に、下地絶縁膜１０２を成膜する（図５（Ａ）参照。）。下地絶縁膜１０２は、下地絶縁膜１０２として示した絶縁膜から選択し、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜すればよい。
ＣＶＤ法として、マイクロ波ＣＶＤ法を適用すると、成膜面へのプラズマダメージを小さくすることができる。また、高密度プラズマを用いるため、比較的低温（３２５℃程度）でも緻密で欠陥の少ない膜を成膜することができる。なお、マイクロ波ＣＶＤ法は、高密度プラズマＣＶＤ法とも呼ばれる。本明細書において、単にＣＶＤ法と記載する場合、マイクロ波ＣＶＤ法などを含むものとする。
下地絶縁膜１０２は、例えば、石英（好ましくは合成石英）をターゲットに用い、基板加熱温度３０℃以上４５０℃以下（好ましくは７０℃以上２００℃以下）、基板とターゲットの間の距離（Ｔ−Ｓ間距離）を２０ｍｍ以上４００ｍｍ以下（好ましくは４０ｍｍ以上２００ｍｍ以下）、圧力を０．１Ｐａ以上４Ｐａ以下（好ましくは０．２Ｐａ以上１．２Ｐａ以下）、高周波電源を０．５ｋＷ以上１２ｋＷ以下（好ましくは１ｋＷ以上５ｋＷ以下）、成膜ガス中のＯ２／（Ｏ２＋Ａｒ）割合を２０％以上１００％以下（好ましくは５０％以上１００％以下）として、ＲＦスパッタリング法により酸化シリコン膜を成膜すると好ましい。なお、石英（好ましくは合成石英）ターゲットに代えてシリコンターゲットを用いることもできる。なお、成膜ガスとしては、酸素ガスまたは、酸素及びアルゴンの混合ガスを用いて行う。このような方法を用いることで、下地絶縁膜１０２を過剰酸素を含む絶縁膜とすることができる。
次に、一対の半導体層１１６となる半導体膜を成膜する。一対の半導体層１１６となる半導体膜は、一対の半導体層１１６として示した半導体層から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、一対の半導体層１１６となる半導体膜を加工し、一対の半導体層１１７を形成する（図５（Ｂ）参照。）。
次に、半導体膜１０６となる半導体膜を成膜する。半導体膜１０６となる半導体膜は、半導体膜１０６として示した半導体膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。半導体膜１０６となる半導体膜は、酸化物半導体膜を用い、スパッタリング法で成膜すると好ましい。なお、スパッタリング法を用いると、高密度で結晶性を有する酸化物半導体膜が成膜されやすいため、好ましい。また、酸化物半導体膜を１００℃以上４５０℃以下に基板加熱しつつ成膜すると、高密度で結晶性を有する酸化物半導体膜が成膜されやすいため、好ましい。
なお、酸化物半導体膜の成膜後に第１の加熱処理を行ってもよい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理の雰囲気は、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気、または減圧状態で行う。または、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、酸化物半導体膜の結晶性を高め、さらに酸化物半導体膜から水素や水などの不純物を除去することができる。
次に、半導体膜１０６となる半導体膜を加工し、島状に加工された半導体膜１０６を形成する（図５（Ｃ）参照。）。
なお、半導体膜１０６が酸化物半導体膜であるとき、半導体膜１０６の形成後に第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理で示した条件を用いて行えばよい。第２の加熱処理は、酸化物半導体膜の側面が露出した状態で行うため、酸化物半導体膜の側面から水素や水などの不純物が除去されやすく、効果的に不純物が除去される。なお、酸化物半導体膜がＣＡＡＣ−ＯＳ膜であるとき、結晶の層に沿って不純物が拡散しやすいため、さらに側面から水素や水などの不純物が除去されやすい。
次に、ゲート絶縁膜１１２を成膜する（図５（Ｄ）参照。）。ゲート絶縁膜１１２は、ゲート絶縁膜１１２として示した絶縁膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、ゲート電極１０４となる導電膜を成膜する。ゲート電極１０４となる導電膜は、ゲート電極１０４として示した導電膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、ゲート電極１０４となる導電膜を加工し、ゲート電極１０４を形成する（図６（Ａ）参照。）。
次に、ゲート電極１０４をマスクとし、一対の半導体層１１７に、一対の半導体層１１７中でキャリアを生成する不純物１３０を添加する（図６（Ｂ）参照。）。不純物１３０としては、先の実施の形態で示したものから適宜選択して用いればよい。なお、不純物１３０を添加するためには、イオン注入法、イオンドーピング法で行えばよい。好ましくはイオン注入法を用いればよい。このとき、加速電圧を５ｋＶ以上１００ｋＶ以下とする。また、一対の半導体層１１７中で、不純物１３０の濃度が１×１０１４ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、または１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下となるように不純物１３０の添加を行う。
次に、第３の加熱処理を行う。第３の加熱処理は第１の加熱処理と同様の条件から選択して行えばよい。第３の加熱処理によって、一対の半導体層１１７中の不純物１３０が添加された領域でキャリアが生成され、領域１１６ｂが形成される。なお、一対の半導体層１１７中の不純物１３０が添加されない領域は、領域１１６ａとなる（図６（Ｃ）参照。）。また、第３の加熱処理によって、半導体膜１０６が酸化物半導体膜であり、かつ下地絶縁膜１０２が過剰酸素を含む絶縁膜であるとき、半導体膜１０６の欠陥（酸化物半導体膜の酸素欠損）を低減することができる。
以上のようにして図１に示したトランジスタを作製することができる。
図５および図６に示したトランジスタの作製方法によれば、図１に示したトランジスタは、ゲート電極１０４をマスクとして、不純物１３０を一対の半導体層１１７に添加することで、領域１１６ａおよび領域１１６ｂを有する一対の半導体層１１６を形成することができる。なお、領域１１６ｂは、低抵抗領域となり、トランジスタのソース電極およびドレイン電極として機能する。領域１１６ｂは、自己整合的に形成されることにより、寄生容量および寄生抵抗の小さいトランジスタを作製することができる。
次に、図２に示したトランジスタの作製方法について、図７および図８を用いて説明する。なお、理解を容易にするため、図７および図８には、図２（Ｂ）に対応する断面図のみ示す。
まず、基板２００を準備する。基板２００は、基板２００として示した基板から選択して用いればよい。
次に、下地絶縁膜２０２となる絶縁膜２０２ａを成膜する（図７（Ａ）参照。）。絶縁膜２０２ａは、下地絶縁膜２０２として示した絶縁膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
下地絶縁膜２０２となる絶縁膜２０２ａは、例えば、石英（好ましくは合成石英）をターゲットに用い、基板加熱温度３０℃以上４５０℃以下（好ましくは７０℃以上２００℃以下）、基板とターゲットの間の距離（Ｔ−Ｓ間距離）を２０ｍｍ以上４００ｍｍ以下（好ましくは４０ｍｍ以上２００ｍｍ以下）、圧力を０．１Ｐａ以上４Ｐａ以下（好ましくは０．２Ｐａ以上１．２Ｐａ以下）、高周波電源を０．５ｋＷ以上１２ｋＷ以下（好ましくは１ｋＷ以上５ｋＷ以下）、成膜ガス中のＯ２／（Ｏ２＋Ａｒ）割合を２０％以上１００％以下（好ましくは５０％以上１００％以下）として、ＲＦスパッタリング法により酸化シリコン膜を成膜すると好ましい。なお、石英（好ましくは合成石英）ターゲットに代えてシリコンターゲットを用いることもできる。なお、成膜ガスとしては、酸素ガスまたは、酸素及びアルゴンの混合ガスを用いて行う。このような方法を用いることで、下地絶縁膜２０２となる絶縁膜２０２ａを過剰酸素を含む絶縁膜とすることができる。
次に、絶縁膜２０２ａを加工し、凹部を有する絶縁膜２０２ｂを形成する（図７（Ｂ）参照。）。
次に、一対の半導体層２１６となる半導体膜を成膜する。一対の半導体層２１６となる半導体膜は、一対の半導体層２１６として示した半導体層から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、一対の半導体層２１６となる半導体膜を加工し、島状の半導体膜２１５を形成する（図７（Ｃ）参照。）。
次に、絶縁膜２０２ｂおよび半導体膜２１５に対し、上面の高さが揃うよう加工する。当該加工は、ドライエッチング処理、または化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理によって行えばよい。当該加工によって、絶縁膜２０２ｂが凹部を有する下地絶縁膜２０２となり、半導体膜２１５が一対の半導体層２１７となる（図７（Ｄ）参照。）。
なお、本実施の形態では一対の半導体層２１６となる半導体膜を島状の半導体膜２１５に加工し、その後、絶縁膜２０２ｂおよび半導体膜２１５を上面の高さが揃うよう加工しているが、これに限定されない。例えば、絶縁膜２０２ｂおよび一対の半導体層２１６となる半導体膜を上面の高さが揃うよう加工し、その後、一対の半導体層２１６となる半導体膜を島状に加工することで一対の半導体層２１７を形成しても構わない。
ここで、下地絶縁膜２０２および一対の半導体層２１７の上面の高さが揃っていることにより、これ以降の工程で形成する各層において、形状不良の発生を抑制することができる。従って、電気特性の安定したトランジスタとすることができる。
次に、半導体膜２０６となる半導体膜を成膜する。半導体膜２０６となる半導体膜は、半導体膜２０６として示した半導体膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。半導体膜２０６となる半導体膜は、酸化物半導体膜を用い、スパッタリング法で成膜すると好ましい。なお、スパッタリング法を用いると、高密度で結晶性を有する酸化物半導体膜が成膜されやすいため、好ましい。また、酸化物半導体膜を１００℃以上４５０℃以下に基板加熱しつつ成膜すると、高密度で結晶性を有する酸化物半導体膜が成膜されやすいため、好ましい。
なお、酸化物半導体膜の成膜後に第４の加熱処理を行ってもよい。第４の加熱処理は、第１の加熱処理で示した条件を用いて行えばよい。第４の加熱処理によって、酸化物半導体膜の結晶性を高め、さらに酸化物半導体膜から水素や水などの不純物を除去することができる。
次に、半導体膜２０６となる半導体膜を加工し、島状に加工された半導体膜２０６を形成する（図８（Ａ）参照。）。
次に、ゲート絶縁膜２１２となる絶縁膜を成膜する。ゲート絶縁膜２１２となる絶縁膜は、ゲート絶縁膜２１２として示した絶縁膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、ゲート電極２０４となる導電膜を成膜する。ゲート電極２０４となる導電膜は、ゲート電極２０４として示した導電膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、ゲート電極２０４となる導電膜を加工し、ゲート電極２０４を形成する。
次に、ゲート電極２０４の加工で用いたレジストマスクまたはゲート電極２０４をマスクとして、ゲート絶縁膜２１２となる絶縁膜を加工し、ゲート絶縁膜２１２を形成する（図８（Ｂ）参照。）。
次に、ゲート電極２０４をマスクとし、一対の半導体層２１７に、一対の半導体層２１７中でキャリアを生成する不純物２３０を添加する（図８（Ｃ）参照。）。不純物２３０としては、先の実施の形態で示したものから適宜選択して用いればよい。なお、不純物２３０を添加するためには、イオン注入法、イオンドーピング法で行えばよい。好ましくはイオン注入法を用いればよい。このとき、加速電圧を５ｋＶ以上１００ｋＶ以下とする。また、一対の半導体層２１７中で、不純物２３０の濃度が１×１０１４ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、または１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下となるように不純物２３０の添加を行う。
次に、第５の加熱処理を行う。第５の加熱処理は第１の加熱処理と同様の条件から選択して行えばよい。第５の加熱処理によって、一対の半導体層２１７中の不純物２３０が添加された領域でキャリアが生成され、領域２１６ｂが形成される。なお、一対の半導体層２１７中の不純物２３０が添加されない領域は、領域２１６ａとなり、一対の半導体層２１６が形成される（図８（Ｄ）参照。）。また、第５の加熱処理によって、半導体膜２０６が酸化物半導体膜であり、かつ下地絶縁膜２０２が過剰酸素を含む絶縁膜であるとき、半導体膜２０６の欠陥（酸化物半導体膜の酸素欠損）を低減することができる。
以上のようにして図２に示したトランジスタを作製することができる。
図７および図８に示したトランジスタの作製方法によれば、図２に示したトランジスタは、ゲート電極２０４をマスクとして、不純物２３０を一対の半導体層２１７に添加することで、領域２１６ａおよび領域２１６ｂを有する一対の半導体層２１６を形成することができる。なお、領域２１６ｂは、低抵抗領域となり、トランジスタのソース電極およびドレイン電極として機能する。領域２１６ｂが自己整合的に形成されることにより、寄生容量および寄生抵抗の小さいトランジスタを作製することができる。
次に、保護絶縁膜２１８を成膜する。保護絶縁膜２１８は、保護絶縁膜２１８として示した絶縁膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、保護絶縁膜２１８を加工し、一対の半導体層２１６を露出する開口部を形成する。
次に、配線２２４ａおよび配線２２４ｂとなる導電膜を成膜する。配線２２４ａおよび配線２２４ｂとなる導電膜は、配線２２４ａおよび配線２２４ｂとして示した導電膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
配線２２４ａおよび配線２２４ｂとなる導電膜を加工し、配線２２４ａおよび配線２２４ｂを形成する。
なお、一対の半導体層２１６がシリコンを含む場合、配線２２４ａおよび配線２２４ｂとなる導電膜の成膜後に第６の加熱処理を行い、一対の半導体層２１６と配線２２４ａおよび配線２２４ｂとなる導電膜との接する部分にシリサイドを形成してもよい。シリサイドを有することにより、一対の半導体層２１６と配線２２４ａおよび配線２２４ｂとの接触抵抗を低減することができる。そのため、トランジスタの寄生抵抗を小さくでき、高いオン電流を得ることができる。第６の加熱処理は第１の加熱処理と同様の条件から選択して行えばよい。
次に、図３に示したトランジスタの作製方法について、図９および図１０を用いて説明する。なお、理解を容易にするため、図９および図１０には、図３（Ｂ）に対応する断面図のみ示す。
まず、基板３００を準備する。基板３００は、基板３００として示した基板から選択して用いればよい。
次に、下地絶縁膜３０２となる絶縁膜を成膜する。絶縁膜は、下地絶縁膜３０２として示した絶縁膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
下地絶縁膜３０２となる絶縁膜は、例えば、石英（好ましくは合成石英）をターゲットに用い、基板加熱温度３０℃以上４５０℃以下（好ましくは７０℃以上３００℃以下）、基板とターゲットの間の距離（Ｔ−Ｓ間距離）を２０ｍｍ以上４００ｍｍ以下（好ましくは４０ｍｍ以上３００ｍｍ以下）、圧力を０．１Ｐａ以上４Ｐａ以下（好ましくは０．２Ｐａ以上１．２Ｐａ以下）、高周波電源を０．５ｋＷ以上１２ｋＷ以下（好ましくは１ｋＷ以上５ｋＷ以下）、成膜ガス中のＯ２／（Ｏ２＋Ａｒ）割合を２０％以上１００％以下（好ましくは５０％以上１００％以下）として、ＲＦスパッタリング法により酸化シリコン膜を成膜すると好ましい。なお、石英（好ましくは合成石英）ターゲットに代えてシリコンターゲットを用いることもできる。なお、成膜ガスとしては、酸素ガスまたは、酸素及びアルゴンの混合ガスを用いて行う。このような方法を用いることで、下地絶縁膜３０２となる絶縁膜を過剰酸素を含む絶縁膜とすることができる。
次に、下地絶縁膜３０２となる絶縁膜を加工し、凹部を有する絶縁膜を形成する。
次に、一対の半導体層３１６となる半導体膜を成膜する。一対の半導体層３１６となる半導体膜は、一対の半導体層３１６として示した半導体層から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、一対の半導体層３１６となる半導体膜を加工し、島状の半導体膜を形成する。
次に、凹部を有する絶縁膜および島状の半導体膜に対し、上面の高さが揃うよう加工する。当該加工は、ドライエッチング処理、またはＣＭＰ処理によって行えばよい。当該加工によって、凹部を有する絶縁膜が凹部を有する下地絶縁膜３０２となり、島状の半導体膜が一対の半導体層３１７となる（図９（Ａ）参照。）。
なお、本実施の形態では一対の半導体層３１６となる半導体膜を島状の半導体膜に加工し、その後、凹部を有する絶縁膜および島状の半導体膜を上面の高さが揃うよう加工しているが、これに限定されない。例えば、凹部を有する絶縁膜および一対の半導体層３１６となる半導体膜を上面の高さが揃うよう加工し、その後、一対の半導体層３１６となる半導体膜を島状に加工しても構わない。
なお、下地絶縁膜３０２、および下地絶縁膜３０２の凹部を埋める一対の半導体層３１７の形成方法についての詳細は、図７（Ａ）乃至図７（Ｄ）に示した下地絶縁膜２０２、および下地絶縁膜２０２の凹部を埋める一対の半導体層２１７の形成方法を参照すればよい。
ここで、下地絶縁膜３０２および一対の半導体層３１７の上面の高さが揃っていることにより、これ以降の工程で形成する各層において、形状不良の発生を抑制することができる。従って、電気特性の安定したトランジスタとすることができる。
次に、半導体膜３０６となる半導体膜を成膜する。半導体膜３０６となる半導体膜は、半導体膜３０６として示した半導体膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。半導体膜３０６となる半導体膜は、酸化物半導体膜を用い、スパッタリング法で成膜すると好ましい。なお、スパッタリング法を用いると、高密度で結晶性を有する酸化物半導体膜が成膜されやすいため、好ましい。また、酸化物半導体膜を１００℃以上４５０℃以下に基板加熱しつつ成膜すると、高密度で結晶性を有する酸化物半導体膜が成膜されやすいため、好ましい。
なお、酸化物半導体膜の成膜後に第７の加熱処理を行ってもよい。第７の加熱処理は、第１の加熱処理で示した条件を用いて行えばよい。第７の加熱処理によって、酸化物半導体膜の結晶性を高め、さらに酸化物半導体膜から水素や水などの不純物を除去することができる。
次に、半導体膜３０６となる半導体膜を加工し、島状に加工された半導体膜３０６を形成する（図９（Ｂ）参照。）。
次に、ゲート絶縁膜３１２となる絶縁膜を成膜する。ゲート絶縁膜３１２となる絶縁膜は、ゲート絶縁膜３１２として示した絶縁膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、ゲート電極３０４となる導電膜を成膜する。ゲート電極３０４となる導電膜は、ゲート電極３０４として示した導電膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、ゲート電極３０４となる導電膜を加工し、ゲート電極３０４を形成する。
次に、ゲート電極３０４の加工で用いたレジストマスクまたはゲート電極３０４をマスクとして、ゲート絶縁膜３１２となる絶縁膜を加工し、ゲート絶縁膜３１２を形成する（図９（Ｃ）参照。）。
次に、ゲート電極３０４をマスクとし、一対の半導体層３１７に、一対の半導体層３１７中でキャリアを生成する不純物３３０を添加する（図９（Ｄ）参照。）。不純物３３０としては、先の実施の形態で示したものから適宜選択して用いればよい。なお、不純物３３０を添加するためには、イオン注入法、イオンドーピング法で行えばよい。好ましくはイオン注入法を用いればよい。このとき、加速電圧を５ｋＶ以上１００ｋＶ以下とする。また、一対の半導体層３１７中で、不純物３３０の濃度が１×１０１４ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下、または１×１０１４ａｔｏｍｓ／ｃｍ３以上１×１０２０ａｔｏｍｓ／ｃｍ３以下となるように不純物３３０の添加を行う。
次に、第８の加熱処理を行ってもよい。第８の加熱処理は第１の加熱処理と同様の条件から選択して行えばよい。第８の加熱処理によって、一対の半導体層３１７中の不純物３３０が添加された領域でキャリアが生成され、領域３２１ｂが形成される。なお、一対の半導体層３１７中の不純物３３０が添加されない領域は、領域３２１ａとなり、領域３２１ａおよび領域３２１ｂを有する一対の半導体層３２１が形成される（図１０（Ａ）参照。）。また、第８の加熱処理によって、半導体膜３０６が酸化物半導体膜であり、かつ下地絶縁膜３０２が過剰酸素を含む絶縁膜であるとき、半導体膜３０６の欠陥（酸化物半導体膜の酸素欠損）を低減することができる。
次に、側壁絶縁膜３１０となる絶縁膜を成膜する。側壁絶縁膜３１０となる絶縁膜は、側壁絶縁膜３１０として示した絶縁膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。次に、側壁絶縁膜３１０となる絶縁膜に対し異方性の高いエッチング処理を行うことにより、ゲート絶縁膜３１２およびゲート電極３０４の側面に接する側壁絶縁膜３１０を形成することができる（図１０（Ｂ）参照。）。
次に、ゲート電極３０４および側壁絶縁膜３１０をマスクとし、一対の半導体層３２１に、一対の半導体層３２１中でキャリアを生成する不純物３３１を添加する（図１０（Ｃ）参照。）。不純物３３１としては、不純物３３０と同じ元素を用いると好ましいが、これに限定されない。不純物３３１としては、先の実施の形態で示したものから適宜選択して用いればよい。なお、不純物３３１を添加するためには、イオン注入法、イオンドーピング法で行えばよい。好ましくはイオン注入法を用いればよい。このとき、加速電圧を５ｋＶ以上１００ｋＶ以下とする。また、一対の半導体層３２１中で、不純物３３０および不純物３３１を合わせた濃度が１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、または１×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下となるように不純物３３１の添加を行う。
次に、第９の加熱処理を行う。第９の加熱処理は第１の加熱処理と同様の条件から選択して行えばよい。第９の加熱処理によって、一対の半導体層３２１中の不純物３３１が添加された領域でキャリアが生成され、領域３１６ｃが形成される。なお、一対の半導体層３２１中の不純物３３０が添加され、不純物３３１が添加されない領域は、領域３１６ｂとなる。なお、一対の半導体層３２１中の不純物３３０および不純物３３１が添加されない領域は、領域３１６ａとなり、一対の半導体層３１６が形成される（図１０（Ｄ）参照。）。ここで、第９の加熱処理によって、第８の加熱処理を兼ねても構わない。また、第９の加熱処理によって、半導体膜３０６が酸化物半導体膜であり、かつ下地絶縁膜３０２が過剰酸素を含む絶縁膜であるとき、半導体膜３０６の欠陥（酸化物半導体膜の酸素欠損）を低減することができる。
このように、不純物３３０および不純物３３１をそれぞれ添加することで、一対の半導体層３１６に二種類の低抵抗領域を設けることができる。そのため、ドレイン電極端での電界集中が緩和されやすく、ホットキャリア劣化を抑制できる。また、ソース電極端においてドレイン電極端からの電界の影響が小さくなり、ＤＩＢＬを抑制することができる。
なお、不純物３３０および不純物３３１の添加は、いずれか一方のみであってもよい。具体的には、不純物３３０を添加しなくても構わない。その場合、領域３１６ｂは領域３１６ａと同様になり、領域３１６ｂがオフセット領域として機能することになる。領域３１６ｂがオフセット領域として機能することにより、チャネル領域近傍での電界集中が緩和され、ホットキャリア劣化を抑制できる。また、ソース電極端においてドレイン電極端からの電界の影響が小さくなり、ＤＩＢＬを抑制することができる。
以上のようにして図３に示したトランジスタを作製することができる。
図９および図１０に示したトランジスタの作製方法によれば、図３に示したトランジスタは、ゲート電極３０４をマスクとして不純物３３０を一対の半導体層３１７に添加し、その後、ゲート電極３０４および側壁絶縁膜３１０をマスクとして、不純物３３１を一対の半導体層３２１に添加することで、領域３１６ａ、領域３１６ｂおよび領域３１６ｃを有する一対の半導体層３１６を形成することができる。なお、領域３１６ｃは、低抵抗領域となり、トランジスタのソース電極およびドレイン電極として機能する。また、領域３１６ｂは、トランジスタのＬＤＤ領域またはオフセット領域として機能する。領域３１６ｂおよび領域３１６ｃが自己整合的に形成されることにより、寄生容量および寄生抵抗が小さく、かつホットキャリア劣化およびＤＩＢＬの抑制されたトランジスタを作製することができる。
次に、保護絶縁膜３１８を成膜する。保護絶縁膜３１８は、保護絶縁膜３１８として示した絶縁膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、保護絶縁膜３１８を加工し、一対の半導体層３１６を露出する開口部を形成する。
次に、配線３２４ａおよび配線３２４ｂとなる導電膜を成膜する。配線３２４ａおよび配線３２４ｂとなる導電膜は、配線３２４ａおよび配線３２４ｂとして示した導電膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
配線３２４ａおよび配線３２４ｂとなる導電膜を加工し、配線３２４ａおよび配線３２４ｂを形成する。
なお、一対の半導体層３１６がシリコンを含む場合、配線３２４ａおよび配線３２４ｂとなる導電膜の成膜後に第１０の加熱処理を行い、一対の半導体層３１６と配線３２４ａおよび配線３２４ｂとなる導電膜との接する部分にシリサイドを形成してもよい。シリサイドを有することにより、一対の半導体層３１６と配線３２４ａおよび配線３２４ｂとの接触抵抗を低減することができる。そのため、トランジスタの寄生抵抗を小さくでき、高いオン電流を得ることができる。第１０の加熱処理は第１の加熱処理と同様の条件から選択して行えばよい。
次に、図４に示したトランジスタの作製方法について、図１１乃至図１２を用いて説明する。なお、理解を容易にするため、図１１乃至図１２には、図４（Ｂ）に対応する断面図のみ示す。
まず、基板４００を準備する。基板４００は、基板４００として示した基板から選択して用いればよい。
次に、下地絶縁膜４０２を成膜する（図１１（Ａ）参照。）。下地絶縁膜４０２は、下地絶縁膜４０２として示した絶縁膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
下地絶縁膜４０２は、例えば、石英（好ましくは合成石英）をターゲットに用い、基板加熱温度３０℃以上４５０℃以下（好ましくは７０℃以上２００℃以下）、基板とターゲットの間の距離（Ｔ−Ｓ間距離）を２０ｍｍ以上４００ｍｍ以下（好ましくは４０ｍｍ以上２００ｍｍ以下）、圧力を０．１Ｐａ以上４Ｐａ以下（好ましくは０．２Ｐａ以上１．２Ｐａ以下）、高周波電源を０．５ｋＷ以上１２ｋＷ以下（好ましくは１ｋＷ以上５ｋＷ以下）、成膜ガス中のＯ２／（Ｏ２＋Ａｒ）割合を２０％以上１００％以下（好ましくは５０％以上１００％以下）として、ＲＦスパッタリング法により酸化シリコン膜を成膜すると好ましい。なお、石英（好ましくは合成石英）ターゲットに代えてシリコンターゲットを用いることもできる。なお、成膜ガスとしては、酸素ガスまたは、酸素及びアルゴンの混合ガスを用いて行う。このような方法を用いることで、下地絶縁膜４０２を過剰酸素を含む絶縁膜とすることができる。
次に、半導体膜４０６となる半導体膜を成膜する。半導体膜４０６となる半導体膜は、半導体膜４０６として示した半導体膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。半導体膜４０６となる半導体膜は、酸化物半導体膜を用い、スパッタリング法で成膜すると好ましい。なお、スパッタリング法を用いると、高密度で結晶性を有する酸化物半導体膜が成膜されやすいため、好ましい。また、酸化物半導体膜を４００℃以上４５０℃以下に基板加熱しつつ成膜すると、高密度で結晶性を有する酸化物半導体膜が成膜されやすいため、好ましい。
なお、酸化物半導体膜の成膜後に第１１の加熱処理を行ってもよい。第１１の加熱処理は、第１の加熱処理で示した条件を用いて行えばよい。第１１の加熱処理によって、酸化物半導体膜の結晶性を高め、さらに酸化物半導体膜から水素や水などの不純物を除去することができる。
次に、半導体膜４０６となる半導体膜を加工し、島状に加工された半導体膜４０６を形成する（図１１（Ｂ）参照。）。
なお、半導体膜４０６が酸化物半導体膜であるとき、半導体膜４０６の形成後に第１２の加熱処理を行ってもよい。第１２の加熱処理は、第１の加熱処理で示した条件を用いて行えばよい。第１２の加熱処理は、酸化物半導体膜の側面が露出した状態で行うため、酸化物半導体膜の側面から水素や水などの不純物が除去されやすく、効果的に不純物が除去される。なお、酸化物半導体膜がＣＡＡＣ−ＯＳ膜であるとき、結晶の層に沿って不純物が拡散しやすいため、さらに側面から水素や水などの不純物が除去されやすい。
次に、一対の半導体層４１６となる半導体膜を成膜する。一対の半導体層４１６となる半導体膜は、一対の半導体層４１６として示した半導体層から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、一対の半導体層４１６となる半導体膜を加工し、一対の半導体層４１７を形成する（図１１（Ｃ）参照。）。
次に、ゲート絶縁膜４１２を成膜する（図１１（Ｄ）参照。）。ゲート絶縁膜４１２は、ゲート絶縁膜４１２として示した絶縁膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、ゲート電極４０４となる導電膜を成膜する。ゲート電極４０４となる導電膜は、ゲート電極４０４として示した導電膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、ゲート電極４０４となる導電膜を加工し、ゲート電極４０４を形成する（図１２（Ａ）参照。）。
次に、ゲート電極４０４をマスクとし、一対の半導体層４１７に、一対の半導体層４１７中でキャリアを生成する不純物４３０を添加する（図１２（Ｂ）参照。）。不純物４３０としては、先の実施の形態で示したものから適宜選択して用いればよい。なお、不純物４３０を添加するためには、イオン注入法、イオンドーピング法で行えばよい。好ましくはイオン注入法を用いればよい。このとき、加速電圧を５ｋＶ以上４００ｋＶ以下とする。また、一対の半導体層４１７中で、不純物４３０の濃度が１×１０１４ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、または１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下となるように不純物４３０の添加を行う。
次に、第１３の加熱処理を行う。第１３の加熱処理は第１の加熱処理と同様の条件から選択して行えばよい。第１３の加熱処理によって、一対の半導体層４１７中の不純物４３０が添加された領域でキャリアが生成され、領域４１６ｂが形成される。なお、一対の半導体層４１７中の不純物４３０が添加されない領域は、領域４１６ａとなる（図１２（Ｃ）参照。）。また、第１３の加熱処理によって、半導体膜４０６が酸化物半導体膜であり、かつ下地絶縁膜４０２が過剰酸素を含む絶縁膜であるとき、半導体膜４０６の欠陥（酸化物半導体膜の酸素欠損）を低減することができる。
以上のようにして図４に示したトランジスタを作製することができる。
図１１および図１２に示したトランジスタの作製方法によれば、図１に示したトランジスタは、ゲート電極４０４をマスクとして、不純物４３０を一対の半導体層４１７に添加することで、領域４１６ａおよび領域４１６ｂを有する一対の半導体層４１６を形成することができる。なお、領域４１６ｂは、低抵抗領域となり、トランジスタのソース電極およびドレイン電極として機能する。領域４１６ｂは、自己整合的に形成されることにより、寄生容量および寄生抵抗の小さいトランジスタを作製することができる。
以上に示したトランジスタの作製方法は適宜組み合わせることができる。
本実施の形態に示したトランジスタの作製方法を適用することで、自己整合的にソース電極およびドレイン電極として機能する一対の半導体層を形成できるため、寄生抵抗が小さく、かつ寄生容量の小さいトランジスタを作製することができる。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせることや、適用することや、置き換えて実施することができる。
（実施の形態３）
本実施の形態では、先の実施の形態で示したトランジスタを適用した表示装置について説明する。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子（発光表示素子ともいう。）などを用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も表示素子として適用することができる。本実施の形態では、表示装置の一例としてＥＬ素子を用いた表示装置および液晶素子を用いた表示装置について説明する。
なお、本実施の形態における表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。
また、本実施の形態における表示装置は画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ、ＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリント配線板が設けられたモジュールまたは表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
図１３（Ａ）は、ＥＬ素子を用いた表示装置の回路図の一例である。
図１３（Ａ）に示す表示装置は、スイッチ素子７４３と、トランジスタ７４１と、キャパシタ７４２と、発光素子７１９と、を有する。
トランジスタ７４１のゲートはスイッチ素子７４３の一端およびキャパシタ７４２の一端と電気的に接続される。トランジスタ７４１のソースは発光素子７１９の一端と電気的に接続される。トランジスタ７４１のドレインはキャパシタ７４２の他端と電気的に接続され、電源電位ＶＤＤが与えられる。スイッチ素子７４３の他端は信号線７４４と電気的に接続される。発光素子７１９の他端は定電位が与えられる。なお、定電位は接地電位ＧＮＤまたはそれより小さい電位とする。
なお、トランジスタ７４１は、先の実施の形態で示したトランジスタを用いる。当該トランジスタは、寄生抵抗が小さく、かつ寄生容量の小さいトランジスタである。そのため、表示品位の高い表示装置とすることができる。
スイッチ素子７４３としては、トランジスタを用いると好ましい。トランジスタを用いることで、画素の面積を小さくでき、解像度の高い表示装置とすることができる。また、スイッチ素子７４３として、先の実施の形態で示したトランジスタを用いてもよい。スイッチ素子７４３として先の実施の形態で示したトランジスタを用いることで、トランジスタ７４１と同一工程によってスイッチ素子７４３を作製することができ、表示装置の生産性を高めることができる。
図１３（Ｂ）に、トランジスタ７４１、キャパシタ７４２および発光素子７１９を含めた画素の断面の一部を示す。
なお、図１３（Ｂ）は、トランジスタ７４１とキャパシタ７４２とが、同一平面に設けられた例を示す。このような構造とすることで、キャパシタ７４２をトランジスタ７４１のゲート電極、ゲート絶縁膜、ならびにソース電極およびドレイン電極として機能する一対の半導体層１１６の同一層かつ同一材料を用いて作製することができる。よって、キャパシタ７４２を構成する一対の半導体層１１６は、トランジスタ７４１のソース電極およびドレイン電極として機能する一対の半導体層１１６の一部であっても、分離していても構わない。このように、トランジスタ７４１とキャパシタ７４２とを同一平面に設けることにより、表示装置の作製工程を短縮化し、生産性を高めることができる。
図１３（Ｂ）では、トランジスタ７４１として、図１に示したトランジスタを適用した例を示す。そのため、トランジスタ７４１の各構成のうち、以下で特に説明しないものについては、先の実施の形態の説明を参照する。
トランジスタ７４１およびキャパシタ７４２上には、絶縁膜７２０が設けられる。
ここで、絶縁膜７２０には、トランジスタ７４１の一対の半導体層１１６に達する開口部が設けられる。
絶縁膜７２０上には、電極７８１が設けられる。電極７８１は、絶縁膜７２０に設けられた開口部を介してトランジスタ７４１の一対の半導体層１１６と接する。
電極７８１上には、電極７８１に達する開口部を有する隔壁７８４が設けられる。
隔壁７８４上には、隔壁７８４に設けられた開口部で電極７８１と接する発光層７８２が設けられる。
発光層７８２上には、電極７８３が設けられる。
電極７８１、発光層７８２および電極７８３の重なる領域が、発光素子７１９となる。
なお、絶縁膜７２０は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。または、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
発光層７８２は、一層に限定されず、複数種の発光材料などを積層して設けてもよい。例えば、図１３（Ｃ）に示すような構造とすればよい。図１３（Ｃ）は、中間層７８５ａ、発光層７８６ａ、中間層７８５ｂ、発光層７８６ｂ、中間層７８５ｃ、発光層７８６ｃおよび中間層７８５ｄの順番で積層した構造である。このとき、発光層７８６ａ、発光層７８６ｂおよび発光層７８６ｃに適切な発光色の材料を用いると演色性の高い、または発光効率の高い、発光素子７１９を形成することができる。
発光材料を複数種積層して設けることで、白色光を得てもよい。図１３（Ｂ）には示さないが、白色光を着色層を介して取り出す構造としても構わない。
ここでは発光層を３層および中間層を４層設けた構造を示しているが、これに限定されるものではなく、適宜発光層の数および中間層の数を変更することができる。例えば、中間層７８５ａ、発光層７８６ａ、中間層７８５ｂ、発光層７８６ｂおよび中間層７８５ｃのみで構成することもできる。また、発光層７８２を中間層７８５ａ、発光層７８６ａ、中間層７８５ｂ、発光層７８６ｂ、発光層７８６ｃおよび中間層７８５ｄで構成し、中間層７８５ｃを省いた構造としても構わない。
また、中間層は、正孔注入層、正孔輸送層、電子輸送層および電子注入層などを積層構造で用いることができる。なお、中間層は、これらの層を全て備えなくてもよい。これらの層は適宜選択して設ければよい。なお、同様の機能を有する層を重複して設けてもよい。また、中間層としてキャリア発生層のほか、電子リレー層などを適宜加えてもよい。
電極７８１は、可視光透過性を有する導電膜を用いればよい。可視光透過性を有するとは、可視光領域（例えば４００ｎｍ〜８００ｎｍの波長範囲）における平均の透過率が７０％以上、特に８０％以上であることをいう。
電極７８１としては、例えば、Ｉｎ−Ｚｎ−Ｗ系酸化物膜、Ｉｎ−Ｓｎ系酸化物膜、Ｉｎ−Ｚｎ系酸化物膜、Ｉｎ系酸化物膜、Ｚｎ系酸化物膜およびＳｎ系酸化物膜などの酸化物膜を用いればよい。また、前述の酸化物膜は、Ａｌ、Ｇａ、Ｓｂ、Ｆなどが微量添加されてもよい。また、光を透過する程度の金属薄膜（好ましくは、５ｎｍ〜３０ｎｍ程度）を用いることもできる。例えば５ｎｍの膜厚を有するＡｇ膜、Ｍｇ膜またはＡｇ−Ｍｇ合金膜を用いてもよい。
または、電極７８１は、可視光を効率よく反射する膜が好ましい。電極７８１は、例えば、リチウム、アルミニウム、チタン、マグネシウム、ランタン、銀、シリコンまたはニッケルを含む膜を用いればよい。
電極７８３は、電極７８１として示した膜から選択して用いることができる。ただし、電極７８１が可視光透過性を有する場合は、電極７８３が可視光を効率よく反射すると好ましい。また、電極７８１が可視光を効率よく反射する場合は、電極７８３が可視光透過性を有すると好ましい。
なお、電極７８１および電極７８３を図１３（Ｂ）に示す構造で設けているが、電極７８１と電極７８３を入れ替えても構わない。アノードとして機能する電極には、仕事関数の大きい導電膜を用いることが好ましく、カソードとして機能する電極には仕事関数の小さい導電膜を用いることが好ましい。ただし、アノードと接してキャリア発生層を設ける場合には、仕事関数を考慮せずに様々な導電膜を陽極に用いることができる。
隔壁７８４は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。または、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
図１４は、図１３（Ａ）に示す表示装置のキャパシタ７４２の構成が、図１３（Ｂ）と異なる例である。
図１４（Ａ）において、キャパシタ７４２は、電極１２６と、電極１２６上のゲート絶縁膜１１２と、ゲート絶縁膜１１２上の絶縁膜７２０と、絶縁膜７２０上の電極７８１と、を有する。なお、電極１２６は、一対の半導体層１１６と同一工程を経て形成されてもよい。電極７８１、ゲート絶縁膜１１２、絶縁膜７２０および一対の半導体層１１６が可視光を透過するとき、キャパシタ７４２は可視光透過性を有する。従って、表示装置の開口率を高めることができる場合がある。また、表示装置の表示品位を高めることができる場合がある。
図１４（Ｂ）において、キャパシタ７４２は、一対の半導体層１１６と、一対の半導体層１１６上のゲート絶縁膜１１２と、ゲート絶縁膜１１２上の電極１０５と、電極１０５上の絶縁膜７２０と、絶縁膜７２０上の電極７８１と、を有する。なお、電極１０５は、ゲート電極１０４と同一工程を経て形成されてもよい。このとき、キャパシタ７４２は、電極１０５と、ゲート絶縁膜１１２と、一対の半導体層１１６と、によって構成される第１のキャパシタと、電極１０５と、絶縁膜７２０と、電極７８１と、によって構成される第２のキャパシタと、を有する。従って、図１４（Ｂ）に示すキャパシタ７４２は、少ない設置面積で大きな容量を得ることができる。従って、表示装置の開口率を高めることができる場合がある。また、表示装置の表示品位を高めることができる場合がある。
なお、図１４（Ｂ）に示すキャパシタ７４２において、一対の半導体層１１６と電極７８１とが重ならなくてもよい。
発光素子７１９と接続するトランジスタ７４１は、寄生抵抗が小さく、かつ寄生容量の小さいトランジスタである。そのため、表示品位の高い表示装置とすることができる。
次に、液晶素子を用いた表示装置について説明する。
図１５（Ａ）は、液晶素子を用いた表示装置の画素の構成例を示す回路図である。図１５（Ａ）に示す画素７５０は、トランジスタ７５１と、キャパシタ７５２と、一対の電極間に液晶材料の充填された素子（以下液晶素子ともいう）７５３とを有する。
トランジスタ７５１では、ソースおよびドレインの一方が信号線７５５に電気的に接続され、ゲートが走査線７５４に電気的に接続されている。
キャパシタ７５２では、一方の電極がトランジスタ７５１のソースおよびドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
液晶素子７５３では、一方の電極がトランジスタ７５１のソースおよびドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述のキャパシタ７５２の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子７５３の他方の電極に与えられる共通電位とが異なる電位であってもよい。
図１５（Ｂ）に、画素７５０の断面の一部を示す。
図１５（Ｂ）には、トランジスタ７５１とキャパシタ７５２とが、同一平面に設けられた例を示す。このような構造とすることで、キャパシタ７５２をトランジスタ７５１のゲート電極、ゲート絶縁膜、ならびにソース電極およびドレイン電極として機能する一対の半導体層１１６と同一層かつ同一材料を用いて作製することができる。よって、キャパシタ７５２を構成する一対の半導体層１１６は、トランジスタ７５１のソース電極およびドレイン電極として機能する一対の半導体層１１６の一部であっても、分離していても構わない。このように、トランジスタ７５１とキャパシタ７５２とを同一平面に設けることにより、表示装置の作製工程を短縮化し、生産性を高めることができる。
トランジスタ７５１としては、先の実施の形態で示したトランジスタを適用することができる。図１５（Ｂ）においては、図１に示したトランジスタを適用した例を示す。そのため、トランジスタ７５１の各構成のうち、以下で特に説明しないものについては、先の実施の形態の説明を参照する。
なお、トランジスタ７５１の半導体膜１０６として酸化物半導体膜を用いた場合、トランジスタ７５１は極めてオフ電流の小さいトランジスタとすることができる。従って、キャパシタ７５２に保持された電荷がリークしにくく、長期間に渡って液晶素子７５３に印加される電圧を維持することができる。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ７５１をオフ状態とすることで、トランジスタ７５１の動作のための電圧が不要となり、消費電力の小さい表示装置とすることができる。
トランジスタ７５１およびキャパシタ７５２上には、絶縁膜７２１が設けられる。
ここで、絶縁膜７２１には、トランジスタ７５１の一対の半導体層１１６に達する開口部が設けられる。
絶縁膜７２１上には、電極７９１が設けられる。電極７９１は、絶縁膜７２１に設けられた開口部を介してトランジスタ７５１の一対の半導体層１１６と接する。
電極７９１上には、配向膜として機能する絶縁膜７９２が設けられる。
絶縁膜７９２上には、液晶層７９３が設けられる。
液晶層７９３上には、配向膜として機能する絶縁膜７９４が設けられる。
絶縁膜７９４上には、スペーサ７９５が設けられる。
スペーサ７９５および絶縁膜７９４上には、電極７９６が設けられる。
電極７９６上には、基板７９７が設けられる。
なお、絶縁膜７２１は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。または、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
液晶層７９３は、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶などを用いればよい。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相などを示す。
なお、液晶層７９３として、ブルー相を示す液晶材料を用いてもよい。その場合、配向膜として機能する絶縁膜７９２および絶縁膜７９４を設けない構成とすればよい。
電極７９１は、可視光透過性を有する導電膜を用いればよい。
電極７９１としては、例えば、Ｉｎ−Ｚｎ−Ｗ系酸化物膜、Ｉｎ−Ｓｎ系酸化物膜、Ｉｎ−Ｚｎ系酸化物膜、Ｉｎ系酸化物膜、Ｚｎ系酸化物膜およびＳｎ系酸化物膜などの酸化物膜を用いればよい。また、前述の酸化物膜は、Ａｌ、Ｇａ、Ｓｂ、Ｆなどが微量添加されてもよい。また、光を透過する程度の金属薄膜（好ましくは、５ｎｍ〜３０ｎｍ程度）を用いることもできる。
または、電極７９１は、可視光を効率よく反射する膜が好ましい。電極７９１は、例えば、アルミニウム、チタン、クロム、銅、モリブデン、銀、タンタルまたはタングステンを含む膜を用いればよい。
電極７９６は、電極７９１として示した膜から選択して用いることができる。ただし、電極７９１が可視光透過性を有する場合は、電極７９６が可視光を効率よく反射すると好ましい。また、電極７９１が可視光を効率よく反射する場合は、電極７９６が可視光透過性を有すると好ましい。
なお、電極７９１および電極７９６を図１５（Ｂ）に示す構造で設けているが、電極７９１と電極７９６を入れ替えても構わない。
絶縁膜７９２および絶縁膜７９４は、有機化合物膜または無機化合物膜から選択して用いればよい。
スペーサ７９５は、有機化合物または無機化合物から選択して用いればよい。なお、スペーサ７９５の形状は、柱状、球状など様々にとることができる。
電極７９１、絶縁膜７９２、液晶層７９３、絶縁膜７９４および電極７９６の重なる領域が、液晶素子７５３となる。
基板７９７は、ガラス、樹脂または金属などを用いればよい。基板７９７は可とう性を有してもよい。
図１６は、図１５（Ａ）に示す表示装置のキャパシタ７５２の構成が、図１５（Ｂ）と異なる例である。
図１６（Ａ）において、キャパシタ７５２は、一対の半導体層１１６と、一対の半導体層１１６上のゲート絶縁膜１１２と、ゲート絶縁膜１１２上の絶縁膜７２１と、絶縁膜７２１上の電極７９１と、を有する。電極７９１、ゲート絶縁膜１１２、絶縁膜７２１および一対の半導体層１１６が可視光を透過するとき、キャパシタ７５２は可視光透過性を有する。従って、表示装置の開口率を高めることができる場合がある。また、表示装置の表示品位を高めることができる場合がある。
図１６（Ｂ）において、キャパシタ７５２は、一対の半導体層１１６と、一対の半導体層１１６上のゲート絶縁膜１１２と、ゲート絶縁膜１１２上の電極１０５と、電極１０５上の絶縁膜７２１と、絶縁膜７２１上の電極７９１と、を有する。なお、電極１０５は、ゲート電極１０４と同一工程を経て形成されてもよい。このとき、キャパシタ７５２は、電極１０５と、ゲート絶縁膜１１２と、一対の半導体層１１６と、によって構成される第１のキャパシタと、電極１０５と、絶縁膜７２１と、電極７９１と、によって構成される第２のキャパシタと、を有する。従って、図１６（Ｂ）に示すキャパシタ７５２は、少ない設置面積で大きな容量を得ることができる。従って、表示装置の開口率を高めることができる場合がある。また、表示装置の表示品位を高めることができる場合がある。
なお、図１６（Ｂ）に示すキャパシタ７５２において、一対の半導体層１１６と電極７９１とが重ならなくてもよい。
液晶素子７５３と接続するトランジスタ７５１は、寄生抵抗が小さく、かつ寄生容量の小さいトランジスタである。そのため、表示品位の高い表示装置とすることができる。また、トランジスタ７５１の半導体膜１０６として酸化物半導体膜を用いることで、消費電力の小さい表示装置を提供することができる。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせることや、適用することや、置き換えて実施することができる。
（実施の形態４）
本実施の形態では、先の実施の形態に示したトランジスタにおいて、半導体膜として酸化物半導体膜を用いたトランジスタを適用した半導体装置について説明する。
先の実施の形態に示したトランジスタにおいて、酸化物半導体膜を用いると、オフ電流を極めて小さくすることができる。即ち、当該トランジスタを介した電荷のリークが起こりにくい電気特性を有する。
以下では、このような電気特性を有するトランジスタを適用した、既知の記憶素子を有する半導体装置と比べ、機能的に優れた記憶素子を有する半導体装置について説明する。
まず、半導体装置について、図１７を用いて具体的に示す。なお、図１７（Ａ）は半導体装置のメモリセルアレイを示す回路図である。図１７（Ｂ）はメモリセルの回路図である。また、図１７（Ｃ）は、図１７（Ｂ）に示すメモリセルに相当する断面構造の一例である。また、図１７（Ｄ）は図１７（Ｂ）に示すメモリセルの電気特性を示す図である。
図１７（Ａ）に示すメモリセルアレイは、メモリセル５５６と、ビット線５５３と、ワード線５５４と、容量線５５５と、センスアンプ５５８と、をそれぞれ複数有する。
なお、ビット線５５３およびワード線５５４がグリッド状に設けられ、各メモリセル５５６はビット線５５３およびワード線５５４の交点に付き一つずつ配置される。ビット線５５３はセンスアンプ５５８と接続される。センスアンプ５５８は、ビット線５５３の電位をデータとして読み出す機能を有する。
図１７（Ｂ）より、メモリセル５５６は、トランジスタ５５１と、キャパシタ５５２と、を有する。また、トランジスタ５５１のゲートはワード線５５４と電気的に接続される。トランジスタ５５１のソースはビット線５５３と電気的に接続される。トランジスタ５５１のドレインはキャパシタ５５２の一端と電気的に接続される。キャパシタ５５２の他端は容量線５５５に電気的に接続される。
図１７（Ｃ）は、メモリセルの断面構造の一例である。図１７（Ｃ）は、トランジスタ５５１と、トランジスタ５５１に接続される配線２２４ａおよび配線２２４ｂと、トランジスタ５５１、配線２２４ａおよび配線２２４ｂ上に設けられた絶縁膜５２０と、絶縁膜５２０上に設けられたキャパシタ５５２と、を有する半導体装置の断面図である。
なお、図１７（Ｃ）では、トランジスタ５５１に図２で示したトランジスタを適用している。そのため、トランジスタ５５１の各構成のうち、以下で特に説明しないものについては、先の実施の形態での説明を参照する。以下は、トランジスタ５５１の半導体膜２０６として、酸化物半導体膜を用いた場合について説明する。
絶縁膜５２０は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。または、絶縁膜５２０として、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
キャパシタ５５２は、配線２２４ｂと接する電極５２６と、電極５２６と重なる電極５２８と、電極５２６および電極５２８に挟まれた絶縁膜５２２と、を有する。
電極５２６は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または合金である導電膜を、単層で、または積層で用いればよい。
電極５２８は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または合金である導電膜を、単層で、または積層で用いればよい。
絶縁膜５２２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
なお、図１７（Ｃ）では、トランジスタ５５１とキャパシタ５５２とが、異なる層に重ねて設けられた例を示すが、これに限定されない。例えば、トランジスタ５５１およびキャパシタ５５２を同一層に設けても構わない。このような構造とすることで、メモリセルの上に同様の構成のメモリセルを重畳させることができる。メモリセルを何層も重畳させることで、メモリセル１つ分の面積に多数のメモリセルを集積化することができる。よって、半導体装置の集積度を高めることができる。なお、本明細書において、ＡがＢに重畳するとは、Ａの少なくとも一部がＢの少なくとも一部と重なって設けられることをいう。
ここで、図１７（Ｃ）における配線２２４ａは図１７（Ｂ）におけるビット線５５３と電気的に接続される。また、図１７（Ｃ）におけるゲート電極２０４は図１７（Ｂ）におけるワード線５５４と電気的に接続される。また、図１７（Ｃ）における電極５２８は図１７（Ｂ）における容量線５５５と電気的に接続される。
図１７（Ｄ）に示すように、キャパシタ５５２に保持された電圧は、トランジスタ５５１のリークによって時間が経つと徐々に低減していく。当初Ｖ０からＶ１まで充電された電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする。即ち、２値メモリセルの場合、保持期間Ｔ＿１の間にリフレッシュをする必要がある。
例えば、トランジスタ５５１のオフ電流が十分小さくない場合、キャパシタ５５２に保持された電圧の時間変化が大きいため、保持期間Ｔ＿１が短くなる。従って、頻繁にリフレッシュをする必要がある。リフレッシュの頻度が高まると、半導体装置の消費電力が高まってしまう。
本実施の形態では、トランジスタ５５１のオフ電流が極めて小さいため、保持期間Ｔ＿１を極めて長くすることができる。即ち、リフレッシュの頻度を少なくすることが可能となるため、消費電力を低減することができる。例えば、オフ電流が１×１０−２１Ａから１×１０−２５Ａであるトランジスタ５５１でメモリセルを構成すると、電力を供給せずに数日間から数十年間に渡ってデータを保持することが可能となる。
以上のように、本発明の一態様によって、集積度が高く、消費電力の小さい半導体装置を得ることができる。
次に、図１７とは異なる半導体装置について、図１８を用いて説明する。なお、図１８（Ａ）は半導体装置を構成するメモリセルおよび配線を含む回路図である。また、図１８（Ｂ）は図１８（Ａ）に示すメモリセルの電気特性を示す図である。また、図１８（Ｃ）は、図１８（Ａ）に示すメモリセルに相当する断面図の一例である。
図１８（Ａ）より、メモリセルは、トランジスタ６７１と、トランジスタ６７２と、キャパシタ６７３とを有する。ここで、トランジスタ６７１のゲートはワード線６７６と電気的に接続される。トランジスタ６７１のソースはソース線６７４と電気的に接続される。トランジスタ６７１のドレインはトランジスタ６７２のゲートおよびキャパシタ６７３の一端と電気的に接続され、この部分をノード６７９とする。トランジスタ６７２のソースはソース線６７５と電気的に接続される。トランジスタ６７２のドレインはドレイン線６７７と電気的に接続される。キャパシタ６７３の他端は容量線６７８と電気的に接続される。
なお、図１８に示す半導体装置は、ノード６７９の電位に応じて、トランジスタ６７２の見かけ上のしきい値電圧が変動することを利用したものである。例えば、図１８（Ｂ）は容量線６７８の電圧ＶＣＬと、トランジスタ６７２を流れるドレイン電流Ｉｄ＿２との関係を説明する図である。
なお、トランジスタ６７１を介してノード６７９の電位を調整することができる。例えば、ソース線６７４の電位を電源電位ＶＤＤとする。このとき、ワード線６７６の電位をトランジスタ６７１のしきい値電圧Ｖｔｈに電源電位ＶＤＤを加えた電位以上とすることで、ノード６７９の電位をＨＩＧＨにすることができる。また、ワード線６７６の電位をトランジスタ６７１のしきい値電圧Ｖｔｈ以下とすることで、ノード６７９の電位をＬＯＷにすることができる。
そのため、トランジスタ６７２は、ＬＯＷで示したＶＣＬ−Ｉｄ＿２カーブと、ＨＩＧＨで示したＶＣＬ−Ｉｄ＿２カーブのいずれかの電気特性となる。即ち、ノード６７９の電位がＬＯＷでは、ＶＣＬ＝０ＶにてＩｄ＿２が小さいため、データ０となる。また、ノード６７９の電位がＨＩＧＨでは、ＶＣＬ＝０ＶにてＩｄ＿２が大きいため、データ１となる。このようにして、データを記憶することができる。
図１８（Ｃ）は、メモリセルの断面構造の一例である。図１８（Ｃ）は、トランジスタ６７２と、トランジスタ６７２上に設けられた絶縁膜６６８と、絶縁膜６６８上に設けられたトランジスタ６７１と、トランジスタ６７１に接続される配線２２４ａおよび配線２２４ｂと、トランジスタ６７１、配線２２４ａおよび配線２２４ｂ上に設けられた絶縁膜６２０と、絶縁膜６２０上に設けられたキャパシタ６７３と、を有する半導体装置の断面図である。
絶縁膜６２０は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。または、絶縁膜６２０として、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
なお、図１８（Ｃ）では、トランジスタ６７１に図２で示したトランジスタを適用している。そのため、トランジスタ６７１の各構成のうち、以下で特に説明しないものについては、先の実施の形態の説明を参照する。以下は、トランジスタ６７１の半導体膜２０６として、酸化物半導体膜を用いた場合について説明する。
なお、本実施の形態では、トランジスタ６７２として、結晶性シリコンを用いたトランジスタを適用した場合について説明する。ただし、トランジスタ６７２に、先の実施の形態で示したトランジスタを適用しても構わない。
結晶性シリコンを用いたトランジスタは、酸化物半導体膜を用いたトランジスタと比べて、オン特性を高めやすい利点を有する。従って、高いオン特性の求められるトランジスタ６７２に好適といえる。
ここで、トランジスタ６７２は、基板６５０上に設けられた下地絶縁膜６５２と、下地絶縁膜６５２上に設けられた、結晶シリコン膜６５６と、結晶シリコン膜６５６上に設けられたゲート絶縁膜６６２と、ゲート絶縁膜６６２上にあり、結晶シリコン膜６５６と重ねて設けられたゲート電極６５４と、ゲート電極６５４の側壁に接して設けられた側壁絶縁膜６６０と、を有する。
基板６５０は、基板１００と同様の基板から選択して用いればよい。
下地絶縁膜６５２は、下地絶縁膜１０２と同様の絶縁膜から選択して用いればよい。
結晶シリコン膜６５６は、単結晶シリコン膜、多結晶シリコン膜などのシリコン膜を用いればよい。
なお、本実施の形態ではトランジスタ６７２に結晶シリコン膜を用いているが、基板６５０がシリコンウェハなどの半導体基板の場合、半導体基板内にチャネル領域、ソース領域およびドレイン領域が設けられたものをトランジスタ６７２としても構わない。
ゲート絶縁膜６６２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
ゲート電極６５４は、ゲート電極１０４と同様の導電膜から選択して用いればよい。
側壁絶縁膜６６０は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
絶縁膜６６８は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。または、絶縁膜６６８として、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
絶縁膜６６８および下地絶縁膜２０２は、トランジスタ６７２のゲート電極６５４に達する開口部を有する。トランジスタ６７１の一対の半導体層２１６は、当該開口部に設けられた導電膜６８１を介してトランジスタ６７２のゲート電極６５４と電気的に接続される。
導電膜６８１は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または合金である導電膜を、単層で、または積層で用いればよい。
キャパシタ６７３は、配線２２４ｂと接する電極６２６と、電極６２６と重なる電極６２８と、電極６２６および電極６２８に挟まれた絶縁膜６２２と、を有する。
電極６２６は、電極５２６と同様の導電膜から選択して用いればよい。
電極６２８は、電極５２８と同様の導電膜から選択して用いればよい。
ここで、図１８（Ｃ）における配線２２４ａは図１８（Ａ）におけるソース線６７４と電気的に接続される。また、図１８（Ｃ）におけるゲート電極６０４は図１８（Ａ）におけるワード線６７６と電気的に接続される。また、図１８（Ｃ）における電極６２８は図１８（Ａ）における容量線６７８と電気的に接続される。
なお、図１８（Ｃ）では、トランジスタ６７１とキャパシタ６７３とが、異なる層に設けられた例を示すが、これに限定されない。例えば、トランジスタ６７１およびキャパシタ６７３を同一層に設けても構わない。このような構造とすることで、メモリセルの上に同様の構成のメモリセルを重畳させることができる。メモリセルを何層も重畳させることで、メモリセル１つ分の面積に多数のメモリセルを集積化することができる。よって、半導体装置の集積度を高めることができる。
ここで、トランジスタ６７１として、先の実施の形態で示した酸化物半導体膜を用いたトランジスタを適用すると、当該トランジスタはオフ電流が極めて小さいため、ノード６７９に蓄積された電荷がトランジスタ６７１を介してリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。また、フラッシュメモリと比較して、書き込み時に高い電圧が不要であるため、消費電力を小さく、動作速度を速くすることができる。
以上のように、本発明の一態様によって、集積度が高く、消費電力の小さい半導体装置を得ることができる。
また、先の実施の形態で示したトランジスタは、寄生抵抗が小さく、かつ寄生容量の小さいトランジスタである。従って、当該トランジスタを用いた半導体装置の動作速度を高めることができる。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせることや、適用することや、置き換えて実施することができる。
（実施の形態５）
先の実施の形態に示したトランジスタまたは半導体装置を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
図１９（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１９（Ａ）に示すＣＰＵは、基板１１９０上に、演算論理装置（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１９（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
図１９（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６には、先の実施の形態に示した半導体装置を用いることができる。
図１９（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作を行う。即ち、レジスタ１１９６が有する記憶素子において、フリップフロップによるデータの保持を行うか、キャパシタによるデータの保持を行う。フリップフロップによってデータが保持されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデータが保持されている場合、キャパシタへのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
電源停止に関しては、図１９（Ｂ）または図１９（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１９（Ｂ）および図１９（Ｃ）の回路の説明を行う。
図１９（Ｂ）および図１９（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に先の実施の形態で示したトランジスタを用いた構成の一例を示す。
図１９（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、それぞれの記憶素子１１４２には、先の実施の形態で示した半導体装置を用いることができる。記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図１９（Ｂ）では、スイッチング素子１１４１として、先の実施の形態で示したトランジスタを用いている。当該トランジスタの半導体膜として酸化物半導体膜を用いることで、オフ電流の極めて小さいトランジスタとすることができる。当該トランジスタは、そのゲートに与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図１９（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
また、図１９（Ｃ）には、記憶素子群１１４３が有するそれぞれの記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有するそれぞれの記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせることや、適用することや、置き換えて実施することができる。
（実施の形態６）
本実施の形態では、先の実施の形態で示した半導体装置を適用した電子機器の例について説明する。
図２０（Ａ）は携帯型情報端末である。図２０（Ａ）に示す携帯型情報端末は、筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の一形態は、本体内部にある演算装置、無線回路または記憶回路に適用することができる。または、本発明の一態様は表示部９３０３に適用することができる。
図２０（Ｂ）は、ディスプレイである。図２０（Ｂ）に示すディスプレイは、筐体９３１０と、表示部９３１１と、を具備する。本発明の一形態は、本体内部にある演算装置、無線回路または記憶回路に適用することができる。または、本発明の一態様は表示部９３１１に適用することができる。
図２０（Ｃ）は、デジタルスチルカメラである。図２０（Ｃ）に示すデジタルスチルカメラは、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一形態は、本体内部にある演算装置、無線回路または記憶回路に適用することができる。または、本発明の一態様は表示部９３２３に適用することができる。
図２０（Ｄ）は２つ折り可能な携帯情報端末である。図２０（Ｄ）に示す２つ折り可能な携帯情報端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、留め具９６３３、操作スイッチ９６３８、を有する。本発明の一形態は、本体内部にある演算装置、無線回路または記憶回路に適用することができる。または、本発明の一態様は表示部９６３１ａおよび表示部９６３１ｂに適用することができる。
なお、表示部９６３１ａまたは／および表示部９６３１ｂは、一部または全部をタッチパネルとすることができ、表示された操作キーに触れることでデータ入力などを行うことができる。
本発明の一態様に係る半導体装置を用いることで、信頼性が高く、性能が高く、かつ消費電力が小さい電子機器を提供することができる。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせることや、適用することや、置き換えて実施することができる。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数又は複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を構成することは可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
１００ 基板
１０２ 下地絶縁膜
１０４ ゲート電極
１０５ 電極
１０６ 半導体膜
１１２ ゲート絶縁膜
１１６ 一対の半導体層
１１６ａ 領域
１１６ｂ 領域
１１７ 一対の半導体層
１２６ 電極
１３０ 不純物
２００ 基板
２０２ 下地絶縁膜
２０２ａ 絶縁膜
２０２ｂ 絶縁膜
２０４ ゲート電極
２０６ 半導体膜
２１２ ゲート絶縁膜
２１５ 半導体膜
２１６ 一対の半導体層
２１６ａ 領域
２１６ｂ 領域
２１７ 一対の半導体層
２１８ 保護絶縁膜
２２４ａ 配線
２２４ｂ 配線
２３０ 不純物
３００ 基板
３０２ 下地絶縁膜
３０４ ゲート電極
３０６ 半導体膜
３１０ 側壁絶縁膜
３１２ ゲート絶縁膜
３１６ 一対の半導体層
３１６ａ 領域
３１６ｂ 領域
３１６ｃ 領域
３１７ 一対の半導体層
３１８ 保護絶縁膜
３２１ 一対の半導体層
３２１ａ 領域
３２１ｂ 領域
３２４ａ 配線
３２４ｂ 配線
３３０ 不純物
３３１ 不純物
４００ 基板
４０２ 下地絶縁膜
４０４ ゲート電極
４０６ 半導体膜
４１２ ゲート絶縁膜
４１６ 一対の半導体層
４１６ａ 領域
４１６ｂ 領域
４１７ 一対の半導体層
４３０ 不純物
５２０ 絶縁膜
５２２ 絶縁膜
５２６ 電極
５２８ 電極
５５１ トランジスタ
５５２ キャパシタ
５５３ ビット線
５５４ ワード線
５５５ 容量線
５５６ メモリセル
５５８ センスアンプ
６０４ ゲート電極
６２０ 絶縁膜
６２２ 絶縁膜
６２６ 電極
６２８ 電極
６５０ 基板
６５２ 下地絶縁膜
６５４ ゲート電極
６５６ 結晶シリコン膜
６６０ 側壁絶縁膜
６６２ ゲート絶縁膜
６６８ 絶縁膜
６７１ トランジスタ
６７２ トランジスタ
６７３ キャパシタ
６７４ ソース線
６７５ ソース線
６７６ ワード線
６７７ ドレイン線
６７８ 容量線
６７９ ノード
６８１ 導電膜
７１９ 発光素子
７２０ 絶縁膜
７２１ 絶縁膜
７４１ トランジスタ
７４２ キャパシタ
７４３ スイッチ素子
７４４ 信号線
７５０ 画素
７５１ トランジスタ
７５２ キャパシタ
７５３ 液晶素子
７５４ 走査線
７５５ 信号線
７８１ 電極
７８２ 発光層
７８３ 電極
７８４ 隔壁
７８５ａ 中間層
７８５ｂ 中間層
７８５ｃ 中間層
７８５ｄ 中間層
７８６ａ 発光層
７８６ｂ 発光層
７８６ｃ 発光層
７９１ 電極
７９２ 絶縁膜
７９３ 液晶層
７９４ 絶縁膜
７９５ スペーサ
７９６ 電極
７９７ 基板
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３１０ 筐体
９３１１ 表示部
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部
９６３０ 筐体
９６３１ａ 表示部
９６３１ｂ 表示部
９６３３ 留め具
９６３８ 操作スイッチ

Claims (15)

  1. 一対の半導体層と、
    前記一対の半導体層のそれぞれと接する半導体膜と、
    前記半導体膜と重なり、かつ前記一対の半導体層と少なくとも一部が重なるゲート電極と、
    前記半導体膜および前記ゲート電極に挟まれたゲート絶縁膜と、を有し、
    前記一対の半導体層の前記ゲート電極および前記半導体膜と重なる領域は、前記一対の半導体層の前記領域外よりも高抵抗であることを特徴とする半導体装置。
  2. 半導体膜と、
    前記半導体膜上のゲート絶縁膜と、
    前記ゲート絶縁膜上にあり、前記半導体膜と重なるゲート電極と、
    前記半導体膜とそれぞれ接し、少なくとも一部が前記ゲート電極と重なる一対の半導体層と、を有し、
    前記一対の半導体層の前記ゲート電極および前記半導体膜と重なる領域は、前記一対の半導体層の前記領域外よりも高抵抗であることを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記一対の半導体層の一方と電気的に接続する第１の電極と、
    前記第１の電極上の表示素子と、を有することを特徴とする半導体装置。
  4. 請求項３において、
    前記一対の半導体層の一方と同一工程を経て形成された第２の電極を有し、
    前記第２の電極は、少なくとも一部が絶縁膜を挟んで前記第１の電極と重なることを特徴とする半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記一対の半導体層は、前記半導体膜の下面と接して設けられることを特徴とする半導体装置。
  6. 請求項１乃至請求項４のいずれか一において、
    前記一対の半導体層は、前記半導体膜の上面と接して設けられることを特徴とする半導体装置。
  7. 請求項１乃至請求項６のいずれか一において、
    前記一対の半導体層の前記領域外は、前記一対の半導体層中でキャリアを生成する不純物を含むことを特徴とする半導体装置。
  8. 請求項１乃至請求項７のいずれか一において、
    前記ゲート電極の側面に接して側壁絶縁膜が設けられることを特徴とする半導体装置。
  9. 請求項１乃至請求項８のいずれか一において、
    前記一対の半導体層は、シリコン、ゲルマニウム、酸化亜鉛、酸化インジウムまたは酸化スズを含むことを特徴とする半導体装置。
  10. 請求項１乃至請求項９のいずれか一において、
    前記半導体膜は、酸化物半導体膜であることを特徴とする半導体装置。
  11. 請求項１０において、
    前記酸化物半導体膜は、少なくともインジウムを含むことを特徴とする半導体装置。
  12. 一対の半導体層を形成し、
    前記一対の半導体層上に半導体膜を形成し、
    前記半導体膜上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極を形成し、
    前記ゲート電極をマスクとし、前記一対の半導体層の前記ゲート電極と重ならない領域を低抵抗化する処理を行うことを特徴とする半導体装置の作製方法。
  13. 半導体膜を形成し、
    前記半導体膜上に一対の半導体層を形成し、
    前記半導体膜および前記一対の半導体層上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極を形成し、
    前記ゲート電極をマスクとし、前記一対の半導体層の前記ゲート電極と重ならない領域を低抵抗化する処理を行うことを特徴とする半導体装置の作製方法。
  14. 請求項１２または請求項１３において、
    前記低抵抗化する処理の後、前記ゲート電極の側面に側壁絶縁膜を形成し、
    前記ゲート電極および前記側壁絶縁膜をマスクとし、前記一対の半導体層の前記ゲート電極および前記側壁絶縁膜と重ならない領域に、前記一対の半導体層中でキャリアを生成する不純物を添加することを特徴とする半導体装置の作製方法。
  15. 請求項１２乃至請求項１４のいずれか一において、
    前記一対の半導体層の前記ゲート電極と重ならない領域を低抵抗化する前記処理として、前記一対の半導体層中でキャリアを生成する不純物を添加することを特徴とする半導体装置の作製方法。
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