JP2013207103A - 化合物半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】良好な特性を得ながらノーマリオフ動作できる化合物半導体装置及びその製造方法を提供する。
【解決手段】化合物半導体装置の一態様には、基板１１と、基板１１上方に形成された電子走行層１５及び電子供給層１７と、電子供給層１７上方に形成されたゲート電極１９ｇ、ソース電極１９ｓ及びドレイン電極１９ｄと、が設けられている。更に、基板１１と電子走行層１５との間で、かつ平面視でゲート電極１９ｇと重なる領域に位置し、Ｆｅがドーピングされてゲート電極１９ｇ下方の２次元電子ガス１００を抑制するＦｅドーピング層１４が設けられている。
【選択図】図１

Description

本発明は、化合物半導体装置及びその製造方法に関する。
近年、窒化物系化合物半導体の高い飽和電子速度及び広いバンドギャップ等の特徴を利用した、高耐圧・高出力の化合物半導体装置の開発が活発に行われている。例えば、高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）等の電界効果トランジスタの開発が行われている。その中でも、特にＡｌＧａＮ層を電子供給層として含むＧａＮ系ＨＥＭＴが注目されている。このようなＧａＮ系ＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数の差に起因する歪みがＡｌＧａＮ層に生じ、この歪みに伴ってピエゾ分極が生じ、高濃度の２次元電子ガスがＡｌＧａＮ層下のＧａＮ層の上面近傍に発生する。このため、高い出力が得られるのである。
但し、２次元電子ガスが高濃度で存在するために、ノーマリオフ型のトランジスタの実現が困難である。この課題を解決するために種々の技術について検討が行われている。例えば、ｐ型不純物であるＭｇを含有するｐ型ＧａＮ層を設けて２次元電子ガスを打ち消す技術が提案されている。ｐ型ＧａＮ層を設ける位置は、ある技術では電子供給層とゲート電極との間であり、他のある技術では、バッファ層と電子走行層との間である。
しかしながら、従来のｐ型ＧａＮ層を含むＧａＮ系ＨＥＭＴでは、ノーマリオフ動作が実現されても、十分な特性が得られないことがある。
特開２００９−２０６１２３号公報 特開２０１１−８２４１５号公報
本発明の目的は、良好な特性を得ながらノーマリオフ動作できる化合物半導体装置及びその製造方法を提供することにある。
化合物半導体装置の一態様には、基板と、前記基板上方に形成された電子走行層及び電子供給層と、前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、が設けられている。更に、前記基板と前記電子走行層との間で、かつ平面視で前記ゲート電極と重なる領域に位置し、Ｆｅがドーピングされて前記ゲート電極下方の２次元電子ガスを抑制するＦｅドーピング層が設けられている。
化合物半導体装置の製造方法では、基板上方に電子走行層及び電子供給層を形成し、前記電子供給層上方にゲート電極、ソース電極及びドレイン電極を形成する。前記電子走行層を形成する工程の前に、前記基板上方に、平面視で前記ゲート電極と重なる領域に位置し、Ｆｅがドーピングされて前記ゲート電極下方の２次元電子ガスを抑制するＦｅドーピング層を形成する。
上記の化合物半導体装置等によれば、Ｆｅドーピング層の作用によりノーマリオフ動作が可能となり、また、後述のように、Ｆｅドーピング層からは不純物の拡散が生じにくいため、良好な特性を得ることができる。
第１の実施形態に係る化合物半導体装置の構造を示す断面図である。 第１の実施形態の特性を示す図である。 第１の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。 図３Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。 図３Ｂに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。 図３Ｃに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。 第２の実施形態に係る化合物半導体装置の構造を示す断面図である。 第２の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。 図５Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。 図５Ｂに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。 第３の実施形態に係る化合物半導体装置の構造を示す断面図である。 第３の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。 図７Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。 図７Ｂに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。 第４の実施形態に係るディスクリートパッケージを示す図である。 第５の実施形態に係るＰＦＣ回路を示す結線図である。 第６の実施形態に係る電源装置を示す結線図である。 第７の実施形態に係る高周波増幅器を示す結線図である。
本願発明者は、ノーマリオフ動作の実現のためにｐ型ＧａＮ層を設けたＧａＮ系ＨＥＭＴにおいて、十分な出力が得られない原因について検討を行った。この結果、ゲート電極と電子供給層との間に設けた場合には、ｐ型ＧａＮ層のエッチングが必要とされ、このエッチングの際に電子供給層にダメージが生じ、ダメージに伴って多くのトラップが発生していることが判明した。また、バッファ層と電子走行層との間に設けた場合には、ｐ型ＧａＮ層の形成後の他の化合物半導体層の形成の際にＭｇが広く拡散してしまい、特性に影響を及ぼしていることが判明した。本願発明者は、これらの知見に基づいて、バッファ層の下方に、Ｍｇを含むｐ型ＧａＮ層に代えて、Ｆｅがドーピングされた化合物半導体層をノーマリオフ動作の実現のために設けることに想到した。
以下、実施形態について添付の図面を参照しながら具体的に説明する。
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
第１の実施形態では、図１に示すように、Ｓｉ基板等の基板１１上に化合物半導体積層構造１０が形成されている。化合物半導体積層構造１０には、初期層１２、バッファ層１３、電子走行層１５、スペーサ層１６及び電子供給層１７が含まれている。初期層１２としては、例えば厚さが１ｎｍ〜３００ｎｍ（例えば１６０ｎｍ）のＡｌＮ層が用いられる。バッファ層１３としては、例えば厚さが１ｎｍ〜３００ｎｍ（例えば１５０ｎｍ）程度のＡｌＧａＮ層が用いられる。電子走行層１５としては、例えば厚さが３μｍ程度の、不純物の意図的なドーピングが行われていないｉ−ＧａＮ層が用いられる。スペーサ層１６としては、例えば厚さが５ｎｍ程度の、不純物の意図的なドーピングが行われていないｉ−ＡｌＧａＮ層が用いられる。電子供給層１７としては、例えば厚さが３０ｎｍ程度のｎ型のｎ−ＡｌＧａＮ層が用いられる。電子供給層１７には、ｎ型の不純物として、例えばＳｉが５×１０18ｃｍ-3程度の濃度でドーピングされている。
化合物半導体積層構造１０に、素子領域を画定する素子分離領域１８が形成されている。素子領域内において、電子供給層１７上にソース電極１９ｓ及びドレイン電極１９ｄが形成されている。電子供給層１７上には、ソース電極１９ｓ及びドレイン電極１９ｄを覆う絶縁膜２０が形成されている。絶縁膜２０には、ソース電極１９ｓとドレイン電極１９ｄとの間に位置する開口部２１が形成されており、開口部２１を介して電子供給層１７とショットキー接触するゲート電極１９ｇが設けられている。そして、絶縁膜２０上に、ゲート電極１９ｇを覆う絶縁膜２２が形成されている。絶縁膜２０及び２２の材料は特に限定されないが、例えばＳｉ窒化膜が用いられる。絶縁膜２０及び２２は終端化膜の一例である。
また、バッファ層１３の平面視でゲート電極１９ｇと重なる部分にリセス１３ｒが形成されている。リセス１３ｒの深さは、例えば１００ｎｍ〜５００ｎｍである。そして、リセス１３ｒ内に２ＤＥＧ（２次元電子ガス）抑制層１４が形成されている。２ＤＥＧ抑制層１４としては、例えばＦｅがドーピングされたＧａＮ層が用いられる。Ｆｅの濃度は、ゲート電極１９ｇ直下の２ＤＥＧを打ち消すことができる程度であり、例えば１×１０17ｃｍ-3以上である。また、Ｆｅの濃度は２×１０17ｃｍ-3以上であることが好ましい。そして、電子走行層１５は２ＤＥＧ抑制層１４を覆うようにして形成されている。２ＤＥＧ抑制層１４も化合物半導体積層構造１０に含まれる。つまり、本実施形態では、Ｆｅがドーピングされた２ＤＥＧ抑制層１４が、基板１１と電子走行層１５との間で、かつ平面視でゲート電極１９ｇと重なる領域に位置している。２ＤＥＧ抑制層１４は、Ｆｅドーピング層の一例である。
このように構成されたＧａＮ系ＨＥＭＴでは、電子走行層１５の上面近傍に２ＤＥＧ１００が発生する。但し、２ＤＥＧを打ち消すことができる程度にＦｅがドーピングされた２ＤＥＧ抑制層１４が設けられているため、ゲート電極１９ｇの下方では、コンダクションバンド（ＥC）が持ち上がり、フェルミレベル（ＥF）を下回るコンダクションバンド（ＥC）の領域が実質的に存在しない。従って、ゲート電極１９ｇに印加される電圧が０Ｖの状態、つまりオフの状態にて、ゲート電極１９ｇの下方に２ＤＥＧが存在せず、ノーマリオフ動作が実現される。また、ＦｅはＭｇと比較して化合物半導体層中に拡散しにくいため、２ＤＥＧ抑制層１４の形成後に電子走行層１５等を形成しても、Ｆｅの拡散に伴う特性の低下は生じにくい。
また、ノーマリオフ動作を実現するために、２ＤＥＧ抑制層１４ではなく、ゲート電極と電子供給層との間にｐ型ＧａＮ層を設けた参考例と比較すると、図２に示すように、第１の実施形態によれば、高いオン電流を得ることができる。これは、ｐ型ＧａＮ層の形成時に必要とされるエッチングを行う必要がなく、このエッチングに伴う電子供給層のダメージを回避することができるからである。図２中の横軸はゲート−ソース間の電圧（Ｖｇｓ）であり、縦軸はドレイン−ソース間の電流（Ｉｄｓ）を示す。
なお、２ＤＥＧ抑制層１４のＦｅ濃度が高いほど、ゲート電極１９ｇの直下の２ＤＥＧ１００をより確実に打ち消してノーマリオフ動作を実現することが可能であるが、Ｆｅ濃度が高すぎると、オン動作せるために必要とされるゲート電圧が高くなり過ぎる虞がある。従って、２ＤＥＧ抑制層１４のＦｅ濃度は、これらを考慮して決定することが好ましい。
次に、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法について説明する。図３Ａ〜図３Ｄは、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
先ず、図３Ａ（ａ）に示すように、基板１１上に初期層１２及びバッファ層１３を形成する。初期層１２及びバッファ層１３は、例えば有機金属気相成長（ＭＯＶＰＥ：metal organic vapor phase epitaxy）により形成する。次いで、図３Ａ（ｂ）に示すように、バッファ層１３上に、リセス１３ｒを形成する予定の領域を露出し、他の領域を覆うレジストパターン１０１を形成する。その後、図３Ａ（ｃ）に示すように、レジストパターン１０１をエッチングマスクとして用いたドライエッチングを行うことにより、バッファ層１３にリセス１３ｒを形成する。そして、レジストパターン１０１を除去する。続いて、図３Ａ（ｄ）に示すように、バッファ層１３上に２ＤＥＧ抑制層１４を形成する。２ＤＥＧ抑制層１４の厚さは、例えば２ＤＥＧ抑制層１４のリセス１３ｒ内の部分の上面が、バッファ層１３のリセス１３ｒ外の部分の上面よりも高くなる程度とする。
次いで、図３Ｂ（ｅ）に示すように、２ＤＥＧ抑制層１４上に、２ＤＥＧ抑制層１４を残存させる部分を覆い、他の領域を露出するレジストパターン１０２を形成する。その後、図３Ｂ（ｆ）に示すように、レジストパターン１０２をエッチングマスクとして用いたドライエッチングを行うことにより、２ＤＥＧ抑制層１４のレジストパターン１０２により覆われていた部分を残し、他の部分を除去する。そして、レジストパターン１０２を除去する。続いて、図３Ｂ（ｇ）に示すように、バッファ層１３上に、２ＤＥＧ抑制層１４を覆うようにして電子走行層１５を形成し、電子走行層１５上にスペーサ層１６及び電子供給層１７を形成する。電子走行層１５、スペーサ層１６及び電子供給層１７は、例えばＭＯＶＰＥにより形成する。このようにして、初期層１２、バッファ層１３、２ＤＥＧ抑制層１４、電子走行層１５、スペーサ層１６及び電子供給層１７を含む化合物半導体積層構造１０が得られる。また、電子走行層１５の上面近傍には、２ＤＥＧ抑制層１４の直上を除き、２ＤＥＧ１００が発生する。
化合物半導体積層構造１０に含まれる化合物半導体層の形成に際しては、例えば、Ａｌ源であるトリメチルアルミニウム（ＴＭＡ）ガス、Ｇａ源であるトリメチルガリウム（ＴＭＧ）ガス、及びＮ源であるアンモニア（ＮＨ3）ガスの混合ガスを用いる。このとき、成長させる化合物半導体層の組成に応じて、トリメチルアルミニウムガス及びトリメチルガリウムガスの供給の有無及び流量を適宜設定する。各化合物半導体層に共通の原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、例えば、成長圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒ程度、成長温度は１０００℃〜１２００℃程度とする。また、ｎ型の化合物半導体層（例えば電子供給層１７）を成長させる際には、例えば、Ｓｉを含むＳｉＨ4ガスを所定の流量で混合ガスに添加し、化合物半導体層にＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18ｃｍ-3程度〜１×１０20ｃｍ-3程度、例えば５×１０18ｃｍ-3程度とする。Ｆｅがドーピングされた化合物半導体層（例えば２ＤＥＧ抑制層１４）を成長させる際には、例えば、Ｃｐ2Ｆｅ（シクロペンタジエニル鉄、フェロセン）等のＦｅ化合物のガス及び塩化水素ガスからＦｅ含有ガスを生成し、これを混合ガスに添加する。混合ガスがガリウム含有ガス及び窒素含有ガスからなる場合、ＦｅがドーピングされたＧａＮ層を形成することができる。２ＤＥＧ抑制層１４へのＦｅのドーピング濃度は１×１０17ｃｍ-3以上とする。
次いで、図３Ｃ（ｈ）に示すように、化合物半導体積層構造１０に、素子領域を画定する素子分離領域１８を形成する。素子分離領域１８の形成では、例えば、素子分離領域１８を形成する予定の領域を露出するフォトレジストのパターンを電子供給層１７上に形成し、このパターンをマスクとしてＡｒ等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。その後、図３Ｃ（ｉ）に示すように、電子供給層１７上にソース電極１９ｓ及びドレイン電極１９ｄを、これらが平面視で２ＤＥＧ抑制層１４を間に挟むようにして形成する。ソース電極１９ｓ及びドレイン電極１９ｄは、例えばリフトオフ法により形成することができる。すなわち、ソース電極１９ｓを形成する予定の領域及びドレイン電極１９ｄを形成する予定の領域を露出し、他の領域を覆うフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、Ｔｉ膜を形成した後にＡｌ膜を形成する。次いで、例えば、窒素雰囲気中にて４００℃〜１０００℃（例えば５５０℃）で熱処理を行い、オーミック特性を確立する。ソース電極１９ｓ及びドレイン電極１９ｄの形成後には、図３Ｃ（ｊ）に示すように、電子供給層１７上に、ソース電極１９ｓ及びドレイン電極１９ｄを覆う絶縁膜２０を形成する。絶縁膜２０は、例えば原子層堆積（ＡＬＤ：atomic layer deposition）法、プラズマ化学気相成長（ＣＶＤ：chemical vapor deposition）法又はスパッタ法により形成することが好ましい。
続いて、図３Ｄ（ｋ）に示すように、絶縁膜２０のゲート電極を形成する予定の領域、例えば２ＤＥＧ抑制層１４の上方に位置する領域に開口部２１を形成する。開口部２１は、例えばドライエッチング、ウェットエッチング又はイオンミリングにより形成することができる。次いで、図３Ｄ（ｌ）に示すように、開口部２１内にゲート電極１９ｇを形成する。ゲート電極１９ｇは、例えばリフトオフ法により形成することができる。すなわち、ゲート電極１９ｇを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、Ｎｉ膜を形成した後にＡｕ膜を形成する。ゲート電極１９ｇの形成後には、絶縁膜２０上に、ゲート電極１９ｇを覆う絶縁膜２２を形成する。絶縁膜２２は、絶縁膜２０と同様に、例えばＡＬＤ法、プラズマＣＶＤ法又はスパッタ法により形成することが好ましい。
このようにして、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造することができる。
（第２の実施形態）
次に、第２の実施形態について説明する。第１の実施形態では、電子走行層１５の下面近傍に微量のトラップが発生して特性に影響を及ぼすことがある。第２の実施形態では、このようなトラップの発生を抑制する。図４は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
第１の実施形態では、２ＤＥＧ抑制層１４が、バッファ層１３のリセス１３ｒ内に形成されているのに対し、第２の実施形態では、図４に示すように、バッファ層１３上にトラップ抑制層３１が形成され、トラップ抑制層３１に形成されたリセス３１ｒ内に２ＤＥＧ抑制層１４が形成されている。トラップ抑制層３１の厚さは、例えば１００ｎｍ〜５００ｎｍである。トラップ抑制層３１としては、例えばＦｅが２ＤＥＧ抑制層１４よりも低濃度でドーピングされたＧａＮ層が用いられる。トラップ抑制層３１のＦｅの濃度は、電子走行層１５の下面近傍のトラップを打ち消すことができる程度であり、例えば１×１０17ｃｍ-3未満である。また、Ｆｅの濃度は５×１０16ｃｍ-3以下であることが好ましい。そして、電子走行層１５は２ＤＥＧ抑制層１４及びトラップ抑制層３１を覆うようにして形成されている。トラップ抑制層３１も化合物半導体積層構造１０に含まれる。つまり、本実施形態では、Ｆｅがドーピングされたトラップ抑制層３１が、基板１１と電子走行層１５との間で、かつ２ＤＥＧ抑制層１４よりもソース電極１９ｇ側及びドレイン電極１９ｄ側に位置している。トラップ抑制層３１のソース電極１９ｇ側に位置する部分は、第２のＦｅドーピング層の一例であり、ドレイン電極１９ｄ側に位置する部分は、第３のＦｅドーピング層の一例である。他の構成は第１の実施形態と同様である。
このように構成されたＧａＮ系ＨＥＭＴでは、電子走行層１５の下面近傍におけるトラップの発生を抑制することができる。電子走行層１５の下面近傍にトラップが存在している場合、この周囲を経路として予期せぬ電流が流れて特性に影響が及ぶことがあるが、本実施形態によれば、このような影響を抑制して、より良好な特性を得ることができる。
次に、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法について説明する。図５Ａ〜図５Ｃは、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
先ず、第１の実施形態と同様にして、バッファ層１３の形成までの処理を行う。このとき、バッファ層１３の厚さは、例えばトラップ抑制層３１の厚さ分だけ薄くしてもよい。次いで、図５Ａ（ａ）に示すように、バッファ層１３上にトラップ抑制層３１を形成する。次いで、図５Ａ（ｂ）に示すように、トラップ抑制層３１上に、リセス３１ｒを形成する予定の領域を露出し、他の領域を覆うレジストパターン１０１を形成する。その後、図５Ａ（ｃ）に示すように、レジストパターン１０１をエッチングマスクとして用いたドライエッチングを行うことにより、トラップ抑制層３１にリセス３１ｒを形成する。そして、レジストパターン１０１を除去する。続いて、図５Ａ（ｄ）に示すように、バッファ層１３及びトラップ抑制層３１上に２ＤＥＧ抑制層１４を形成する。２ＤＥＧ抑制層１４の厚さは、例えばトラップ抑制層３１の厚さ程度とする。
次いで、図５Ｂ（ｅ）に示すように、２ＤＥＧ抑制層１４上に、２ＤＥＧ抑制層１４を残存させる部分を覆い、他の領域を露出するレジストパターン１０２を形成する。その後、図５Ｂ（ｆ）に示すように、レジストパターン１０２をエッチングマスクとして用いたドライエッチングを行うことにより、２ＤＥＧ抑制層１４のレジストパターン１０２により覆われていた部分を残し、他の部分を除去する。そして、レジストパターン１０２を除去する。続いて、図５Ｂ（ｇ）に示すように、トラップ抑制層３１上に、第１の実施形態と同様に、２ＤＥＧ抑制層１４を覆うようにして電子走行層１５を形成し、電子走行層１５上にスペーサ層１６及び電子供給層１７を形成する。このようにして、初期層１２、バッファ層１３、２ＤＥＧ抑制層１４、電子走行層１５、スペーサ層１６、電子供給層１７及びトラップ抑制層３１を含む化合物半導体積層構造１０が得られる。また、電子走行層１５の上面近傍には、２ＤＥＧ抑制層１４の直上を除き、２ＤＥＧ１００が発生する。
次いで、図５Ｃ（ｈ）に示すように、第１の実施形態と同様に、化合物半導体積層構造１０に素子分離領域１８を形成する。その後、図５Ｃ（ｉ）に示すように、第１の実施形態と同様に、ソース電極１９ｓ及びドレイン電極１９ｄを形成し、電子供給層１７上に絶縁膜２０を形成する。続いて、図５Ｃ（ｊ）に示すように、開口部２１の形成以降の処理を行う。
このようにして、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造することができる。
（第３の実施形態）
次に、第３の実施形態について説明する。第２の実施形態では、２ＤＥＧ抑制層１４のソース電極１９ｓ側及びドレイン電極１９ｄ側の双方にトラップ抑制層３１が設けられているが、いずれか一方のみに設けられていてもよい。図６は、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
第３の実施形態では、図６に示すように、第１、第２の実施形態と同様の位置に２ＤＥＧ抑制層１４が形成され、そのソース電極１９ｓ側のみにトラップ抑制層３１が形成されている。２ＤＥＧ抑制層１４のドレイン電極１９ｄ側では、バッファ層１３に電子走行層１５が接している。他の構成は第２の実施形態と同様である。
このような第３の実施形態によっても、第１の実施形態と比較して、トラップの影響を抑制することができる。なお、２ＤＥＧ抑制層１４が、２ＤＥＧ抑制層１４のソース電極１９ｓ側ではなくドレイン電極１９ｄ側に形成されていてもよい。但し、ソース電極１９ｓ側に発生したトラップの方が、ドレイン電極１９ｄ側に発生したトラップよりもＧａＮ系ＨＥＭＴの特性に影響を及ぼしやすい。従って、２ＤＥＧ抑制層１４はソース電極１９ｓ側に形成されていることが好ましい。
次に、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法について説明する。図７Ａ〜図７Ｃは、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
先ず、図７Ａ（ａ）に示すように、第２の実施形態と同様にして、トラップ抑制層３１の形成までの処理を行う。次いで、図７Ａ（ｂ）に示すように、トラップ抑制層３１上に、トラップ抑制層３１を残存させる部分を覆い、他の領域を露出するレジストパターン１０３を形成する。その後、図７Ａ（ｃ）に示すように、レジストパターン１０３をエッチングマスクとして用いたドライエッチングを行うことにより、トラップ抑制層３１のレジストパターン１０３により覆われていた部分を残し、他の部分を除去する。そして、レジストパターン１０３を除去する。続いて、図７Ａ（ｄ）に示すように、バッファ層１３及びトラップ抑制層３１上に２ＤＥＧ抑制層１４を形成する。
次いで、図７Ｂ（ｅ）に示すように、２ＤＥＧ抑制層１４上に、２ＤＥＧ抑制層１４を残存させる部分を覆い、他の領域を露出するレジストパターン１０２を形成する。その後、図７Ｂ（ｆ）に示すように、レジストパターン１０２をエッチングマスクとして用いたドライエッチングを行うことにより、２ＤＥＧ抑制層１４のレジストパターン１０２により覆われていた部分を残し、他の部分を除去する。そして、レジストパターン１０２を除去する。続いて、図７Ｂ（ｇ）に示すように、トラップ抑制層３１上に、第１の実施形態と同様に、２ＤＥＧ抑制層１４を覆うようにして電子走行層１５を形成し、電子走行層１５上にスペーサ層１６及び電子供給層１７を形成する。このようにして、初期層１２、バッファ層１３、２ＤＥＧ抑制層１４、電子走行層１５、スペーサ層１６、電子供給層１７及びトラップ抑制層３１を含む化合物半導体積層構造１０が得られる。また、電子走行層１５の上面近傍には、２ＤＥＧ抑制層１４の直上を除き、２ＤＥＧ１００が発生する。
次いで、図７Ｃ（ｈ）に示すように、第１の実施形態と同様に、化合物半導体積層構造１０に素子分離領域１８を形成する。その後、図７Ｃ（ｉ）に示すように、第１の実施形態と同様に、ソース電極１９ｓ及びドレイン電極１９ｄを形成し、電子供給層１７上に絶縁膜２０を形成する。続いて、図７Ｃ（ｊ）に示すように、開口部２１の形成以降の処理を行う。
このようにして、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造することができる。
（第４の実施形態）
第４の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置のディスクリートパッケージに関する。図８は、第４の実施形態に係るディスクリートパッケージを示す図である。
第４の実施形態では、図８に示すように、第１〜第３の実施形態のいずれかの化合物半導体装置のＨＥＭＴチップ２１０の裏面がはんだ等のダイアタッチ剤２３４を用いてランド（ダイパッド）２３３に固定されている。また、ドレイン電極１９ｄが接続されたドレインパッド２２６ｄに、Ａｌワイヤ等のワイヤ２３５ｄが接続され、ワイヤ２３５ｄの他端が、ランド２３３と一体化しているドレインリード２３２ｄに接続されている。ソース電極１９ｓに接続されたソースパッド２２６ｓにＡｌワイヤ等のワイヤ２３５ｓが接続され、ワイヤ２３５ｓの他端がランド２３３から独立したソースリード２３２ｓに接続されている。ゲート電極１９ｇに接続されたゲートパッド２２６ｇにＡｌワイヤ等のワイヤ２３５ｇが接続され、ワイヤ２３５ｇの他端がランド２３３から独立したゲートリード２３２ｇに接続されている。そして、ゲートリード２３２ｇの一部、ドレインリード２３２ｄの一部及びソースリード２３２ｓの一部が突出するようにして、ランド２３３及びＨＥＭＴチップ２１０等がモールド樹脂２３１によりパッケージングされている。
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ２１０をはんだ等のダイアタッチ剤２３４を用いてリードフレームのランド２３３に固定する。次いで、ワイヤ２３５ｇ、２３５ｄ及び２３５ｓを用いたボンディングにより、ゲートパッド２２６ｇをリードフレームのゲートリード２３２ｇに接続し、ドレインパッド２２６ｄをリードフレームのドレインリード２３２ｄに接続し、ソースパッド２２６ｓをリードフレームのソースリード２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂２３１を用いた封止を行う。続いて、リードフレームを切り離す。
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置を備えたＰＦＣ（Power Factor Correction）回路に関する。図９は、第５の実施形態に係るＰＦＣ回路を示す結線図である。
ＰＦＣ回路２５０には、スイッチ素子（トランジスタ）２５１、ダイオード２５２、チョークコイル２５３、コンデンサ２５４及び２５５、ダイオードブリッジ２５６、並びに交流電源（ＡＣ）２５７が設けられている。そして、スイッチ素子２５１のドレイン電極と、ダイオード２５２のアノード端子及びチョークコイル２５３の一端子とが接続されている。スイッチ素子２５１のソース電極と、コンデンサ２５４の一端子及びコンデンサ２５５の一端子とが接続されている。コンデンサ２５４の他端子とチョークコイル２５３の他端子とが接続されている。コンデンサ２５５の他端子とダイオード２５２のカソード端子とが接続されている。また、スイッチ素子２５１のゲート電極にはゲートドライバが接続されている。コンデンサ２５４の両端子間には、ダイオードブリッジ２５６を介してＡＣ２５７が接続される。コンデンサ２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子２５１に、第１〜第３の実施形態のいずれかの化合物半導体装置が用いられている。
ＰＦＣ回路２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子２５１をダイオード２５２及びチョークコイル２５３等に接続する。
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置を備えた電源装置に関する。図１０は、第６の実施形態に係る電源装置を示す結線図である。
電源装置には、高圧の一次側回路２６１及び低圧の二次側回路２６２、並びに一次側回路２６１と二次側回路２６２との間に配設されるトランス２６３が設けられている。
一次側回路２６１には、第５の実施形態に係るＰＦＣ回路２５０、及びＰＦＣ回路２５０のコンデンサ２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路２６０が設けられている。フルブリッジインバータ回路２６０には、複数（ここでは４つ）のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄが設けられている。
二次側回路２６２には、複数（ここでは３つ）のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃが設けられている。
本実施形態では、一次側回路２６１を構成するＰＦＣ回路２５０のスイッチ素子２５１、並びにフルブリッジインバータ回路２６０のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄに、第１〜第３の実施形態のいずれかの化合物半導体装置が用いられている。一方、二次側回路２６２のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置を備えた高周波増幅器（高出力増幅器）に関する。図１１は、第７の実施形態に係る高周波増幅器を示す結線図である。
高周波増幅器には、ディジタル・プレディストーション回路２７１、ミキサー２７２ａ及び２７２ｂ、並びにパワーアンプ２７３が設けられている。
ディジタル・プレディストーション回路２７１は、入力信号の非線形歪みを補償する。ミキサー２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ２７３は、第１〜第３の実施形態のいずれかの化合物半導体装置を備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路２７１に送出できる。
なお、化合物半導体積層構造に用いられる化合物半導体層の組成は特に限定されず、例えば、ＧａＮ、ＡｌＮ及びＩｎＮ等を用いることができる。また、これらの混晶を用いることもできる。
また、いずれの実施形態においても、基板として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。
また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。ゲート電極に、Ｎｉ及びＡｕの他にＰｄ及び／又はＰｔが含まれていてもよい。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
基板と、
前記基板上方に形成された電子走行層及び電子供給層と、
前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、
前記基板と前記電子走行層との間で、かつ平面視で前記ゲート電極と重なる領域に位置し、Ｆｅがドーピングされて前記ゲート電極下方の２次元電子ガスを抑制するＦｅドーピング層と、
を有することを特徴とする化合物半導体装置。
（付記２）
前記Ｆｅドーピング層に、１×１０17ｃｍ-3以上の濃度でＦｅがドーピングされていることを特徴とする付記１に記載の化合物半導体装置。
（付記３）
前記Ｆｅドーピング層に、２×１０17ｃｍ-3以上の濃度でＦｅがドーピングされていることを特徴とする付記１に記載の化合物半導体装置。
（付記４）
前記Ｆｅドーピング層は、ＧａＮ層であることを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。
（付記５）
前記基板と前記電子走行層との間で、かつ前記Ｆｅドーピング層よりも前記ソース電極側に位置し、Ｆｅが前記Ｆｅドーピング層よりも低濃度でドーピングされた第２のＦｅドーピング層を有することを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
（付記６）
前記第２のＦｅドーピング層に、１×１０17ｃｍ-3未満の濃度でＦｅがドーピングされていることを特徴とする付記５に記載の化合物半導体装置。
（付記７）
前記第２のＦｅドーピング層に、５×１０16ｃｍ-3以下の濃度でＦｅがドーピングされていることを特徴とする付記５に記載の化合物半導体装置。
（付記８）
前記基板と前記電子走行層との間で、かつ前記Ｆｅドーピング層よりも前記ドレイン電極側に位置し、Ｆｅが前記Ｆｅドーピング層よりも低濃度でドーピングされた第３のＦｅドーピング層を有することを特徴とする付記１乃至７のいずれか１項に記載の化合物半導体装置。
（付記９）
前記第３のＦｅドーピング層に、１×１０17ｃｍ-3未満の濃度でＦｅがドーピングされていることを特徴とする付記８に記載の化合物半導体装置。
（付記１０）
前記第３のＦｅドーピング層に、５×１０16ｃｍ-3以下の濃度でＦｅがドーピングされていることを特徴とする付記８に記載の化合物半導体装置。
（付記１１）
前記電子走行層及び前記電子走行層は、ＧａＮ系材料を含むことを特徴とする付記１乃至１０のいずれか１項に記載の化合物半導体装置。
（付記１２）
付記１乃至１１のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
（付記１３）
付記１乃至１１のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
（付記１４）
基板上方に電子走行層及び電子供給層を形成する工程と、
前記電子供給層上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記電子走行層を形成する工程の前に、前記基板上方に、平面視で前記ゲート電極と重なる領域に位置し、Ｆｅがドーピングされて前記ゲート電極下方の２次元電子ガスを抑制するＦｅドーピング層を形成する工程を有することを特徴とする化合物半導体装置の製造方法。
（付記１５）
前記Ｆｅドーピング層に、１×１０17ｃｍ-3以上の濃度でＦｅがドーピングされていることを特徴とする付記１４に記載の化合物半導体装置の製造方法。
（付記１６）
前記Ｆｅドーピング層は、ＧａＮ層であることを特徴とする付記１４又は１５に記載の化合物半導体装置の製造方法。
（付記１７）
前記電子走行層を形成する工程の前に、前記基板上方に、前記Ｆｅドーピング層よりも前記ソース電極側に位置し、Ｆｅが前記Ｆｅドーピング層よりも低濃度でドーピングされた第２のＦｅドーピング層を形成する工程を有することを特徴とする付記１４乃至１６のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１８）
前記第２のＦｅドーピング層に、１×１０17ｃｍ-3未満の濃度でＦｅがドーピングされていることを特徴とする付記１７に記載の化合物半導体装置の製造方法。
（付記１９）
前記電子走行層を形成する工程の前に、前記基板上方に、前記Ｆｅドーピング層よりも前記ドレイン電極側に位置し、Ｆｅが前記Ｆｅドーピング層よりも低濃度でドーピングされた第３のＦｅドーピング層を形成する工程を有することを特徴とする付記１４乃至１８のいずれか１項に記載の化合物半導体装置の製造方法。
（付記２０）
前記第３のＦｅドーピング層に、１×１０17ｃｍ-3未満の濃度でＦｅがドーピングされていることを特徴とする付記１９に記載の化合物半導体装置の製造方法。
１１：基板
１４：２ＤＥＧ抑制層
１５：電子走行層
１７：電子供給層
１９ｇ：ゲート電極
１９ｓ：ソース電極
１９ｄ：ドレイン電極
３１：トラップ抑制層

Claims (10)

  1. 基板と、
    前記基板上方に形成された電子走行層及び電子供給層と、
    前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、
    前記基板と前記電子走行層との間で、かつ平面視で前記ゲート電極と重なる領域に位置し、Ｆｅがドーピングされて前記ゲート電極下方の２次元電子ガスを抑制するＦｅドーピング層と、
    を有することを特徴とする化合物半導体装置。
  2. 前記Ｆｅドーピング層に、１×１０17ｃｍ-3以上の濃度でＦｅがドーピングされていることを特徴とする請求項１に記載の化合物半導体装置。
  3. 前記Ｆｅドーピング層は、ＧａＮ層であることを特徴とする請求項１又は２に記載の化合物半導体装置。
  4. 前記基板と前記電子走行層との間で、かつ前記Ｆｅドーピング層よりも前記ソース電極側に位置し、Ｆｅが前記Ｆｅドーピング層よりも低濃度でドーピングされた第２のＦｅドーピング層を有することを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
  5. 前記第２のＦｅドーピング層に、１×１０17ｃｍ-3未満の濃度でＦｅがドーピングされていることを特徴とする請求項４に記載の化合物半導体装置。
  6. 前記基板と前記電子走行層との間で、かつ前記Ｆｅドーピング層よりも前記ドレイン電極側に位置し、Ｆｅが前記Ｆｅドーピング層よりも低濃度でドーピングされた第３のＦｅドーピング層を有することを特徴とする請求項１乃至５のいずれか１項に記載の化合物半導体装置。
  7. 前記第３のＦｅドーピング層に、１×１０17ｃｍ-3未満の濃度でＦｅがドーピングされていることを特徴とする請求項６に記載の化合物半導体装置。
  8. 請求項１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
  9. 請求項１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
  10. 基板上方に電子走行層及び電子供給層を形成する工程と、
    前記電子供給層上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、
    を有し、
    前記電子走行層を形成する工程の前に、前記基板上方に、平面視で前記ゲート電極と重なる領域に位置し、Ｆｅがドーピングされて前記ゲート電極下方の２次元電子ガスを抑制するＦｅドーピング層を形成する工程を有することを特徴とする化合物半導体装置の製造方法。
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