JP2013200830A - メモリシステム - Google Patents

Abstract

【課題】半導体メモリから出力されるデータサイクルの偏りを低減することができるメモリシステムを提供する。
【解決手段】リードイネーブル信号ＲＥを受け取り、リードイネーブル信号ＲＥに応じてストローブ信号ＤＱＳ及びデータ信号ＤＱを出力するＮＡＮＤ型フラッシュメモリ１０と、ＮＡＮＤ型フラッシュメモリ１０から出力されたストローブ信号ＤＱＳのデューティ比のずれ量を検出するデューティ比検出回路２２と、デューティ比検出回路２２により検出されたずれ量に基づいて、リードイネーブル信号ＲＥのデューティ比を調整するデューティ比調整回路２１を有するコントローラとを備える。
【選択図】図９

Description

本発明の実施形態は、半導体メモリと半導体メモリを制御するコントローラとを備えたメモリシステムに関するものである。

近年、ＮＡＮＤ型フラッシュメモリなどの半導体メモリでは、コントローラ等とデータをやり取りするインタフェースの高速化が進んでいる。このような半導体メモリでは、リードイネーブル信号等のクロック信号の立上がりと立下りの両側エッジによりデータを読み出す方式が主流になっている。

この方式では、クロック信号が半導体メモリ内を伝搬していくときに“Ｈ”期間と“Ｌ”期間が同一であることが望ましいが、伝搬する最中にクロック信号のデューティ比はずれて行ってしまう。これは、半導体メモリ上のクロック信号を受信するレシーバ回路、リピータ回路、データをラッチする回路、必要ならばレベルシフタ等の回路において少なからずデューティ比を悪化させる要素が存在するからである。

クロック信号のデューティ比のずれは極端な場合、高速動作時に意図通りにデータを読み出すことを妨害したり、コントローラ側で正確にデータを受け取ることができないという状況を生み出してしまう可能性がある。

特開２００２−１９０１９６号公報

半導体メモリから出力されるデータサイクルの偏りを低減することができるメモリシステムを提供する。

一実施態様のメモリシステムは、第１のクロック信号を受け取り、前記第１のクロック信号に応じて第２のクロック信号及び前記第２のクロック信号に同期したデータ信号を出力する第１の半導体メモリと、第３のクロック信号を受け取り、前記第３のクロック信号に応じて第４のクロック信号及び前記第４のクロック信号に同期したデータ信号を出力する第２の半導体メモリと、前記第１、第２の半導体メモリから出力された前記第２、第４のクロック信号のデューティ比のずれ量を検出する検出回路と、前記検出回路により検出された前記ずれ量に基づいて前記第１、第３のクロック信号のデューティ比を調整する調整回路を有するコントローラとを具備する。前記第１の半導体メモリは、前記第２のクロック信号のデューティ比の前記ずれ量を示す情報を記憶した第１記憶部を備え、前記第２の半導体メモリは、前記第４のクロック信号のデューティ比の前記ずれ量を示す情報を記憶した第２記憶部を備える。前記調整回路は、前記第１、第２記憶部に記憶された前記情報に基づいて、前記第１、第３のクロック信号のデューティ比を調整する。前記第１、第２の半導体メモリ及び前記コントローラの電源をオンした際、前記コントローラから出力される前記第１、第３のクロック信号のデューティ比と、前記第１、第３のクロック信号の後に出力される前記第１、第３のクロック信号のデューティ比とが異なる。前記コントローラから前記第１の半導体メモリへ出力される前記第１のクロック信号のデューティ比と、前記コントローラから前記第２の半導体メモリへ出力される第３のクロック信号のデューティ比とが異なる。

第１実施形態のメモリシステムの構成を示すブロック図である。 読み出し動作時にＮＡＮＤ型フラッシュメモリとコントローラから出力される信号を示す図である。 第１実施形態のＮＡＮＤ型フラッシュメモリにおけるデータ出力回路の回路図である。 第１実施形態のＮＡＮＤ型フラッシュメモリにおけるデータ出力回路の他の回路図である。 第１実施形態のＮＡＮＤ型フラッシュメモリにおけるデータ出力回路の詳細な回路図である。 第１実施形態のコントローラにおけるデューティ比調整回路の回路図である。 第１実施形態のメモリシステムにおける動作を示すフロー図である。 第１実施形態のメモリシステムにおけるリードイネーブル信号とストローブ信号の関係を示すタイミングチャートである。 第２実施形態のメモリシステムの構成を示すブロック図である。 第２実施形態のコントローラにおけるデューティ比検出回路の回路図である。 第２実施形態のコントローラにおけるデューティ比検出回路の回路図である。 第２実施形態のデューティ比検出回路におけるデューティ比の検出動作を示すフロー図である。 第２実施形態のメモリシステムにおける動作を示すフロー図である。 第３実施形態のメモリシステムの構成を示すブロック図である。 第３実施形態のメモリシステムにおける動作を示すフロー図である。 第４実施形態のメモリシステムの構成を示す平面図である。 第４実施形態のメモリシステムの断面図である。

以下、図面を参照して実施形態のメモリシステムについて説明する。メモリシステムは、半導体メモリとコントローラを備える。ここでは、半導体メモリとして、ＮＡＮＤ型フラッシュメモリを例に取る。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

［第１実施形態］
図１は、第１実施形態のメモリシステムの構成を示すブロック図である。

図示するように、メモリシステムは、半導体メモリ、例えばＮＡＮＤ型フラッシュメモリ１０、及びコントローラ２０を備える。ＮＡＮＤ型フラッシュメモリ１０は、データを記憶する複数のメモリセルが行列状に配列されたメモリセルアレイ１１、及び情報を記憶する記憶部、例えば、ロムヒューズ（あるいはレジスタ）１２を含む。

コントローラ２０は、クロック信号を含む各種信号をＮＡＮＤ型フラッシュメモリ１０に送信し、ＮＡＮＤ型フラッシュメモリ１０の動作を制御する。さらに、コントローラ２０はデューティ比調整回路２１を含む。デューティ比調整回路２１は、ＮＡＮＤ型フラッシュメモリ１０に送信するクロック信号、例えばリードイネーブル信号ＲＥのデューティ比を調整する。

次に、第１実施形態のメモリシステムにおける読み出し動作について説明する。

図２は、読み出し動作時にＮＡＮＤ型フラッシュメモリ１０とコントローラ２０から出力される信号を示す図である。

図示するように、まず、コントローラ２０からＮＡＮＤ型フラッシュメモリ１０にリードイネーブル信号ＲＥなどのクロック信号を送信する。ＮＡＮＤ型フラッシュメモリ１０は、リードイネーブル信号ＲＥの立上がりと立下りのエッジに対応して、常にデータが反転するストローブ信号ＤＱＳとデータ信号ＤＱをコントローラ２０に対して送信する。読み出しは、コントローラ２０が、ストローブ信号ＤＱＳに同期しているデータ信号ＤＱからデータを取り込むことで行われる。

図３、図４及び図５を参照して、ＮＡＮＤ型フラッシュメモリ１０が備えるデータ出力回路について述べる。

図３及び図４は、ＮＡＮＤ型フラッシュメモリ１０におけるデータ出力回路の回路図である。

図３はデータ出力回路の一例を示している。リードイネーブル信号ＲＥが入力レシーバＩＲ１にて受信され、出力バッファＯＢ０、…、ＯＢ７に供給される。出力バッファにはメモリセルアレイ１１から出力されたデータがラッチされている。出力バッファは、リードイネーブル信号ＲＥが入力されたときにラッチしていたデータを入出力端子ＩＯ０、…、ＩＯ７に出力する。

図４はデータ出力回路の他の例を示している。リードイネーブル信号ＲＥが入力レシーバＩＲ１にて受信され、ラッチ回路ＬＡに供給される。ラッチ回路ＬＡにはメモリセルアレイ１１から出力されたデータがラッチされている。ラッチ回路ＬＡは、リードイネーブル信号ＲＥが入力されたときにラッチしていたデータを出力バッファＯＢ０、…、ＯＢ７を介して入出力端子ＩＯ０、…、ＩＯ７に出力する。

図５は、ＮＡＮＤ型フラッシュメモリ１０におけるデータ出力回路の詳細な回路の一例である。

入力レシーバＩＲ１にて受信されたリードイネーブル信号ＲＥは、レベルシフタＬＳ１、ドライバＲＤ１，ＲＤ２を介してフェーズスプリッタＰＳ１に供給される。フェーズスプリッタＰＳ１に入力されたリードイネーブル信号ＲＥは、そのままの正相信号とその反転信号に分割され、ラッチ回路ＬＡ１，ＬＡ２に入力される。ラッチ回路ＬＡ１，ＬＡ２は、リードイネーブル信号ＲＥが入力されたときにラッチしていたデータをレベルシフタＬＳ２、出力バッファＯＢを介して入出力端子ＩＯに出力する。

ここで、リードイネーブル信号ＲＥは、入力レシーバＩＲ１、レベルシフタＬＳ１、及びドライバＲＤ１，ＲＤ２を経由することにより、それぞれの回路にてデューティ比が入力時のデューティ比から変動する。この変動量は、リードイネーブル信号ＲＥなどの入力信号の信号レベルやスルーレートにより変化し、ＮＡＮＤ型フラッシュメモリ１０のそれぞれにおいて固有の値を持つ。

次に、コントローラ２０が備える、リードイネーブル信号ＲＥのデューティ比を調整するデューティ比調整回路２１について述べる。

図６（ａ）は、コントローラ２０におけるデューティ比調整回路の回路図の一例である。

図示するように、デューティ比調整回路２１は、インバータＩＶ１，ＩＶ２，ＩＶ３、ｎＭＯＳキャパシタＮＣ１，ＮＣ２、ｐＭＯＳキャパシタＰＣ１，ＰＣ２、及び抵抗Ｒ１，Ｒ２から構成されている。ｎＭＯＳキャパシタＮＣ１及びｐＭＯＳキャパシタＰＣ１は、立上がりエッジを遅らせるキャパシタとして働き、ｎＭＯＳキャパシタＮＣ２及びｐＭＯＳキャパシタＰＣ２は、立下りエッジを遅らせるキャパシタとして働く。ｎＭＯＳキャパシタＮＣ１，ＮＣ２、及びｐＭＯＳキャパシタＰＣ１，ＰＣ２をキャパシタとして働かせるか否かにより、リードイネーブル信号ＲＥのデューティ比を調整することができる。

また、図６（ｂ）は、コントローラ２０におけるデューティ比調整回路の回路図の他の例である。

図６（ｂ）に示すデューティ比調整回路２１は、インバータＩＶ４，ＩＶ５，ＩＶ６，ＩＶ７、及びｐＭＯＳトランジスタＰＴ２から構成されている。ｐＭＯＳトランジスタＰＴ２のゲートに供給される電流IREFを制御することにより、リードイネーブル信号ＲＥの立ち上がりエッジのタイミングを変更できる。これにより、リードイネーブル信号ＲＥのデューティ比を調整することができる。

次に、第１実施形態のメモリシステムにおけるクロック信号のデューティ比を調整する動作について説明する。

図７は、第１実施形態のメモリシステムにおける動作を示すフロー図である。

出荷前のテスト時において、例えばテスト回路により、ＮＡＮＤ型フラッシュメモリ１０から出力されるストローブ信号ＤＱＳのデューティ比のずれ量を測定する（ステップＳ１）。続いて、測定したずれ量をＮＡＮＤ型フラッシュメモリ１０内のロムヒューズ１２に書き込む（ステップＳ２）。

その後、ユーザの使用時において、メモリシステムの電源がオンされると（ステップＳ３）、コントローラ２０は、ロムヒューズ１２からデューティ比のずれ量を読み出す（ステップＳ４）。続いて、ずれ量に基づいて、デューティ比調整回路２１によりリードイネーブル信号ＲＥのデューティ比を調整し、ＮＡＮＤ型フラッシュメモリ１０に出力する（ステップＳ５）。その後、メモリシステムは通常動作を実行する（ステップＳ６）。

図８（ａ）及び図８（ｂ）は、メモリシステムにおけるリードイネーブル信号ＲＥとストローブ信号ＤＱＳの関係を示すタイミングチャートである。

図８（ａ）に示すように、ＮＡＮＤ型フラッシュメモリ１０がリードイネーブル信号ＲＥのデューティ比に忠実にストローブ信号ＤＱＳ及びデータ信号ＤＱを送信できると仮定する。すると、リードイネーブル信号ＲＥはＮＡＮＤ型フラッシュメモリ１０内のリードイネーブル信号ＲＥが経由する回路等によりデューティ比が変動し、変動したデューティ比に応じてストローブ信号ＤＱＳ及びデータ信号ＤＱのデューティ比も変動することになる。すなわち、リードイネーブル信号ＲＥは、ＮＡＮＤ型フラッシュメモリ１０内の種々の回路を経由するとき、それぞれの回路でデューティ比が変動する。この変動量は、リードイネーブル信号ＲＥの信号レベルやスルーレートにより変化し、ＮＡＮＤ型フラッシュメモリ１０のそれぞれに対して固有の値を持つ。

そこで、前述したリードイネーブル信号ＲＥのデューティ比の変動によって生じるストローブ信号ＤＱＳのデューティ比のずれ量を予め測定しておき、そのずれ量をロムヒューズ１２に記録しておく。

そして、メモリシステムを立ち上げたときに、ロムヒューズ１２からずれ量を読み出し、ずれ量に基づいてリードイネーブル信号ＲＥのデューティ比をデューティ比調整回路２１により調整し、ＮＡＮＤ型フラッシュメモリ１０に出力する。例えば、図８（ｂ）に示すように、デューティ比を調整したリードイネーブル信号ＲＥを入力したとき、デューティ比のずれがないストローブ信号ＤＱＳがＮＡＮＤ型フラッシュメモリ１０から出力されるようにする。すなわち、デューティ比調整回路２１は、ストローブ信号ＤＱＳにおける“Ｈ”期間と“Ｌ”期間のデューティ比が５０対５０に近づくように、リードイネーブル信号ＲＥのデューティ比を調整する。

前述したように第１実施形態では、コントローラから送信するリードイネーブル信号等のクロック信号のデューティ比を、ＮＡＮＤ型フラッシュメモリ内におけるデューティ比ずれを補正する方向に調整することにより、ＮＡＮＤ型フラッシュメモリから出力されるストローブ信号ＤＱＳ及びデータ信号ＤＱのデューティ比のずれ量を低減することができる。すなわち、ＮＡＮＤ型フラッシュメモリ１０から出力されるデータサイクルの偏りを低減することが可能である。

なお、第１実施形態では、半導体メモリとして、ＮＡＮＤ型フラッシュメモリを用いた場合を説明したが、これに限るわけではなく、その他の半導体メモリを用いた場合も同様に適用できる。また、半導体メモリとコントローラとが個々のチップで形成されていてもよいし、半導体メモリとコントローラとが同一の半導体チップ上に形成されていてもよい。

［第２実施形態］
第１実施形態では、出荷前のテスト時にストローブ信号のデューティ比のずれ量を測定してロムヒューズにずれ量を記録し、メモリシステムを立ち上げたときにずれ量を読み出してデューティ比を補正した。この第２実施形態では、ストローブ信号のデューティ比のずれ量を検出するデューティ比検出回路をコントローラが備える。デューティ比検出回路にて得られたデューティ比のずれ量に応じて、リードイネーブル信号ＲＥのデューティ比を調整する。

図９は、第２実施形態のメモリシステムの構成を示すブロック図である。

図示するように、第２実施形態では、コントローラ２０がデューティ比検出回路２２を備える。デューティ比検出回路２２は、ＮＡＮＤ型フラッシュメモリ１０からストローブ信号ＤＱＳを受け取り、ストローブ信号ＤＱＳのデューティ比のずれ量を検出する。その他の構成は第１実施形態と同様である。

図１０は、コントローラ２０が備えるデューティ比検出回路２２の回路図である。

図示するように、デューティ比検出回路２２は、選択回路２３、クロックカウンタ２４、比較器ＣＯＭ、ｎＭＯＳトランジスタＮＴ１，ＮＴ２、ｐＭＯＳトランジスタＰＴ１、及びキャパシタＣ１を含む。

デューティ比検出回路２２では、ストローブ信号ＤＱＳ，ＢＤＱＳが選択回路２３に供給される。信号ＢＤＱＳはストローブ信号ＤＱＳの反転信号である。選択回路２３は、選択信号ＳＥに応じてストローブ信号ＤＱＳあるいはストローブ信号ＢＤＱＳのいずれかを選択し、ｎＭＯＳトランジスタＮＴ２のゲートに出力する。これにより、ｎＭＯＳトランジスタＮＴ２をオンあるいはオフすることにより、キャパシタＣ１で蓄えていたノードＭｏｎの電圧の放電を制御する。さらに、ノードＭｏｎの電圧と参照電圧ＶREFとを比較器ＣＯＭにて比較し、比較結果に応じたフラグ信号FLAGをクロックカウンタ２４に出力する。このような動作により、ストローブ信号ＤＱＳのデューティ比を検出する。

図１１は、デューティ比検出回路２２の他の例を示す回路図である。

図１０に示した回路では、ストローブ信号ＤＱＳ，ＢＤＱＳが共に選択回路２３に供給され、選択回路２３にてストローブ信号ＤＱＳ，ＢＤＱＳのいずれかの信号を選択してｎＭＯＳトランジスタＮＴ２のゲートに供給した。

図１１に示すデューティ比検出回路では、ストローブ信号ＤＱＳがフェーズスプリッタ２５に供給される。フェーズスプリッタ２５に入力されたストローブ信号ＤＱＳはそのままの正相信号ＤＱＳとその反転信号ＢＤＱＳに分割され、選択回路２３に入力される。その後の動作は、図１０に示した回路と同様である。

以下に、図１２に示すフローを参照して、ストローブ信号ＤＱＳのデューティ比を検出する動作を説明する。

図１２は、第２実施形態のデューティ比検出回路２２におけるデューティ比の検出動作を示すフロー図である。

図示するように、まず、コントローラ２０は、信号ＣＨによりｐＭＯＳトランジスタＰＴ１をオンし、ノードＭｏｎを電源電圧ＶDDに充電する（ステップＳ１１）。続いて、ストローブ信号ＤＱＳによりｎＭＯＳトランジスタＮＴ２をオン及びオフして、ノードＭｏｎの電圧を放電する（ステップＳ１２）。

コントローラ２０は、ノードＭｏｎの電圧が参照電圧ＶREFより低くなるまで、ストローブ信号ＤＱＳによるｎＭＯＳトランジスタＮＴ２のオンとオフを繰り返し行う。ノードＭｏｎの電圧が参照電圧ＶREFより低くなったとき、比較器ＣＯＭはフラグ信号FLAGを“Ｈ”にする（ステップＳ１３）。そして、クロックカウンタ２４は、それまでのストローブ信号ＤＱＳのパルス数をカウントする（ステップＳ１４）。すなわち、コントローラ２０は、フラグ信号FLAGが“Ｈ”になるまで、ストローブ信号ＤＱＳによるノードＭｏｎの電圧の放電を行い、フラグ信号FLAGが“Ｈ”になったとき、ストローブ信号ＤＱＳによる放電を終了して、そのときのストローブ信号ＤＱＳのパルス数を記録する。

次に、コントローラ２０は、同様に、フラグ信号FLAGが“Ｈ”になるまでのストローブ信号ＢＤＱＳのパルス数２を求める（ステップＳ１５〜Ｓ１８）。最後に、コントローラ２０は、パルス数１とパルス数２とを比較して、これらの差よりストローブ信号ＤＱＳデューティ比のずれ量を求める（ステップＳ１９）。すなわち、ストローブ信号ＤＱＳとストローブ信号ＢＤＱＳのパルス数の差が何パルスあるかに基づいて、ストローブ信号ＤＱＳのデューティ比のずれ量を算出する。

次に、第２実施形態のメモリシステムにおけるクロック信号のデューティ比を調整する動作について説明する。

図１３は、第２実施形態のメモリシステムにおける動作を示すフロー図である。

ユーザの使用時において、メモリシステムの電源がオンされると（ステップＳ２１）、コントローラ２０は、デューティ比検出回路２２によりＮＡＮＤ型フラッシュメモリ１０から出力されるストローブ信号ＤＱＳのデューティ比のずれ量を測定する（ステップＳ２２）。

次に、測定したずれ量に基づいて、デューティ比調整回路２１によりリードイネーブル信号ＲＥのデューティ比を調整する（ステップＳ２３）。その後、メモリシステムは通常動作を実行する（ステップＳ２４）。

前術した例では、ストローブ信号ＤＱＳのデューティ比のずれ量を測定し、そのずれ量に基づいて、リードイネーブル信号ＲＥのデューティ比を調整した。その他のリードイネーブル信号ＲＥのデューティ比の調整方法としては、リードイネーブル信号ＲＥのデューティ比を変動させながら、前記パルス数１，２を求め、パルス数１とパルス数２の差が所定値内に収まるように、リードイネーブル信号ＲＥのデューティ比を決定してもよい。

第２実施形態によれば、ＮＡＮＤ型フラッシュメモリ１０及びコントローラ２０を基板上に実装した後の実使用環境においてリードイネーブル信号ＲＥのデューティ比を調整できるため、ＮＡＮＤ型フラッシュメモリ１０から出力されるストローブ信号ＤＱＳ及びデータ信号ＤＱのデューティ比のずれ量を低減することができる。すなわち、ＮＡＮＤ型フラッシュメモリ１０から出力されるデータサイクルの偏りを低減することが可能である。

ＮＡＮＤ型フラッシュメモリ１０内に入力されたリードイネーブル信号ＲＥのデューティ比のずれ量は、そのスルーレートによって大きく変動する。このため、ＮＡＮＤ型フラッシュメモリ１０とコントローラ２０が実装された後に、その使用環境において、ストローブ信号ＤＱＳのずれ量を検出し、そのずれ量に基づいてリードイネーブル信号ＲＥのデューティ比を調整する。これにより、ＮＡＮＤ型フラッシュメモリ１０から出力されるストローブ信号ＤＱＳ及びデータ信号ＤＱのデューティ比のずれ量を正確に低減することができる。

特に、ＮＡＮＤ型フラッシュメモリ１０内のリードイネーブル信号ＲＥ等の入力信号が供給される入力回路は、入力信号のスルーレートによって伝搬信号のデューティ比は変動する。複数の入力信号の信号レベルのスルーレートに対して回路的に調整することは非常に困難である。このため、実装した後で入力信号の補正ができることは非常にメリットがある。その他の構成及び効果は第１実施形態と同様である。

［第３実施形態］
第３実施形態では、最初にメモリシステムを立ち上げたときに、ストローブ信号のデューティ比のずれ量を測定し、そのずれ量をロムヒューズに記録する。そして、ロムヒューズに記録されたずれ量に応じて、リードイネーブル信号ＲＥのデューティ比を調整する。次回以降は、メモリシステムを立ち上げたとき、ロムヒューズに記録されたずれ量を読み出してリードイネーブル信号ＲＥのデューティ比を調整する。

図１４は、第３実施形態のメモリシステムの構成を示すブロック図である。

図示するように、第３実施形態では、コントローラ２０がデューティ比検出回路２２を備え、ＮＡＮＤ型フラッシュメモリ１０がロムヒューズ（あるいはレジスタ）１２を備える。デューティ比検出回路２２は、ＮＡＮＤ型フラッシュメモリ１０からストローブ信号ＤＱＳを受け取り、ストローブ信号ＤＱＳのデューティ比のずれ量を検出する。ロムヒューズ１２は、デューティ比検出回路２２により検出されたストローブ信号ＤＱＳのデューティ比のずれ量を記録する。

次に、第３実施形態のメモリシステムにおけるクロック信号のデューティ比を調整する動作について説明する。

図１５は、第３実施形態のメモリシステムにおける動作を示すフロー図である。

ユーザの使用時において、メモリシステムの電源がオンされると（ステップＳ２１）、コントローラ２０は、ＮＡＮＤ型フラッシュメモリ１０内のロムヒューズ（１）からフラグ信号FLAG1を読み出す（ステップＳ３１）。フラグ信号FLAG1は、ストローブ信号ＤＱＳのデューティ比のずれ量がロムヒューズ（２）に記録されているか否かを示し、既に記録されているときは“Ｈ”、記録されていないときは“Ｌ”となる。

次に、コントローラ２０は、フラグ信号FLAG1が“Ｈ”であるか否かを判定する（ステップＳ３２）。フラグ信号FLAG1が“Ｌ”のとき、すなわちストローブ信号ＤＱＳのずれ量がロムヒューズ（２）にまだ記録されていない場合、コントローラ２０は、デューティ比検出回路２２によりＮＡＮＤ型フラッシュメモリ１０から出力されたストローブ信号ＤＱＳのデューティ比のずれ量を測定する（ステップＳ２２）。

続いて、コントローラ２０は、測定したずれ量に基づいて、デューティ比調整回路２１によりリードイネーブル信号ＲＥのデューティ比を調整する（ステップＳ２３）。さらに、測定したずれ量をＮＡＮＤ型フラッシュメモリ１０内のロムヒューズ（２）に書き込む（ステップＳ３３）。その後、メモリシステムは通常動作を実行する（ステップＳ２４）。

一方、ステップＳ３２において、フラグ信号FLAG1が“Ｈ”のとき、すなわちストローブ信号ＤＱＳのずれ量がロムヒューズ（２）に既に記録されている場合、コントローラ２０は、ロムヒューズ（２）からずれ量を読み出す（ステップＳ３４）。

次に、コントローラ２０は、読み出したずれ量に基づいて、デューティ比調整回路２１によりリードイネーブル信号ＲＥのデューティ比を調整する（ステップＳ３５）。その後、メモリシステムは通常動作を実行する（ステップＳ２４）。

すなわち、ＮＡＮＤ型フラッシュメモリ１０とコントローラ２０を実装した後の最初の使用時に、ストローブ信号ＤＱＳのデューティ比のずれ量を検出し、検出したずれ量をＮＡＮＤ型フラッシュメモリ１０内のロムヒューズ１２に書き込んでおく。その後、次回の使用時からは、ロムヒューズ１２に記録されたずれ量を読み出し、ずれ量に基づいてリードイネーブル信号ＲＥのデューティ比を調整する。

このような動作により、メモリシステムの電源をオンしたときに、その都度、ストローブ信号ＤＱＳにおけるデューティ比のずれ量の検出を行わずに済むようにすることで、システムの立上がりに必要な立上がり時間を短くすることができる。なお、ここでは実装後の最初のみ、ストローブ信号のデューティ比のずれ量を測定し記録する例を述べたが、例えば、ある一定の温度変化が検知されたときに、ストローブ信号のデューティ比のずれ量の測定と記録を行うようにしてもよい。この場合、ずれ量が記録済みか否かを示すフラグ信号FLAG1はレジスタなどに記録し、書き換えができるようにしておく。その他の構成及び効果は第１実施形態と同様である。

［第４実施形態］
第４実施形態では、複数の半導体メモリ、例えば、複数のＮＡＮＤ型フラッシュメモリと、これらを制御するコントローラを備える例を説明する。

図１６は、第４実施形態のメモリシステムの構成を示す平面図である。図１７は、図１６中のＡ−Ａ線に沿った断面図であり、メモリシステムの断面構造を示す。

基板３０上には、ＮＡＮＤ型フラッシュメモリチップ（以下、メモリチップ）１０−１，１０−２，１０−３，１０−４が積層されている。さらに、基板３０上には、コントローラチップ２０が載置されている。

メモリチップ１０−１〜１０−４には、端子ＲＥ、端子ＤＱＳ、及び端子ＤＱ[０]〜ＤＱ[７]が配置されている。端子ＲＥは、リードイネーブル信号ＲＥが入力される端子である。端子ＤＱＳは、ストローブ信号ＤＱＳが出力される端子である。さらに、端子ＤＱ[０]〜ＤＱ[７]は、データ信号ＤＱ[０]〜ＤＱ[７]がそれぞれ入出力される端子である。

コントローラチップ２０にも、同様に、端子ＲＥ、端子ＤＱＳ、及び端子ＤＱ[０]〜ＤＱ[７]が配置されている。端子ＲＥは、リードイネーブル信号ＲＥが出力される端子である。端子ＤＱＳは、ストローブ信号ＤＱＳが入力される端子である。さらに、端子ＤＱ[０]〜ＤＱ[７]は、データ信号ＤＱ[０]〜ＤＱ[７]がそれぞれ入出力される端子である。

メモリチップ１０−１とコントローラチップ２０の端子ＲＥ間にはワイヤ３１がボンディングされ、これら端子ＲＥ間は電気的に接続されている。メモリチップ１０−１〜１０−４の端子ＲＥ間にも、ワイヤ３１がボンディングされ、これら端子ＲＥ間は電気的に接続されている。

同様に、メモリチップ１０−１とコントローラチップ２０の端子ＤＱＳ間にはワイヤ３１がボンディングされ、これら端子ＤＱＳ間は電気的に接続されている。メモリチップ１０−１〜１０−４の端子ＤＱＳ間にも、ワイヤ３１がボンディングされ、これら端子ＤＱＳ間は電気的に接続されている。

同様に、メモリチップ１０−１とコントローラチップ２０の端子ＤＱ[０]〜ＤＱ[７]間にはワイヤ３１がそれぞれボンディングされ、これら端子ＤＱ[０]〜ＤＱ[７]間は電気的にそれぞれ接続されている。メモリチップ１０−１〜１０−４の端子ＤＱ[０]〜ＤＱ[７]間にも、ワイヤ３１がそれぞれボンディングされ、これら端子ＤＱ[０]〜ＤＱ[７]間は電気的にそれぞれ接続されている。

前述した構造を有するメモリシステムでは、コントローラチップ２０に複数のメモリチップ１０−１〜１０−４が接続されているため、１つのメモリチップが接続されている場合に比べて、端子ＲＥ、端子ＤＱＳ、及び端子ＤＱ[０]〜ＤＱ[７]の負荷が大きくなる。

メモリシステムが動作する場合、チップイネーブル信号により１つのメモリチップが選択され、駆動される。このとき、端子ＲＥ、端子ＤＱＳ、及び端子ＤＱ[０]〜ＤＱ[７]には、駆動していないメモリチップも接続されているため、駆動しているメモリチップから見て、端子ＲＥ、端子ＤＱＳ、及び端子ＤＱ[０]〜ＤＱ[７]の寄生容量が大きくなり、各端子を流れる信号が流れ難くなる。

さらに、図１６及び図１７に示すように、メモリチップ１０−１〜１０−４の位置によってコントローラチップ２０からのワイヤの長さが異なり、各端子を含む回路のインダクタンスがメモリチップ毎に異なっている。このため、リードイネーブル信号ＲＥのデューティ比がずれる要素はメモリチップ毎に異なる。

したがって、メモリチップ１０−１〜１０−４及びコントローラチップ２０を基板上に実装した後に、メモリチップ毎に、ストローブ信号ＤＱＳのずれ量を検出して、そのずれ量に基づいてリードイネーブル信号ＲＥのデューティ比を調整できることは非常に有効である。その他の構成及び効果は第１実施形態と同様である。

以上説明したように実施形態によれば、半導体メモリから出力されるデータストローブ信号（クロック信号）及びデータ信号のデューティ比のずれ量を低減することができる。すなわち、半導体メモリから出力されるデータサイクルの偏りを低減することが可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０，１０−１，１０−２，１０−３，１０−４…ＮＡＮＤ型フラッシュメモリ、１１…メモリセルアレイ、１２…ロムヒューズ、２０…コントローラ、２１…デューティ比調整回路、２２…デューティ比検出回路、２３…選択回路、２４…クロックカウンタ、２５…フェーズスプリッタ、３０…基板。

Claims (6)

1. 第１のクロック信号を受け取り、前記第１のクロック信号に応じて第２のクロック信号及び前記第２のクロック信号に同期したデータ信号を出力する第１の半導体メモリと、
   第３のクロック信号を受け取り、前記第３のクロック信号に応じて第４のクロック信号及び前記第４のクロック信号に同期したデータ信号を出力する第２の半導体メモリと、
   前記第１、第２の半導体メモリから出力された前記第２、第４のクロック信号のデューティ比のずれ量を検出する検出回路と、前記検出回路により検出された前記ずれ量に基づいて前記第１、第３のクロック信号のデューティ比を調整する調整回路を有するコントローラとを具備し、
   前記第１の半導体メモリは、前記第２のクロック信号のデューティ比の前記ずれ量を示す情報を記憶した第１記憶部を備え、
   前記第２の半導体メモリは、前記第４のクロック信号のデューティ比の前記ずれ量を示す情報を記憶した第２記憶部を備え、
   前記調整回路は、前記第１、第２記憶部に記憶された前記情報に基づいて、前記第１、第３のクロック信号のデューティ比を調整し、
   前記第１、第２の半導体メモリ及び前記コントローラの電源をオンした際、前記コントローラから出力される前記第１、第３のクロック信号のデューティ比と、前記第１、第３のクロック信号の後に出力される前記第１、第３のクロック信号のデューティ比とが異なり、
   前記コントローラから前記第１の半導体メモリへ出力される前記第１のクロック信号のデューティ比と、前記コントローラから前記第２の半導体メモリへ出力される第３のクロック信号のデューティ比とが異なることを特徴とするメモリシステム。
2. 第１のクロック信号を受け取り、前記第１のクロック信号に応じて第２のクロック信号及び前記第２のクロック信号に同期したデータ信号を出力する第１の半導体メモリと、
   前記第１の半導体メモリから出力された前記第２のクロック信号のデューティ比のずれ量を検出する検出回路と、前記検出回路により検出された前記ずれ量に基づいて前記第１のクロック信号のデューティ比を調整する調整回路を有するコントローラと、
   を具備することを特徴とするメモリシステム。
3. 前記第１の半導体メモリ及び前記コントローラの電源をオンした際、前記コントローラから出力される前記第１のクロック信号のデューティ比と、この第１のクロック信号の後に出力される前記第１のクロック信号のデューティ比とが異なることを特徴とする請求項２に記載のメモリシステム。
4. 前記第１の半導体メモリは、前記第２のクロック信号のデューティ比の前記ずれ量を示す情報を記憶した記憶部を備え、
   前記調整回路は、前記記憶部に記憶された前記情報に基づいて、前記第１のクロック信号のデューティ比を調整することを特徴とする請求項２または３に記載のメモリシステム。
5. 前記調整回路は、前記第２のクロック信号における“Ｈ”期間と“Ｌ”期間のデューティ比が５０対５０に近づくように、前記第１のクロック信号のデューティ比を調整することを特徴とする請求項１乃至４のいずれかに記載のメモリシステム。
6. 情報を記憶した記憶部を有する半導体メモリと、
   前記半導体メモリの動作を制御し、前記半導体メモリからデータを読み出すコントローラとを具備し、
   前記半導体メモリ及び前記コントローラの電源をオンした際、前記コントローラは前記半導体メモリ内の前記記憶部に記憶された前記情報を読み出すことを特徴とするメモリシステム。

Images